JPH02234128A - 液晶表示装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕 この発明はたとえば薄膜トランジスタと画素電極とを画
素の一構成要素とするアクティブ・マトリックス方式の
カラー液晶表示装置等の液晶表示装置を製造する方法に
関するものである。 〔従来の技術〕 従来のアクティブ・マトリックス方式の液晶表示装置の
製造方法においては、薄膜トランジスタのｉ型半導体層
のパターンを形成するときには、ｉ型半導体層パターン
形成用のフォトマスクを使用している． なお、薄膜トランジスタを使用したアクティブ・マトリ
ックス方式の液晶表示装置は、たとえば「日経エレクト
ロニク・ス」頁２１１、１９８４年９月１０日，日経マ
グロウヒル社発行、で公知である。 〔発明が解決しようとする課題〕 しかし、このような液晶表示装置の製造方法においては
、不透明金属膜からなるゲート電極とｉ型半導体層との
アライメントずれが生ずることがあり、この場合にはバ
ックライトがｊ型半導体層に当たって、光照射によって
薄膜トランジスタの導電現象が生ずる。 この発明は上述の課題を解決ずるためになされたもので
、光照射による薄膜トランジスタの導電現象が生ずるこ
とのない液晶表示装置の製造方法を提供することを目的
とする。 〔課題を解決するための手段〕 この目的を達成するため、この発明においては、薄膜ト
ランジスタと画素電極とを画素の一構成要素とするアク
ティブ・マトリックス方式の液晶表示装置の製造方法に
おいて、不透明金属膜からなりかつ透明導電膜を介して
走査信号線に接続されたゲート電極の島状電極膜を形成
し、上記島状電極膜をフォトマスクとして上記薄膜トラ
ンジスタの半導体層のパタンを形成する． 〔作用〕 この液晶表示装置の製造方法においては、ゲート電極の
島状電極膜をフォトマスクとして薄膜トランジスタの半
導体層のパタンを形成するから、ゲート電極の島状電極
膜と半導体層との位置ずれが生ずることがなく、バック
ライトが半導体層に当たることはない． 〔実施例〕 この発明を適用すべきアクティブ・マトリックス方式の
カラー液晶表示装置の液晶表示部の一画素を第２図（要
部平面図）で示し、第２図の■一■切断線で切った断面
を第３図で示す。また、第４図（要部平面図）には、第
２図に示す画素を複数配置した液晶表示部の要部を示す
． 第２図〜第４図に示すように、液晶表示装置は、下部透
明ガラス基板ＳＵＢＩの内側（液晶側）の表面上に、薄
膜トランジスタＴＰＴおよび透明画素電極ＩＴＯを有す
る画素が構成されている．下部透明ガラス基板ＳＵＢＩ
はたとえば１　．　１　［ｎ＋ｍ］程度の厚さで構成さ
れている． 各画素は、隣接する２本の走査信号線（ゲート信号線ま
たは水平信号線）ＯＬと、隣接する２本の映像信号線（
ドレイン信号線または垂直信号線）ＤＬとの交差領域内
（４本の信号線で囲まれた領域内）に配置されている．
走査信号線ＯＬは，第２図および第４図に示すように、
列方向に延在し、行方向に複数本配置されている。映像
信号線ＤＬは、行方向に延在し、列方向に複数本配置さ
れている． 各画素の薄膜トランジスタＴＰＴは、画素内において３
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジスタ）ＴＦＴＩ、ＴＰＴ２およびＴＦＴ３で構成
されている。薄膜トランジスタＴＰＴ１〜ＴＦＴ３のそ
れぞれは，実質的に同一サイズ（チャンネル長と幅が同
じ）で構成されている．この分割された薄膜トランジス
タＴＰＴ１〜ＴＦＴ３のそれぞれは，主にゲート電極Ｇ
Ｔ，絶縁膜ＧＩ．ｉ型（真性，ｉｎｔｒｉｎｓｉｃ，導
電型決定不純物がドープされていない）シリコン（Ｓｉ
）からなるｉ型半導体層ＡＳ、一対のソース電極ＳＤＩ
およびドレイン電極ＳＤ２で構成されている．なお，ソ
ース・ドレインは本来その間のバイアス極性によって決
まり、この液晶表示装置の回路ではその極性は動作中反
転するので、ソース・ドレインは動作中入れ替わると理
解されたい。しかし以下の説明でも、便宜上一方をソー
ス、他方をドレインと固定して表現する． 前記ゲート電極ＧＴは、第５図（所定の製造工程におけ
る要部平面図）に詳細に示すように、走査信号線ＧＬか
ら行方向（第２図および第５図において下方向）に突出
する丁字形状で構成されている（丁字形状に分岐されて
いる）．つまり、ゲート電極ＧＴは、映像信号線ＤＬと
実質的に平行に延在するように構成されている．ゲート
電極ＧＴは、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそ
れぞれの形成領域まで突出するように構成されている．
薄膜トランジスタＴＰＴ１〜ＴＦＴ３のそれぞれのゲー
ト電極ＧＴは、一体に（共通ゲート電極として）構成さ
れており、同一の走査信号線Ｏ　Ｌに連続して形成され
ている．ゲート電極ＧＴは、薄膜トランジスタＴＰＴの
形成領域において大きい段差をなるべく作らないように
、単屡の第１導電膜ｇ１で構成する．第１導電膜ｇ１は
、たとえばスパッタで形成されたクロム（Ｃｒ）膜を用
い，　１１００［：人］程度の膜厚で形成する。 このゲート電極ＧＴは、第２図、第３図および第６図に
示されているように５１型半導体層ＡＳを完全に覆うよ
う（下方からみて）それより太き目に形成される。した
がって、下部透明ガラス基板ＳＵＢＩの下方に蛍光灯等
のバックライトを取り付けた場合、この不透明のクロム
からなるゲート電極ＧＴが影となって、ｉ型半導体層Ａ
ｓにはバックライト光が当たらず、前述した光照射によ
る導電現象すなわち薄膜トランジスタＴＰＴのオフ特性
劣化は起き１こくくなる。なお、ゲート電極ＧＴの本来
の大きさは，ソース・ドレイン電極ＳＤＩ、ＳＤＺ間を
またがるに最低限必要な（ゲート電極とソース・ドレイ
ン電極の位置合わせ余裕分も含めて）＠を持ち、チャン
ネルｌｗを決めるその奥行き長さはソース・ドレイン電
極間の距離（チャンネル長）Ｌとの比、すなわち相互コ
ンダクタンス［１１を決定するファクタＷ／Ｌをいくつ
にするかによって決められる， この液晶表示装置におけるゲート電極の大きさはもちろ
ん、上述した本来の大きさよりも大きくされる． ゲート電極ＧＴのゲートおよび遮光の機能面からだけで
考えれば、ゲート電極ＧＴおよびその配線ＧＬは単一の
層で一体に形成してもよく，この場合不透明導電材料と
してシリコンを含有させたアルミニウム（Ａｌ）．純ア
ルミニウム、パラジウム（Ｐｄ）を含有させたアルミニ
ウム，シリコン，チタン（Ｔｉ）を含有させたアルミニ
ウム，シリコン、銅（Ｃｕ）を含有させたアルミニウム
等を選ぶことができる。 前記走査信号線Ｏ　Ｌは、第１導電膜ｇ１およびその上
部に設けられた第２導電膜ｇ２からなる複合膜で構成さ
れている。この走査信号線（Ｅ　Ｌの第１導電膜ｇ１は
、前記ゲート電極ＧＴの第１導電膜ｇ１と同一製造工程
で形成され、かつ一体に構成されている，第２導電膜ｇ
２はたとえばスパッタで形成されたアルミニウム膜を用
い、９００〜４０００［：人］程度の膜厚で形成する。 第２導電膜ｇ２は、走査信号線ＧＬの抵抗値を低減し、
信号伝達速度の高速化（画素の情報の書込特性）を図る
ことができるように構成されている。 また、走査借号線ＧＬは、第１導電膜ｇ１の幅寸法に比
べて第２導電膜ｇ２の幅寸法を小さく構成している。す
なわち、走査信号線ＧＬは、その側壁の段差形状をゆる
やかにすることができるので、その上層の絶縁膜ＧＩの
表面を平担化できるように構成されている。 絶縁膜ＧＩは、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の
それぞれのゲート絶縁膜として使用される。絶縁膜ＧＩ
は．ゲート電極ＧＴおよび走査信号線ＧＬの上層に形成
されている。絶縁膜Ｇ１はたとえばプラズマＣＶＤで形
成された窒化シリコン膜を用い、３５００［人ｊ程度の
膜厚で形成する，前述のように、絶縁膜ＧＩの表面は、
薄膜トランジスタＴ　Ｆ　’１’　１〜ＴＦＴ３のそれ
ぞれの形成領域および走査信号線Ｇ　．Ｌの形成領域に
おいて平担化されている。 ｉ型半導体ＭＡＳは、第６図（所定の製造工程における
要部平面図）で詳細に示すように、複数に分割された薄
膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれのチャネ
ル形成領域として使用される．複数に分割された薄膜ト
ランジスタＴＰＴ　１〜ＴＦＴ３のそれぞれのｉ型半導
体層ＡＳは，画素内において一体に構成されている。す
なわち、画素の分割された複数の薄膜トランジスタＴＰ
Ｔ１〜ＴＦＴ３のそれぞれは，１つの（共通の）ｉ型半
導体層ＡＳの島領域で構成されている。ｉ型半導体層Ａ
　Ｓは、非品質シリコン膜または多結晶シリコン膜で形
成し、約２０００［人コ程度の膜厚で形成する。 このｉ型半導体層ＡＳは、供給ガスの成分を変えてＳ　
ｉ３　Ｎ　４からなる絶縁膜ＧＩの形成に連続して，同
じプラズマＣＶＤ装置で、しかもその装置から外部に露
出することなく形成される。また、オーミックコンタク
ト用のＰをドーブしたＮ＋型半導体層ｄｏ（第３図）も
同様に連続して約３００［人コの厚さに形成される。し
かるのち、下部透明ガラス基板ＳＵＢＩはＣＶＤ装置か
ら外に取り出され、写真処理技術により，Ｎ１型半導体
層ｄＯおよびｉ型半導体層ＡＳは第２図、第３図および
第６図に示すように独立した島状にバターニングされる
． このように、画素の複数に分割ざれた薄膜トランジスタ
ＴＰＴＩ〜ＴＦＴ３のそれぞれのｉ型半導体層ＡＳを一
体に構”成することにより，薄膜トランジスタＴＰＴＩ
〜ＴＦＴ３のそれぞれに共通のドレイン電極ＳＤ２がｉ
型半導体層ＡＳ（実際には、第１導電膜ｇ１の膜厚、Ｎ
＋型半導体層ｄＯの膜厚およびｉ型半導体層ＡＳの膜厚
とを加算した膜厚に相当する段差）をドレイン電極ＳＤ
２側からｉ型半導体層ＡＳ側に向って１度乗り越えるだ
けなので、．ドレイン電極ＳＤ２が断線する確率が低く
なり、点欠陥の発生する確率を低減することができる．
つまり、この液晶表示装置では，ドレイン電極ＳＤ２が
ｉ型半導体層ＡＳの段差を乗り越える際に画素内に発生
する点欠陥が３分の１に低減できる。 また、この液晶表示装置のレイアウトと異なるが、ｉ型
半導体層ＡＳを映像信号線ＤＬが直接乗り越え，この乗
り越えた部分の映像信号線ＤＬをドレイン電極ＳＤ２と
して構成する場合、映像信号線ＤＬ（ドレイン電極ＳＤ
２）がｉ型半導体層ＡＳを乗り越える際の断線に起因す
る線欠陥の発生する確率を低減することができる．つま
り，画素の複数に分割された薄膜トランジスタＴＰＴＩ
〜ＴＦＴ３のそれぞれのｉ型半導体層ＡＳを一体に構成
することにより、映像信号線ＤＬ（ドレイン電極ＳＤ２
）がｉ型半導体層ＡＳを１度だけしか乗り越えないため
である（実際には、乗り始めと乗り終わりの２度である
）． 前記ｉ型半導体層ＡＳは、第２図および第６図に詳細に
示すように，走査信号線ＧＬと映像信号線ＤＬとの交差
部（クロスオーバ部）の両者間まで延在させて設けられ
ている．この延在させたｉ型半導体層ＡＳは、交差部に
おける走査信号線ＧＬと映像信号線ＤＬとの短絡を低減
するように構成されている． 画素の複数に分割された薄膜トランジスタＴＰＴ１〜Ｔ
ＦＴ３のそれぞれのソース電極ＳＤＩとドレイン電極Ｓ
Ｄ２とは、第２図、第３図および第７図（所定の製造工
程における要部平面図）で詳細に示すように、ｉ型半導
体層Ａｓ上にそれぞれ離隔して設けられている．ソース
電極ＳＤＩ、ドレイン電極ＳＤ２のそれぞれは、回路の
バイアス極性が変ると、動作上、ソースとドレインとが
入れ替わるように構成されている。つまり、薄膜トラン
ジスタＴＰＴは、ＦＥＴと同様に双方向性である。 ソース電極ＳＤ１、ドレイン電極ＳＤ２のそれぞれは、
Ｎ＋型半導体層ｄｏに接触する下層側から、第１導電膜
ｄ１、第２導電膜ｄ２、第３導電膜ｄ３を順次重ね合わ
せて構成されている．ソース電極ＳＤＩの第１導電膜ｄ
１、第２導電膜ｄ２および第３導電膜ｄ３は、ドレイン
電極ＳＤ２のそれぞれと同一製造工程で形成される。 第１導電膜ｄ１は、・スパッタで形成したクロム膜を用
い、５００〜１０００［人］の膜厚（この液晶表示装置
では．　　６００［人］程度の膜厚）で形成する。クロ
ム膜は，膜厚を厚く形成するとストレスが大きくなるの
で，２０００ｒ人］程度の膜厚を越えない範囲で形成す
る．クロム膜は，Ｎ＋型半導体層ｄｏとの接触が良好で
ある．クロム膜は、後述する第２導電膜ｄ２のアルミニ
ウムがＮ＋型半導体層ｄＯに拡散することを防止する，
いわゆるパリ７層を構成する．第１導電膜ｄ１としては
、クロム膜の他に，高融点金属（Ｍｏ．Ｔｉ．Ｔａ．Ｗ
）膜，高融点金属シ，リサイド（ＭｏＳｉ．、ＴｉＳｉ
．、Ｔ　ａ　Ｓ　ｉ．、ＷＳｉ，）膜で形成してもよい
。 第１導電膜ｄ１を写真処理でパターニングした後、同じ
写真処理用マスクであるいは第１導電膜ｄ１をマスクと
してＮ＋型半導体層ｄｏが除去される．つまり，ｉ型半
導体層ＡＳ上に残っていたＮ＋型半導体層ｄＯは第１導
電膜ｄ１以外の部分がセルファラインで除去される。こ
のとき、Ｎ＋型半導体層ｄＯはその厚さ分は全て除去さ
れるようエッチされるのでｉ型半導体層ＡＳも若干その
表面部分でエッチされるが，その程度はエッチ時間で制
御すればよい． しかる後、第２導電膜ｄ２がアルミニウムのスパッタリ
ングで３０００〜５５００［人］の膜厚（この液晶表示
装置では、３５００［人コ程度の膜厚）に形成される。 アルミニウム膜は，クロム膜に比べてストレスが小さく
、厚い膜厚に形成することが可能で，ソース電極ＳＤＩ
、ドレイン電極ＳＤ２および映像信号線ＤＬの抵抗値を
低減するように構成されている．第２導電膜ｄ２は，薄
膜トランジスタＴＰＴの動作速度の高速化および映像信
号線ＤＬの信号伝達速度の高速化を図ることができるよ
うに構成されている。つまり、第２導電膜ｄ２は、画素
の書込特性を向上することができる。第２導電膜ｄ２と
しては、アルミニウム膜の他に，シリコン，パラジウム
、チタン，銅等を添加物として含有させたアルミニウム
膜で形成してもよい。 第２導電膜ｄ２の写真処理技術によるパターニング後、
第３導電膜ｄ３がスバッタで形成された透明導電膜（Ｉ
ＴＯ：ネサ膜）を用い、３００〜２４００［人］の膜厚
（この液晶表示装置では、１２００［入］程度の膜厚）
で形成される。この第３導電膜ｄ３は，ソース電極ＳＤ
Ｉ、ドレイン電極ＳＤ２および映像信号線ＤＬを構成す
るとともに、透明画素電極ＩＴＯを構成するようになっ
ている。 ソース電極ＳＤＩの第１導電膜ｄ１、ドレイン電極ＳＤ
２の第１導電膜ｄ１のそれぞれは、一と屡の第２導電膜
ｄ２および第３導電膜ｄ３に比べてチャネル形成領域側
を大きいサイズで構成している。つまり、第１導電膜ｄ
１は、第１導電膜ｄ１と第２導電膜ｄ２および第３導電
膜ｄ３との間の製造工程におけるマスク合せずれが生じ
ても、第２導電膜ｄ２および第３導電膜ｄ３に比べて大
きいサイズ（第１導電＠ｄｌ〜第３導電１１１ｄ３のそ
れぞれのチャネル形成領域側がオンザラインでもよい）
になるように構成されている。ソース電極ＳＤＩの第１
導電膜ｄ１、ドレイン電極ＳＤ２の第１導電膜ｄ１のそ
れぞれは、薄膜トランジスタＴＰＴのゲート長Ｌを規定
するように構成されている。 このように、画素の複数に分割された薄膜トランジスタ
ＴＰＴＩ〜ＴＦＴ３においで、ソースな極ＳＤＩ、ド１
ノイン電極ＳＤ２のそれぞれの第］導電膜ｄ１のチャネ
ル形成領域側を第２導電膜ｄ２および第３導電膜ｄ３に
比べて大きいサイズで構成することにより、ソース電極
ＳＤＩ、ドレイン電極ＳＤ２のそれぞれの第１導電膜ｄ
ｌ間の寸法で．＊膜トランジスタＴＰＴのゲート長Ｌを
規定することができる。第１導電膜ｄ１間の離隔寸法（
ゲート長し）は、加工精度（パターンニング精度）で規
定することができるので、薄膜トランジスタＴＦＴ１〜
ＴＦＴ３のそれぞれのゲート長Ｌを均一にすることがで
きる。 ソース電極ＳＤＩは，前記のように、透明画素電極ＩＴ
Ｏに接続されている。ソース電極ＳＤＩは，ｉ型半導体
層ＡＳの段差形状（第１導電膜ｇ１の膜厚、Ｎ１型半導
体層ｄｏの膜厚およびｉ型半導体層ＡＳの膜厚とを加算
した膜厚に相当する段差）に沿って構成されている。具
体的には、ソース電極ＳＤｉは、ｉ型半導体層ＡＳの段
差形状に沿って形成された第１導電膜ｄ１と、この第１
導電膜ｄ１の上部にそれに比べて透明画素電極工Ｔｏと
接続される側を小さいサイズで形成した第２導電膜ｄ２
と，この第２導電膜ｄ２から露出する第１導電膜ｄ１に
接続された第３導電膜ｄ３とで構成されている．ソース
ｆ！＠ｓＤＩの第１導電膜ｄ１は、Ｎ＋型半導体層ｄＯ
との接着性が良好であり、かつ主に第２導電膜ｄ２から
の拡散物に対するバリア層として構成されている。ソー
ス電極ＳＤＩの第２導電膜ｄ２は、第１導電膜ｄ１のク
ロム膜がストレスの増大から厚く形成できず、ｉ型半導
体層Ａ．　Ｓの段差形状を乗り越えられないので、この
ｉ型半導体層ＡＳを乗り越えるために構成されている。 つまり、第２導電膜ｄ２は、厚く形成することでステッ
プ力バレッジを向上している．第２導電膜ｄ２は、厚く
形成できるので，ソース電極ＳＤＩの抵抗値（ドレイン
電極ＳＤ２や映像信号線ＤＬについても同様）の低減に
大きく寄与している。第３導電膜ｄ３は、第２導電膜ｄ
２のｉ型半導体層ＡＳに起因する段差形状を乗り越える
ことができないので，第２導電膜ｄ２のサイズを小さく
することで露出する第１導電膜ｄ１に接続するように構
成されている．第１導電膜ｄ１と第３導電膜ｄ３とは、
接着性が良好であるばかりか，雨者間の接続部の段差形
状が小さいので，確実に接続することができる。 このように、薄膜トランジスタＴＰＴのソース電極ＳＤ
Ｉを、少なくともｉ型半導体層ＡＳに沿って形成された
バリア層としての第１導電膜ｄ１と、この第１導電膜ｄ
１の上部に形成され、第１導電膜ｄ１に比べて比抵抗値
が小さく、かつ第１導電膜ｄ１に比べて小さいサイズの
第２導電［ｄ２とで構成し，この第２導電膜ｄ２から露
出する第１導電膜ｄ１に透明画素電極ＩＴ○である第３
導電膜ｄ３を接続することにより、薄膜トランジスタＴ
ＰＴと透明画素電極ＩＴＯとを確実に接続することがで
きるので、断線に起因する点欠陥を低減することができ
る．しかも，ソース電極ＳＤＩは、第１導電膜ｄ１によ
るバリア効果で、抵抗値の小さい第２導電膜ｄ２（アル
ミニウム膜）を用いることができるので、抵抗値を低減
することができる。 ドレイン電極ＳＤ２は、映像信号線ＤＬと一体に構成さ
れており、同一製造工程で形成されている。ドレイン電
極ＳＤ２は、映像信号線ＤＬと交差する列方向に突出し
たＬ字形状で構成されている。つまり、画素の複数に分
割された薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞ
れのドレイン電極ＳＤ２は、同一の映像信号線ＤＬに接
続されている． 前記透明画素電極ＩＴＯは、各画素毎に設けられており
、液晶表示部の画素電極の一方を構成する．透明画素電
極ＩＴＯは、画素の複数に分割された薄膜トランジスタ
ＴＰＴ１〜ＴＦＴ３のそれぞれに対応して３つの透明画
素電極（分割透明画素電極）ＩＴＯＩ、ＩＴＯ２および
ＩＴＯ３に分割されている．透明画素電極ＩＴＯＩは、
薄膜トランジスタＴＦＴＩのソース電極ＳＤＩに接続さ
れている．透明画素電極ＩＴＯ２は、薄膜トランジスタ
ＴＦＴ２のソース電極ＳＤＩに接続されている．透明画
素電極ＩＴＯ３は，薄膜トランジスタＴＦＴ３のソース
電極ＳＤＩに接続されている．透明画素電極ＩＴＯＩ〜
ＩＴＯ３のそれぞれは、薄膜トランジスタＴＰＴ１〜Ｔ
ＦＴ３のそれぞれと同様に、実質的に同一サイズで構成
されている．透明画素電極ＩＴＯＩ〜ＩＴ○３のそれぞ
れは、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれ
のｉ型半導体層Ａｓを一体に構成してある（分割された
それぞれの薄膜トランジスタＴＰＴを一個所に集中的に
配置してある）ので、Ｌ字形状で構成している． このように、隣接する２本の走査信号線ＯＬと隣接する
２本の映像信号線ＤＬとの交差領域内に配置された画素
の薄膜トランジスタＴＰＴを複数の薄膜トランジスタＴ
ＰＴＩ〜ＴＦＴ３に分割し，この複数に分割された薄膜
トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれに複数に分
割した透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれを接
続することにより、画素の分割された一部分（たとえば
、薄膜トランジスタＴ　Ｆ−Ｔ　１　）が点欠陥になる
だけで、画素の全体としては点欠陥でなくなる（薄膜ト
ランジスタＴＦＴ２およびＴＦＴ３が点欠陥でない）の
で，画素全体としての点欠陥を低減することができる． また、前記画素の分割された一部の点欠陥は、画素の全
体の面積に比べて小さい（この液晶表示装置の場合，画
素の３分の１の面積）ので、前記点欠陥を見にくくする
ことができる． また、前記画素の分割された透明画素電極ＩＴ０１〜Ｉ
ＴＯ３のそれぞれを実質的に同一サイズで構成すること
により、画素内の点欠陥の面積を均一にすることができ
る． また，前記画素の分割された透明画素電極ＩＴｏ１〜Ｉ
ＴＯ３のそれぞれを実質的に同一サイズで構成すること
により、透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれと
共通透明画素電極ＩＴＯとで構成されるそれぞれの液晶
容量（Ｃｐｉｘ　）と、この透明画素電極ＩＴＯＩ〜Ｉ
ＴＯ３のそれぞれに付加される透明画素電極ＩＴＯＩ〜
ＩＴＯ３とゲート電極ＧＴとの重ね合せで生じる重ね合
せ容量（Ｃｇｓ）とを均一にすることができる。つまり
、透明画素電極ＩＴＯＩ〜ＩＴＯ３のそ九ぞれは液晶容
量および重ね合せ容量を均一にすることができるので、
この重ね合せ容量に起因する液晶ＬＣの液晶分子に印加
されようとする直流成分を均一とすることができ、この
直流成分を相殺する方法を採用した場合、各画素の液晶
にかかる直流成分のばらつきを小さくすることができる
．薄膜トランジスタＴＰＴおよび透明画素電極ＩＴｏ上
には、保護膜ＰＳＶＩが設けられている。 保護膜ＰＳＶＩは、主に薄膜トランジスタＴＰＴを湿気
等から保護するために形成されており，透明性が高くし
かも耐湿性の良いものを使用する。 保護膜ｐｓｖｉは、たとえばプラズマＣＶＤで形成した
酸化シリコン膜や窒化シリコン膜で形成されており、ｓ
ｏｏｏ〜１１０００［人］の膜厚（この液晶表示装置で
は、８０００［人］程度の膜厚）で形成する。 薄膜トランジスタＴＦＴ上の保護ＩＩＰｓＶＩの上部に
は、外部光がチャネル形成領域として使用されるｉ型半
導体層ＡＳに入射されないように，遮蔽膜ＬＳが設けら
れている。第２図に示すように、遮蔽膜ＬＳは，点線で
囲まれた領域内に構成されている。遮蔽膜Ｌ　Ｓは、光
に対する遮蔽性が高い、たとえばアルミニウム膜やクロ
ム膜等で形成されており、スパッタで１０００［人コ程
度の膜厚に形成する。 したがって、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の共
通半導体ＲＡＳは上下にある遮光膜ＬＳおよび太き目の
ゲート電極ＧＴによってサンドイッチにされ、外部の自
然光やバックライト光が当たらなくなる。遮光膜ＬＳと
ゲート電極ＧＴは半導体層ＡＳより太き目でほぼそれと
相似形に形成され、両者の大きさはほぼ同じとされる（
図では境界線が判るようゲート電極ＧＴを遮光膜ＬＳよ
り小さ目に描いている）． なお、バックライトを上部透明ガラス基板ＳＵＢ２側に
取り付け、下部透明ガラス基板ＳＵＢＩをａ祭側（外部
露出側）とすることもでき、この場合は遮光膜ＬＳはバ
ックライト光の、ゲート電極Ｇ′ｒは自然光の遮光体と
して働く。 薄膜トランジスタＴＰＴは、ゲート電極ＧＴに正のバイ
アスを印加すると，ソースードレイン間のチャネル抵抗
が小さくなり、バイアスを零にすると，チャネル抵抗は
大きくなるように構成されている。つまり，薄膜トラン
ジスタＴＰＴは、透明画素電極ＩＴＯに印加される電圧
を制御するように構成されている。 液晶Ｌ　Ｃは、下部透明ガラス基板ＳＵＢＩと上部透明
ガラス基板ＳＵＢ２との間に形成された空間内に、液晶
分子の向きを設定する下部配向膜○ＲＩＩおよび上部配
向膜ＯＲＩ２に規定され、封入されている。 下部配向膜ＯＲＩＩは、下部透明ガラス基板ＳＵＢ　１
０［の保護膜ＰＳＶＩの上部に形成される。 上部透明ガラス基板ＳＵＢ２の内側（液晶側）の表面に
は，カラーフィルタＦＩＬ、保護膜ＰＳｖ２、共通透明
画素電極（ＣＯＭ）ＩＴＯおよび前記上部配向膜ＯＲＩ
２が順次積層して設けられている。 前記共通透明画素電極ＩＴ○は、下部透明ガラス基板Ｓ
ＵＢＩ側に画素毎に設けられた透明画素電極ＩＴ○に対
向し、隣接する他の共通透明画素電極ＩＴＯと一体に構
成されている。この共通透明画素電極ＩＴＯには、コモ
ン電圧Ｖｃｏｍが印加されるように構成されでいる。コ
モン電圧ｖｃｏＩＩ＋は、映像信号ｇＤＬに印加される
ロウレベルの即動電圧Ｖ　ｄ　ｗｉｎとハイレベルの北
動電圧■ｄｍａｘとの中間電位である。 カラーフィルタＦＩＬは，アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている。 カラーフィルタＦ　Ｉ　Ｌは、画素に対向する位置に各
画素ごとに構成され、染め分けられている。すなわち、
カラーフィルタＦＩＬは、画素と同様に．ｔｉｉｓ接す
る２本の走査信号線ＧＬと隣接する２本の映像信号線Ｄ
Ｌとの交差領域内に構成されている。各画素は、カラー
フィルタＦＩＬの個々の所定色フィルタ内において、複
数に分割されている。 カラーフィルタＦＩＬは、つぎのように形成することが
できる。まず，上部透明ガラス基板ＳＵＢ２の表面に染
色基材を形成し、フォトリングラフィ技術で赤色フィル
タ形成領域以外の染色基材を除去する。この後，染色基
材を赤色染料で染め、固着処理を施し、赤色フィルタＲ
を形成する。次に、同様な工程を施すことによって，緑
色フィルタＧ、青色フィルタＢを順次形成する．このよ
うに，カラーフィルタＦＩＬの各色フィルタを各画素と
対向する交差領域内に形成することにより、カラーフィ
ルタＦ丁Ｌの各色フィルタ間に、走査信号線ＯＬ、映像
信号線ＤＬのそれぞれが存在するので、それらの存在に
相当する分、各画素とカラーフィルタＦＩＬの各色フィ
ルタとの位置合せ余裕寸法を確保する（位置合せマージ
ンを大きくする）ことができる．さらに、カラーフィル
タＦＩＬの各色フィルタを形成する際に、異色フィルタ
間の位置合せ余裕寸法を確保することができる． すなわち、この液晶表示装置では、隣接する２本の走査
信号線ＧＬと隣接する２本の映像信号線ＤＬとの交差領
域内に画素を構成し、この画素を複数に分割し、この画
素に対向する位置にカラーフィルタＦＩＬの各色フィル
タを形成することにより、前述の点欠陥を低減すること
ができるとともに、各画素と各色フィルタとの位置合せ
余裕寸法を確保することができる． 保護膜ＰＳＶ２は，前記カラーフィルタＦＩＬを異なる
色に染め分けた染料が液晶ＬＣに漏れることを防止する
ために設けられている。保護膜ＰＳＶ２は，たとえばア
クリル樹脂、エポキシ樹脂等の透明樹脂材料で形成され
ている． この液晶表示装置は、下部透明ガラス基板ＳＵ？ｌ側、
上部透明ガラス基板ＳＵＢ２側のそれぞれの層を別々に
形成し、その後下部透明ガラス基板ＳＵＢＩと上部透明
ガラス基板ＳＵＢ２とを重ね合せ、両者間に液晶ＬＣを
封入することによって組み立てられる． 前記液晶表示部の各画素は，第４図に示すように、走査
信号線ＯＬが延在する方向と同一列方向に複数配置され
、画素列ｘ．，　ｘ，，　ｘ，，　Ｘ４，のそれぞれを
構成している．各画素列Ｘ，，　Ｘ，，Ｘ，，　Ｘ４，
・・・のそれぞれの画素は、薄膜トランジスタＴＦＴＩ
〜ＴＦＴ３および透明画素電極ＩＴｏ１〜ＩＴＯ３の配
置位置を同一に構成している．つまり、画素列Ｘ■，Ｘ
３，・・・のそれぞれの画素は、薄膜トランジスタＴＰ
ＴＩ〜ＴＦＴ３の配置位置を左側，透明画素電極ＩＴＯ
Ｉ〜ＩＴＯ３の配置位置を右側に構成している．画素列
Ｘ■，Ｘ３，・・・のそれぞれの行方向の次段の画素列
Ｘ，，　Ｘ４，・・・のそれぞれの画素は、画素列Ｘエ
，Ｘ，，・・・のそれぞれの画素を前記映像信号ＭＤＬ
に対して線対称で配置した画素で構成されている。すな
わち、画？列Ｘ，，　Ｘ４，・・・のそれぞれの画素は
、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の配置位置を右
側、透明画素電極ＩＴＯＩ〜ＩＴＯ３の配置位置を左側
に構成している．そして、画素列Ｘ．，　Ｘ４，・・・
のそれぞれの画素は、画素列Ｘ■，Ｘ，，・・・のそれ
ぞれの画素に対し、列方向に半画素間隔移動させて（ず
らして）配置されている．つまり，画素列Ｘの各画素間
隔を１．０　（１。Ｏピッチ）とすると，次段の画素列
Ｘは、各画素間隔を１．０とし、前段の画素列Ｘに対し
て列方向に０．５画素間隔（０．５ピッチ）ずれている
．各画素間を行方向に延在する映像信号線ＤＬは，各画
素列Ｘ間において、半画素間隔分（０．５ピッチ分）列
方向に延在するように構成されている． このように、液晶表示部において、薄膜トランジスタＴ
ＰＴおよび透明画素電極ＩＴＯの配置位置が同一の画素
を列方向に複数配置して画素列Ｘを構成し，画素列Ｘの
次段の画素列Ｘを，前段の画素列Ｘの画素を映像信号線
ＤＬに対して線対称で配置した画素で構成し，次段の画
素列を前段の画素列に対して半画素間隔移動させて構成
することにより、第８図（画素とカラーフィルタとを重
ね合せた状態における要部平面図）で示すように、前段
の画素列Ｘの所定色フィルタが形成された画素（たとえ
ば、画素列Ｘ，の赤色フィルタＲが形成された画素）と
次段の画素列Ｘの同一色フィルタが形成された画素（た
とえば、画素列Ｘ，の赤色フィルタＲが形成された画素
）とを１．５画素間隔（１．５ピッチ）離隔することが
できる．つまり、前段の画素列Ｘの画素は、最つども近
傍の次段の画素列の同一色フィルタが形成された画素と
常時１．５画素間隔分離隔するように構成されており、
カラーフィルタＦＩＬはＲＧＢの三角形配置構造を構成
できるようになっている．カラーフィルタＦＩＬのＲＯ
Ｂの三角形配置構造は，各色の混色を良くすることがで
きるので、カラー画像の解像度を向上することができる
． また、映像信号線ＤＬは、各画素列Ｘ間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線ＤＬと交差しなくなる．したかって、映像信号線Ｄ
　Ｌの引き回しをなくしその占有面積を低減することが
でき、又映像信号ＭＤＬの迂回をなくし多層配線構造を
廃止することができる。 この液晶表示部の構成を回路的に示すと、第９図（液晶
表示部の等価回路図）に示すようになる。 第９図に示すＸｉＧ，Ｘ．ｉ＋ＩＧ，・・・は、緑色フ
ィルタＧが形成される画素に接続された映像信号線ＤＬ
である。ＸｉＢ，Ｘｉ＋ＩＢ，・・・は、青色フィルタ
Ｂが形成される画素に接続された映像信号線ＤＬＣ’あ
ル．　Ｘ　ｉ　＋　１．　Ｒ　，　Ｘ　ｉ　＋　２　Ｒ
　，　−は、赤色フィルタＲが形成される画素に接続さ
れた映像信号！ＤＬである．これらの映像信号線ＤＬは
、映像信号駈動回路で選択される。Ｙｉは前記第４図お
よび第８図に示す画素列Ｘ１を選択する走査信号線ＯＬ
である。同様に、Ｙｉ＋１，Ｙｉ＋２，・・・のそれぞ
れは、画素列Ｘ２，　Ｘ，，・・・のそれぞれを選択す
る走査信号線Ｏ　Ｌである．これらの走査信号線ＯＬは
、垂直走査回路に接続されている。 前記第３図の中央部は一画素部分の断面を示しているが
、左側は下部透明ガラス基板ＳＴＪＢＩおよび上部透明
ガラス基板ＳＵＢ２の左側縁部分で外部引出配線の存在
する部分の断面を示している．右側は、透明ガラス基板
ＳＵＢＩおよびＳ　Ｔ．Ｊ　Ｂ　２の右側縁部分で外部
引出配線の存在しない部分の断面を示している。 第３図の左側、右側のそれぞれに示すシール材ＳＬは、
液晶ＬＣを封止するように構成されており、液晶封入口
（図示していない）を除く透明ガラス基板ＳｔＪＢ１お
よびＳＵＢ２の縁周囲全体に沿って形成されている。シ
ール材ＳＬは、たとえばエボキシ樹脂で形成されている
。 前記上部透明ガラス基板ＳＵＢＺ側の共通透明画素電極
ＩＴ○は、少なくとも一個所において，銀ペースト材Ｓ
　Ｉ　Ｌによって，下部透明ガラス基板ＳＵＢＩ側に形
成された外部引出配線に接続されている。この外部引出
配線は、前述したゲート電極ＧＴ、ソース電極ＳＤＩ、
ドレイン電極ＳＤ２のそれぞれと同一製造工程で形成さ
れる。 前記配向膜○ＲＩＩおよびＯＲＩ２、透明画素電極ＩＴ
Ｏ、共通透明画素電極ＩＴＯ．保護膜ＰＳＶＩおよびＰ
ＳＶ２、絶縁膜ＧＩのそれぞれの層は，シール材ＳＬの
内側に形成される。偏光板ＰＯＬは、下部透明ガラス基
板ＳＵＢ　１、上部透明ガラス基板ＳＵＢ２のそれぞれ
の外側の表面に形成されて・いる。 第１０図はこの発明を適用すべき他のアクティブ・マト
リックス方式のカラー液晶表示装置の液晶表示部の画素
の要部およびシール部周辺部の断面図，第１１図は第１
０図に示した液晶表示装置の液晶表示部の一画素を示す
平面図、第１２図は第１１図のＡ−Ａ切断線で切った部
分の断面図、第１３図は第１１図に示す画素を複数配置
した液晶表示部の要部平面図、第１４図〜第１６図は第
１１図に示す画素の所定の製造工程における要部平面図
、第１７図は第１３図に示す画素とカラーフィルタとを
重ね合せた状態における要部平面図である。 この液晶表示装置においては、液晶表示部の各画素の開
口率を向上することができるとともに、液晶にかかる直
流成分を小さくし、液晶表示部の点欠陥を低減しかっ黒
むらを低滅することができる。 この液晶表示装置は、第１１図に示すように、液晶表示
部の各画素内のｉ型半導体層ＡＳを薄膜トランジスタＴ
ＦＴ１〜ＴＦＴ３毎に分割して構成されている。つまり
、画素の複数に分割された薄膜トランジスタＴＰＴＩ〜
ＴＦＴ３のそれぞれは，独立したｉ型半導体層Ａｓの島
領域で構成されている． また、薄膜トランジスタＴ　Ｆ　’Ｉ’　１〜ＴＦＴ３
のそれぞれに接続される透明画素電極ＩＴＯ１〜丁ＴＯ
３のそれぞれは、薄膜トランジスタＴ　Ｐ　Ｔ　１〜Ｔ
ＦＴ３と接続される辺と反対側の辺において、行方向の
次段の走査信号線ＧＬと重ね合わされでいる。この重ね
合せは、透明画素電極ＩＴ○１〜ＩＴＱ３のそれぞれを
一方の電極とし。次段の走査信号線ＧＬを他方の電極と
する保持容量素子（静電容量素子）　Ｃａｄｄを構成す
る。この保持容量素子Ｃ　ａｄｄの誘電体膜は、薄膜ト
ランジスタＴＦＴのゲート絶縁膜として使用される＃＠
縁膜ＧＩと同一層で構成されている． ゲート電極ＧＴは、第２図等に示した液晶表示装置と同
様、ｉ型半導体７１１ＡＳより太き目に形成されるが、
この液晶表示装置では薄膜トランジスタＴＰＴＩ〜ＴＦ
Ｔ３が独立したｉ型半導体層ＡＳごとに形成されている
ため、各薄膜トランジスタＴＰＴごとに太き目のパター
ンが形成される．また、上部透明ガラス基板ＳＵＢ２の
走査信号線ＧＬ．映像信号線ＤＬ、薄膜トランジスタＴ
ＰＴに対応する部分にブラックマトリックスパターンＢ
Ｍが設けられているから、画素の輪郭が明瞭になるので
，コントラストが向上するとともに、外部の自然光が薄
膜トランジスタＴＰＴに当たるのを防止することができ
る。 第１１図に記載される画素の等価回路を第１８図（等価
回路図）に示す．第１８図において、前述と同様に、Ｃ
ｇｓは薄膜トランジスタＴＰＴのゲート電極ＧＴおよび
ソース電極ＳＤＩで形成される重ね合せ容量である．重
ね合せ容量Ｃｇｓの誘電体膜は絶縁膜ＧＩである。Ｃ　
ｐ．ｆは透明画素電極ＩＴＯ（ＰＩＸ）および共通透明
画素電極ＩＴＯ（ＣＯＭ）間で形成される液晶容量であ
る。液晶容量Ｃ　ｐｉｘの誘電体膜は液晶ＬＣ、保護膜
ｐｓｖ１および配向膜ＯＲＩＩ、ＯＲＩ２である。Ｖｉ
ｅは中点電位である． 前記保持容量素子Ｃ　ａｄｄは、薄膜トランジスタＴＰ
Ｔがスイッチングするとき、中点電位（画素電極電位）
Ｖｉｃに対するゲート電位変化ΔＶｇの影響を低減する
ように働く。この様子を式で表すと次式となる． ΔＶ　ｌｃ　＝　（（Ｃｇｓ／　（Ｃｇｓ＋Ｃａｄｄ＋
Ｃｐｉｘ））　ｘΔＶｇここで，ΔＶｌｃはΔＶｇによ
る中点電位の変化分を表わす。この変化分ΔＶｌｃは液
晶に加わる直流成分の原因となるが，保持容量素子Ｃ　
ａｄｄの保持容量を大きくすればする程その値を／ｈさ
くすることができる．また，保持容量素子Ｃ　ａｄｄは
放電時間を長くする作用もあり、薄膜トランジスタＴＦ
１′がオフした後の映像情報を長く蓄積する。液晶ＬＣ
に印加される直流成分の低減は、液晶ＬＣの寿命を向上
し、液晶表示画面の切り替え時に前の画像が残るいわゆ
る焼き付きを低減することができる。 上述したように、ゲート電極ＧＴは半導体層ＡＳを完全
に覆うよう大きくさ九ている分，ソース・ドレイン電極
ＳＤＩ、ＳＤ２とのオーバラツプ面積が増え、したがっ
て寄生容量Ｃｇｓが大きくなり中点電位Ｖｌｃはゲート
（走査）信号Ｖｇの影響を受け易くなるという逆効果が
生じる。しかし、保持容量素子Ｃａｄｄを設けることに
よりこのデメリットも解消することができる． また、２本の走査信号線ＧＬと２本の映像信号線ＤＬと
の交差領域内に画素を有する液晶表示装置において、前
記２本の走査信号線ＧＬのうちの一方の走査信号線ＧＬ
で選択される画素の薄膜トランジスタＴＰＴを複数に分
割し、この分割された薄膜トランジスタＴＰＴ１〜ＴＦ
Ｔ３のそれぞれに透明画素電極ＩＴＯを複数に分割した
それぞれ（ＩＴＯＩ〜ＩＴＯ３）を接続し、この分割さ
れた透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれにこの
画素電極ＩＴＯを一方の電極とし前記２本の走査信号線
ＧＬのうちの他方の走査信号線ＧＬを容量電極線として
用いて他方の電極とする保持容量素子Ｃ　ａｄｄを構成
することにより、前述のように、画素の分割された一部
分が点欠陥になるだけで、画素の全体としては点欠陥で
なくなるので，画素の点欠陥を低減することができると
ともに、前記保持容量素子Ｃ　ａｄｄで液晶ＬＣに加わ
る直流成分を低減することができるので、液晶ＬＣの寿
命を向上することができる．とくに、画素を分割するこ
とにより、薄膜トランジスタＴＰＴのゲート電極ＧＴと
ソース電極ＳＤＩまたはドレイン電極ＳＤ２との短絡に
起因する点欠陥を低減することができるとともに、透明
画素電極ＩＴＯＩ〜工ＴＯ３のそれぞれと保持容量素子
Ｃａｄｄの他方の電極（容量電極線）との短絡に起因す
る点欠陥を低減することができる。後者側の点欠陥はこ
の液晶表示装置の場合３分の１になる。この結果、前記
画素の分割された一部の点欠陥は、画素の全体の面積に
比べて小さいので、前記点欠陥を見にくくすることがで
きる。 前記保持容量素子Ｃ　ａｄｄの保持容量は，画素の書込
特性から、液晶容量Ｃ　ｐｉｘに対して４〜８倍（４　
・Ｃｐｉｘ＜　Ｃａｄｄ＜　８　・Ｃｐｉｘ）　．重ね
合せ容量Ｃｇｓに対して８〜３２倍＜８　・Ｃｇｓ＜Ｃ
ａｄｄ＜３２・Ｃｇｓ）程度の値に設定する。 また、前記走査信号線ＧＬを第１導電膜（クロム膜）ｇ
ｌに第２導電膜（アルミニウム膜）ｇ２を重ね合せた複
合膜で構成し、前記保持容量素子Ｃ　ａｄｄの他方の電
極つまり容量電極線の分岐された部分を前記複合膜のう
ちの一層の第１導電膜ｇ１からなる単層膜で構成するこ
とにより，走査信号線ＧＬの抵抗値を低減し，書込特性
を向上することができるとともに、保持容量素子Ｃ　ａ
ｄｄの他方の電極に基づく段差部に沿って確実に保持容
量素子Ｃ　ａｄｄの一方の電極（透明画素電極ＩＴＯ）
を絶縁膜ＧＩ上に接着させることができるので、保持容
量素子Ｃ　ａｄｄの一方の電極の断線を低減することが
できる． また、保持容量素子Ｃ　ａｄｄの他方の電極を単層の第
１導電膜ｇ１で構成し、アルミニウム膜である第２導電
膜ｇ２を構成しないことにより、アルミニウム膜のヒロ
ックによる保持容量素子Ｃ　ａｄｄの他方の電極と一方
のＭ１極との短絡を防止することができる． 前記保持容量素子Ｃ　ａｄｄを構成するために重ね合わ
される透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれと容
量電極線の分岐された部分との間の一部には、前記ソー
ス電極ＳＤＩと同様に、分岐された部分の段差形状を乗
り越える際に透明画素電極ＩＴＯが断線しないように、
第１導電膜ｄ１および第２導電膜ｄ２で構成された島領
域が設けられている。この島領域は、透明画素電極ＩＴ
Ｏの面積（開口率）を低下しないように、できる限り小
さく構成する。 このように、前記保持容量素子Ｃａｄｄの一方の電極と
その誘電体膜として使用される絶縁膜０工との間に、第
１導ｉｔ膜ｄ１とその上に形成された第１導電膜ｄ１に
比べて比抵抗値が小さくかつサイズが小さい第２導電膜
ｄ２とで形成された下地層を構成し、前記一方の電極（
第３導電膜ｄ３）を前記下地層の第２導電膜ｄ２から露
出する第１導電膜ｄ１に接続することにより、保持容量
”素子Ｃａｄｄの他方の電極に基づく段差部に沿って確
実に保持容量素子Ｃ　ａｄｄの一方の電極を接着させる
ことができるので、保持容量素子Ｃ　ａｄｄの一方の電
極の断線を低減することができる。 前記画素の透明画素電極ＩＴ○に保持容量素子Ｃ　ａｄ
ｄを設けた液晶表示装置の液晶表示部は、第２０図（液
晶表示部を示す等価回路図）に示すように構成されてい
る．液晶表示部は、画素、走査信号線ＧＬおよび映像信
号線ＤＬを含む単位基本パターンの繰返しで構成されて
いる．容量電極線として使用される最終段の走査信号線
ＧＬ（または初段の走査信号線ＯＬ）は，第２０図に示
すように、共通透明画素電極（Ｖｃｏｍ　）　Ｉ　Ｔｏ
に接続する．共通透明画素電極ＩＴＯは，前記第３図に
示すように、液晶表示装置の周縁部において銀ペースト
材ＳＬによって外部引出配線に接続されている．しかも
、この外部引出配線の一部の導電層（ｇｌおよびｇ２）
は走査信号ＩＯＬと同一製造工程で構成されている。こ
の結果、最終段の走査信号線ＯＬ（容量電極線）は、共
通透明画素電極ＩＴＯに簡単に接続することができる。 このように、容量電極線の最終段を前記画素の共通透明
画素電極（Ｖｃｏｍ　）　Ｉ　Ｔｏに接続することによ
り、最終段の容量電極線は外部引出配線の一部の導電層
と一体に構成することができ，しかも共通透明画素電極
ＩＴＯは前記外部引出配線に接続されているので、簡単
な構成で最終段の容量電極線を共通透明画素電極ＩＴＯ
に接続することができる． また，液晶表示装置は、先に本願出願人によって出頴さ
れた特願昭６２−９５１２５号に記載される直流相殺方
式（ＤＣキャンセル方式）に基づき、第１９図（タイム
チャート）に示すように，走査信号線ＤＬの岨動電圧を
制御することによって、さらに液晶ＬＣに加わる直流成
分を低減することができる。第１９図において、Ｖｉは
任意の走査借号線ＧＬの駆動電圧、Ｖｉ＋１はその次段
の走査信号線ＯＬの駆動電圧である。Ｖｅａは走査信号
線ＯＬに印加されるロウレベルの郡動電圧Ｖｄ＋＊ｉｎ
　．Ｖｄｄは走査信号線ＧＩ，に印加されるハイレベル
の駆動電圧Ｖ　ｄ　ｗａｘである．各時刻ｔ＝ｊ，〜ｔ
４における中点電位Ｖｌｃ（第１８図参照）の電圧変化
分ΔＶエ〜Δｖ４は、画素の合計の容量（　Ｃｇｓ＋　
Ｃｐｉｘ＋　Ｃａｄｄ）をＣとすると、次式のようにな
る。 ΔＶｍ＝　　（Ｃｇｓ／Ｃ）・Ｖ２ ΔＶ２＝＋（Ｃｇｓ／Ｃ）’（Ｖ１＋Ｖ２）−（Ｃａｄ
ｄ／Ｃ）・Ｖ２ Δｖ，＝一（Ｃｇｓ／Ｃ）・ｖ１ ＋（Ｃａｄｄ／Ｃ）｛Ｖ１＋Ｖ２） ΔＶ，＝　一（Ｃａｄｄ／Ｃ）・■１ ここで，走査信号線ＯＬに印加される駆動電圧が充分で
あれば（下記

【注】参照），液晶ＬＣに加わる直流電圧
は、次式で表される． ΔＶ，＋ＡＶ４＝（Ｃａｄｄ−Ｖ２−Ｃｇｓ−Ｖ１）／
Ｃこのため、Ｃａｄｄ−ｖ２＝Ｃｇｓ−ｖ１とすると、
液晶ＬＣに加わる直流電圧はＯになる．

〔発明の効果〕

以上説明したように，この発明に係る液晶表示装置にお
いては，ゲート電極の島状電極膜をフォトマスクとして
薄膜トランジスタの半導体層のバタンを形成するから、
ゲート電極の島状電極膜と半導体層との位霞ずれが生ず
ることがなく，バックライトが半導体層に当たることは
ないので、光照射による薄膜トランジスタの導電現象力
１生ずることはない．このように、この発明の効果は顕
著である．

【図面の簡単な説明】

第１図はこの発明に係るアクティブ・マトリックス方式
のカラー液晶表示装置の製造方法の説明図、第２図はこ
の発明を適用すべきアクティブ・マトリックス方式のカ
ラー液晶表示装置の液晶表示部の一画素を示す要部平面
図，第３図は第２図のＵ−１１切断線で切った部分とシ
ール部周辺部の断面図，第４図は第２図に示す画素を複
数配置した液晶表示部の要部平面図、第５図一・第７図
は第２図に示す画素の所定の製造工程における要部平面
図、第８図は第４図に示す画素とカラーフィルタとを重
ね合せた状態における要部平面図，第９図は上記のアク
ティブ・マトリックス方式のカラー液晶表示装置の液晶
表示部を示す等価回路図、第１０図はこの発明を適用す
べき他のアクティブ・マトリックス方式のカラー液晶表
示装置の液晶表示部の画素の要部およびシール部周辺部
の断面図，第１１図は第１０図に示した液晶表示装置の
液晶表示部の一画素を示す平面図，第１２図は第１１図
のＡ−Ａ切断線で切った部分の断面図、第１３図は第１
１図に示す画素を複数配置した液晶表示部の要部平面図
、第１４図〜第１６図は第１１図に示す画素の所定切製
造工程における要部平面図，第１７図は第１３図に示す
画素とカラーフィルタとを重ね合せた状態における要部
平面図，第１８図は第１１図に記載される画素の等価回
路図、第１９図は直流相殺方式による走査信号線の叩動
電圧を示すタイムチャート、第２０図、第２１図はそれ
ぞれ第１３図に示したアクティブ・マトリックス方式の
カラー液晶表示装置の液晶表示部を示す等価回路図，第
２２図は第１図により製造方法を説明した液晶表示装置
の液晶表示部の一画素を示す平面図である． ＳＵＢ・・・透明ガラス基板 ＯＬ・・・走査信号線 ＤＬ・・・映像信号線 ＧＩ・・・絶縁膜 ＧＴ・・・ゲート電極 ＡＳ・・・ｉ型半導体層 ＳＤ・・・ソース電極またはドレイン電極ｐｓｖ・・・
保護膜 ＬＳ・・・遮光膜 ＬＣ・・・液晶 ＴＰＴ・・・薄膜トランジスタ ＩＴＯ　（ＣＯＭ）・・・透明画素電極ｇ１、ｇ２・・
・第１、第２導電膜 ｄ１〜ｄ３・・・第１〜第３導電膜 Ｃ　ａｄｄ・・・保持容量素子 Ｃｇｓ・・・重ね合せ容量 Ｃｐｉｘ・・・液晶容量 ＢＭ・・ブラックマトリックスパターンｇｌｌ・・・透
明導電膜 ｇｌ２・・・不透明金属膜 第１ 図 こク 第１８図 ＶＬｃ １；２　ｔ．５　ｔ４ ＧＬ−一一一走査イ富号７惺 ＧＴ−−−−ケ・一ト１！石ｉ ｇｌｌ＝−一潰明導電膜 ｇｌ２−−一万＊ｐＦ＋金鳥月莫

Claims (1)

【特許請求の範囲】
1. １、薄膜トランジスタと画素電極とを画素の一構成要素
   とするアクティブ・マトリックス方式の液晶表示装置の
   製造方法において、不透明金属膜からなりかつ透明導電
   膜を介して走査信号線に接続されたゲート電極の島状電
   極膜を形成し、上記島状電極膜をフォトマスクとして上
   記薄膜トランジスタの半導体層のパタンを形成すること
   を特徴とする液晶表示装置の製造方法。