JP2001237107A - 積層型チップサーミスタ - Google Patents

Abstract

(57)【要約】 【課題】 抵抗値のバラツキを小さくし、これにより高
い製造歩留を確保することができる積層型チップサーミ
スタを提供する。 【解決手段】 箱体状のサーミスタ素体１１に、一対の
電極が同一面に空隙部を介して離隔して配置した内部電
極１２Ａ，１２Ｂ，１２Ｃを複数層積層して配置し、該
複数層の内部電極に接続する外部電極１３を箱体状のサ
ーミスタ素体の側面から上下面にまわり込んで配置した
積層型チップサーミスタにおいて、複数層の内部電極間
に、絶縁層もしくはサーミスタ素体の比抵抗に対して高
比抵抗の層１５ａ，１５ｂを配置した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、積層型チップサー
ミスタに係り、特に表面実装に好適な箱体状のチップ型
の構造を備え、サーミスタ素体層及び一対の内部電極層
を複数層積層して構成した積層型チップサーミスタに関
する。

【０００２】

【従来の技術】サーミスタは、正又は負の温度係数を有
する抵抗体素子であり、特に負の温度係数(NTC: Negati
ve Temperature Coefficient)を有するサーミスタは、
各種電子回路における温度補償用等の用途に、抵抗回路
素子として広く採用されている。係る回路素子として、
プリント基板上に表面実装が可能な構造として、例えば
図４（ａ）に示す積層型チップサーミスタが知られてい
る。尚、この積層型チップサーミスタは、表面実装に好
適な箱体状のチップ型の構造を備え、例えば長辺が１〜
３ｍｍ程度であり、短辺が０．５〜１．５ｍｍ程度であ
り、極めて微小な部品である。

【０００３】積層型チップサーミスタ１０は、サーミス
タ素体１１の内部に左右一対の電極からなる内部電極１
２Ａ，１２Ｂ，１２Ｃが複数層上下方向に離間して層状
に配置されている。即ち、薄いシート状のサーミスタ素
体の表面に図中の左右一対の電極１２Ａ（ａ），１２Ａ
（ｂ）が中央に空隙部Ｇを置いて配置され、これが複数
層積層されて構成されている。内部電極１２Ａ，１２
Ｂ，１２Ｃは、図中の箱体状のサーミスタ素体１１の左
右両端部でそれぞれ外部電極１３に接続されている。サ
ーミスタ素体１１は、金属酸化物等の粉末を溶媒中に分
散させてドクタブレード法等によりセラミクスグリーン
シートとし、これを複数層積層して焼成して構成された
半導体セラミクスである。内部電極１２Ａ，１２Ｂ，１
２ＣはＡｇ−Ｐｄ等の厚膜ペーストを上述のサーミスタ
素体を構成するグリーンシート上にスクリーン印刷等に
より塗布して、これをサーミスタ素体と共に高温で焼成
することで形成する。外部電極１３は、箱体状のサーミ
スタ素体１１の側端面から上下面に回り込むように、例
えばＡｇ−Ｐｄ等の厚膜ペーストを塗布し、箱体状のサ
ーミスタ素体１１の側端面に露出した内部電極と接続
し、焼成した後に、Ｎｉメッキ、ハンダメッキもしくは
Ｓｎメッキを行なうことで形成されている。

【０００４】このようなサーミスタ素子において、抵抗
値は、内部電極１２Ａ，１２Ｂ，１２Ｃ間に、例えば電
極１２Ａ（ａ）から電極１２Ａ（ｂ）に電流がサーミス
タ素体１１中を分布して流れるので、この電流の分布経
路及びサーミスタ素体の固有抵抗により決まってくる。
このため、内部電極１２Ａを設け、この電極間の空隙部
Ｇの寸法を小さくすることで、また、内部電極の積層数
を増加させることで低い抵抗値のサーミスタ素子が得ら
れる。

【０００５】即ち、このようなサーミスタ素子の抵抗値
精度は、内部電極の印刷精度、サーミスタ素体グリーン
シートの厚さ及び積層精度でその抵抗値精度が支配され
る。しかしながら、上述したようにこの積層型チップサ
ーミスタはそのサイズが大変微小なものであり、内部電
極をスクリーン印刷により印刷しグリーンシートを積層
して、焼成することで製造するのである。このため、内
部電極の印刷ずれ、及びサーミスタ素体のグリーンシー
トの積層合せずれにより、その抵抗値が大幅に変動す
る。

【０００６】図４（ｂ）は、内部電極印刷の位置ずれ、
及びグリーンシートの積層合せずれにより、内部電極１
２Ａ，１２Ｂが正規の位置（１２Ｃ）からずれた場合を
示す。即ち、内部電極１２Ａは距離Ｂだけ左方にずれ、
内部電極１２Ｂは距離Ａだけ右方にずれた場合を示して
いる。また、内部電極１２Ａと１２Ｂとの間がグリーン
シートの厚さが薄く、この間の厚さがＣと接近している
場合を示している。このような場合、図示矢印Ｄの部分
で左右両側の内部電極１２Ａ，１２Ｂが異常に接近し、
リーク状態となり抵抗値が減少する。又、電極間の間隔
が狭くなるため、負荷が集中する。そして、このように
抵抗値が変動すると、製造歩留りが低減するという問題
が生じる。

【０００７】

【発明が解決しようとする課題】本発明は上述した事情
に鑑みて為されたもので、抵抗値のバラツキを小さく
し、これにより高い製造歩留を確保することができる積
層型チップサーミスタを提供することを目的とする。

【０００８】

【課題を解決するための手段】請求項１に記載の発明
は、箱体状のサーミスタ素体に、一対の電極が同一面に
空隙部を介して離隔して配置した内部電極を複数層積層
して配置し、該複数層の内部電極に接続する外部電極を
前記箱体状のサーミスタ素体の側面から上下面にまわり
込んで配置した積層型チップサーミスタにおいて、前記
複数層の内部電極間に、絶縁層もしくは前記サーミスタ
素体の比抵抗に対して高比抵抗の層を配置したことを特
徴とする積層型チップサーミスタである。

【０００９】複数層の内部電極間に、絶縁層もしくは高
比抵抗層を配置したので、ある層の内部電極とそれに隣
接した層の内部電極との間が絶縁され、その間に電流が
殆ど流れなくなる。このため、ある層に対して隣接する
層の内部電極が位置ずれにより移動しても、互いに殆ど
電流が流通しないため、他の電極に電流が流れず内部電
極間で干渉することがない。従って、一対の内部電極間
の空隙の精度とサーミスタ素体の固有抵抗により抵抗値
が決まるので、抵抗値精度の良好なサーミスタを製造す
ることが可能となる。

【００１０】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１乃至３を参照しながら説明する。

【００１１】図１は、本発明の実施形態の積層型チップ
サーミスタを示す。サーミスタ素体１１の内部には、複
数層の内部電極（ここでは３層の内部電極）１２Ａ，１
２Ｂ，１２Ｃが配置されていて、各電極１２Ａ，１２
Ｂ，１２Ｃの一対の電極はそれぞれ外部電極１３，１３
に接続されている構成は、図４に示したものと同様であ
る。本発明では内部電極１２Ａと内部電極１２Ｂとの間
には絶縁層もしくはサーミスタ素体の比抵抗に対して高
比抵抗の層１５ａが配置され、内部電極１２Ｂと内部電
極１２Ｃとの間にも同様に絶縁層もしくは高比抵抗層１
５ｂが配置されている。ここで高比抵抗の層は、サーミ
スタ素体の比抵抗よりも、例えば一桁又は二桁、比抵抗
の高い層であり、実質的に殆ど電流が流れない層であ
る。

【００１２】この実施形態においては、絶縁層もしくは
高比抵抗層１５ａ，１５ｂは箱体状のサーミスタ素体１
１の積層面の全面に配置されている。即ち、シート状の
サーミスタ素体（グリーンシート）の間に絶縁層もしく
は高比抵抗層１５が間挿され、これが積層して箱体状の
サーミスタ素体が構成されている。

【００１３】従って、内部電極１２Ａ、１２Ｂ，１２Ｃ
は、それぞれ左右一対の電極から構成されるが、その左
右一対の電極間の空隙をサーミスタ素体を介して流れる
電流は、絶縁層もしくは高比抵抗層１５ａ，１５ｂによ
り完全に分離される。即ち、外部電極１３の一方から流
入する電流は、内部電極１２Ａ，１２Ｂ，１２Ｃに分流
し、それぞれ絶縁層もしくは高比抵抗層で分離されたサ
ーミスタ素体内の電極間の流路を流れ、他方の内部電極
に電流が流れることがない。このため、内部電極１２
Ａ，１２Ｂ，１２Ｃの相互間に左右方向のずれが生じて
も、これにより抵抗値が変動するという問題が解決され
る。

【００１４】図２は、本発明の他の実施形態を示す。こ
の実施形態においても、複数層の内部電極間に絶縁層も
しくは高比抵抗層１６ａ，１６ｂを配置して、一対の内
部電極間に流れる電流を他の内部電極間に流れる電流と
干渉しないようにする点において共通する。即ち、箱体
状のサーミスタ素体１１に複数層（ここでは３層）の内
部電極１２Ａ，１２Ｂ，１２Ｃを配置し、これらの内部
電極をサーミスタ素体１１の側端面に配置された外部電
極１３に接続した構造において、複数層の内部電極間の
絶縁層もしくは高比抵抗層１６ａ，１６ｂを配置する。
この実施形態においては、サーミスタ素体１１の内部で
内部電極の間に配置された絶縁層もしくは高比抵抗層１
６ａ，１６ｂは、図示するように全面ではなく一対の内
部電極間の空隙部をカバーするのに十分な程度の大きさ
となっている。これにより、一対の内部電極間の空隙部
に流れる電流経路が絶縁層もしくは高比抵抗層１６ａ，
１６ｂで分離された空間内に分布し、他の内部電極間の
空隙部に流れる電流経路と干渉することがない。内部電
極間の空隙部の近傍以外では殆ど電流経路が存在しない
ので、全面に絶縁層もしくは高比抵抗層を配置したのと
同様な抵抗値のバラツキの防止効果が得られる。そし
て、絶縁層もしくは高比抵抗層がサーミスタ素体中に部
分的に入るので、サーミスタ素体全体への絶縁層もしく
は高比抵抗層が入ることの影響を小さく留めることがで
きる。

【００１５】次に、この積層型チップサーミスタの製造
方法の一例についてその概略を説明する。適当な温度係
数が得られる金属酸化物等の粉末を溶媒中に分散させ、
ドクターブレード法等によりサーミスタ素体のグリーン
シートを形成し、これに内部電極を例えばＡｇ−Ｐｄの
厚膜ペーストをスクリーン印刷にて塗布する。一方で、
サーミスタ素体のグリーンシートに絶縁被膜の厚膜ペー
スト、又は高抵抗体の厚膜ペーストを図１に示す実施形
態の場合には全面に、図２に示す実施形態の場合には一
対の内部電極間の空隙部の周辺を含めて部分的に同様に
スクリーン印刷等の方法で塗布する。ここで、絶縁被膜
又は高抵抗体の厚膜ペーストとしては、例えばアルミナ
を主成分としたペーストを用いることができる。また、
全面に絶縁被膜（又は高抵抗体膜）を形成する場合は、
絶縁性又は高抵抗のグリーンシートを積層するようにし
てもよい。そして、表面に内部電極を形成したグリーン
シートと、表面に絶縁膜もしくは高抵抗膜を形成したグ
リーンシートを交互に重ねて圧着する。それ以降は、通
常の積層型チップサーミスタの製造方法に従い、ダイシ
ング、端面（外部）電極の形成、焼成、外部電極のめっ
き処理により、本発明の積層型チップサーミスタが製造
される。

【００１６】図３は、本発明の積層型チップサーミスタ
と、従来の積層型チップサーミスタの抵抗値ヒストグラ
ムを比較した結果を示す。（ａ）は従来の積層型チップ
サーミスタの抵抗値ヒストグラムを示し、例えば目標の
許容範囲である±１％に対して、許容範囲外に分布して
いることを示している。これに対して、（ｂ）は本発明
の積層型チップサーミスタの抵抗値ヒストグラムを示
し、目標の許容値範囲である±１％以内に十分に収まる
ことを示している。

【００１７】尚、上記実施形態においては、内部電極が
３層の場合の例について示したが、層数は何層であって
も本発明の趣旨を同様に適用できることは勿論である。

【００１８】

【発明の効果】以上説明したように本発明は、積層型チ
ップサーミスタにおいて複数の内部電極の層間に絶縁層
もしくは高比抵抗層を配置したものである。これによ
り、内部電極の印刷ずれやグリーンシートの合せずれが
生じても、空隙を介して対向する一対の内部電極間にの
み電流が流れ、他の層の内部電極と干渉しないので、抵
抗値のバラツキの発生を抑えることができる。それ故、
本発明によれば積層型チップサーミスタの製造歩留を向
上させることができる。

【図面の簡単な説明】

【図１】本発明の実施形態の積層型チップサーミスタの
断面図である。

【図２】本発明の他の実施形態の積層型チップサーミス
タの断面図である。

【図３】抵抗値の分布を示すヒストグラムであり、
（ａ）は従来例の積層型チップサーミスタの分布を示
し、（ｂ）は本発明の積層型チップサーミスタの分布を
示す。

【図４】（ａ）は従来の積層型チップサーミスタの断面
図であり、（ｂ）は内部電極の位置がずれた場合を示す
断面図である。

【符号の説明】

１０ 積層型チップサーミスタ １１ サーミスタ素体 １２Ａ, １２Ｂ, １２Ｃ 一対の内部電極 １３ 外部電極 １５ａ,１５ｂ 全面に配置した絶縁層もしくは高比抵
抗層 １６ａ,１６ｂ 部分的に配置した絶縁層もしくは高比
抵抗層

Claims (3)

【特許請求の範囲】
1. 【請求項１】 箱体状のサーミスタ素体に、一対の電極
   が同一面に空隙部を介して離隔して配置した内部電極を
   複数層積層して配置し、該複数層の内部電極に接続する
   外部電極を前記箱体状のサーミスタ素体の側面から上下
   面にまわり込んで配置した積層型チップサーミスタにお
   いて、 前記複数層の内部電極間に、絶縁層もしくは前記サーミ
   スタ素体の比抵抗に対して高比抵抗の層を配置したこと
   を特徴とする積層型チップサーミスタ。
2. 【請求項２】 前記絶縁層もしくは高比抵抗の層は、前
   記複数層の内部電極間の積層面の全面に配置されている
   ことを特徴とする請求項１記載の積層型チップサーミス
   タ。
3. 【請求項３】 前記絶縁層もしくは高比抵抗の層は、前
   記同一面に配置された一対の内部電極間の空隙部を少な
   くともカバーするように、部分的に配置されていること
   を特徴とする請求項１記載の積層型チップサーミスタ。