JP2001237246A - 電子デバイスの製造方法及び電子デバイス - Google Patents
電子デバイスの製造方法及び電子デバイスInfo
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- JP2001237246A JP2001237246A JP2000047956A JP2000047956A JP2001237246A JP 2001237246 A JP2001237246 A JP 2001237246A JP 2000047956 A JP2000047956 A JP 2000047956A JP 2000047956 A JP2000047956 A JP 2000047956A JP 2001237246 A JP2001237246 A JP 2001237246A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P36/00—Gettering within semiconductor bodies
- H10P36/03—Gettering within semiconductor bodies within silicon bodies
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10P34/00—Irradiation with electromagnetic or particle radiation of wafers, substrates or parts of devices
- H10P34/40—Irradiation with electromagnetic or particle radiation of wafers, substrates or parts of devices with high-energy radiation
- H10P34/42—Irradiation with electromagnetic or particle radiation of wafers, substrates or parts of devices with high-energy radiation with electromagnetic radiation, e.g. laser annealing
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＶＬＳＩ／ＵＬＳＩ等の電子デバイス製造プ
ロセスにおいて、重金属に対して効果の高いゲッタリン
グ能力を発揮し、良品率を向上させることができる電子
デバイスの製造方法を提供すること。 【解決手段】 電子デバイスの製造工程に、レ−ザ−照
射領域が開口されたマスクとしてのＳｉ3 Ｎ4 膜２を形
成する工程、エキシマレ−ザ−４を照射することにより
レ−ザ−照射領域に金属不純物ゲッタリング用の格子欠
陥８を導入する工程を含ませる。
ロセスにおいて、重金属に対して効果の高いゲッタリン
グ能力を発揮し、良品率を向上させることができる電子
デバイスの製造方法を提供すること。 【解決手段】 電子デバイスの製造工程に、レ−ザ−照
射領域が開口されたマスクとしてのＳｉ3 Ｎ4 膜２を形
成する工程、エキシマレ−ザ−４を照射することにより
レ−ザ−照射領域に金属不純物ゲッタリング用の格子欠
陥８を導入する工程を含ませる。
Description
【０００１】
【発明の属する技術分野】本発明は電子デバイスの製造
方法及び電子デバイスに関し、より詳細には半導体基板
を使用した電子デバイスの製造において、重金属に対し
て十分効果の高いゲッタリング能力を有し、電子デバイ
スの製造時における良品率を向上させることができる電
子デバイスの製造方法及び電子デバイスに関する。
方法及び電子デバイスに関し、より詳細には半導体基板
を使用した電子デバイスの製造において、重金属に対し
て十分効果の高いゲッタリング能力を有し、電子デバイ
スの製造時における良品率を向上させることができる電
子デバイスの製造方法及び電子デバイスに関する。
【０００２】
【従来の技術】ＶＬＳＩ／ＵＬＳＩ等の電子デバイスに
おけるデバイス特性を劣化させる原因の一つに金属不純
物、特にＦｅ、Ｎｉ等の重金属による半導体基板表面の
汚染がある。そこで、前記電子デバイスの活性層領域か
ら前記金属不純物を前記電子デバイスの製造プロセスに
おいて除去するため、歪みや欠陥等によるゲッタリング
シンクを半導体基板の裏面に形成すること（外部ゲッタ
リング）が広く行われている。該外部ゲッタリング法と
しては半導体基板裏面に傷をつける（ Sand Blast 法）
等の物理的処理、あるいは半導体基板裏面にポリシリコ
ンを蒸着させる（Poly-silicon Back Seal) 等の化学的
処理を行うことにより、有害な金属不純物のトラップサ
イトを半導体基板裏面に形成する方法（裏面ゲッタリン
グ）や、デバイス形成領域近傍にゲッタリング層を形成
する方法等が採用されている。
おけるデバイス特性を劣化させる原因の一つに金属不純
物、特にＦｅ、Ｎｉ等の重金属による半導体基板表面の
汚染がある。そこで、前記電子デバイスの活性層領域か
ら前記金属不純物を前記電子デバイスの製造プロセスに
おいて除去するため、歪みや欠陥等によるゲッタリング
シンクを半導体基板の裏面に形成すること（外部ゲッタ
リング）が広く行われている。該外部ゲッタリング法と
しては半導体基板裏面に傷をつける（ Sand Blast 法）
等の物理的処理、あるいは半導体基板裏面にポリシリコ
ンを蒸着させる（Poly-silicon Back Seal) 等の化学的
処理を行うことにより、有害な金属不純物のトラップサ
イトを半導体基板裏面に形成する方法（裏面ゲッタリン
グ）や、デバイス形成領域近傍にゲッタリング層を形成
する方法等が採用されている。
【０００３】図１２は上記した裏面ゲッタリングの概要
を示した模式図であり、図中１はシリコン半導体基板
を、１ａはデバイス形成領域（活性層領域）を、１ｂは
半導体基板裏面近傍をそれぞれ示している。
を示した模式図であり、図中１はシリコン半導体基板
を、１ａはデバイス形成領域（活性層領域）を、１ｂは
半導体基板裏面近傍をそれぞれ示している。
【０００４】またデバイス形成領域１ａの近傍にゲッタ
リング層を形成する方法としては、半導体支持基板とエ
ピタキシャル層との間にＳｉ（Ｇｅ）層を挿入し、上下
のミスフィト転位網をゲッタリングシンクにする方法
（志村史夫「半導体シリコン結晶工学」（１９９３）丸
善 ｐ．３６７）や、エピタキシャル層と半導体支持基
板との間に酸素リッチ、炭素リッチ、又はホウ素リッチ
な層を形成して歪み場を作り、それをゲッタリングシン
クとする方法（特開昭５７−８７１１９号公報、特開平
５−１５２３０４号公報等）が提案されている。
リング層を形成する方法としては、半導体支持基板とエ
ピタキシャル層との間にＳｉ（Ｇｅ）層を挿入し、上下
のミスフィト転位網をゲッタリングシンクにする方法
（志村史夫「半導体シリコン結晶工学」（１９９３）丸
善 ｐ．３６７）や、エピタキシャル層と半導体支持基
板との間に酸素リッチ、炭素リッチ、又はホウ素リッチ
な層を形成して歪み場を作り、それをゲッタリングシン
クとする方法（特開昭５７−８７１１９号公報、特開平
５−１５２３０４号公報等）が提案されている。
【０００５】
【発明が解決しようとする課題】ＶＬＳＩ／ＵＬＳＩ等
の電子デバイスの製造に用いられる半導体基板は、製造
プロセスの効率化の観点から、大口径化の一途をたどっ
ており、該大口径化は基板強度の確保のための半導体基
板厚の増大を伴う。このため裏面ゲッタリングとした場
合、半導体基板表面の金属不純物原子Ａ（図１２）は半
導体基板裏面近傍１ｂ（図１２）のゲッタリングシンク
まで、より長距離の移動（拡散）を強いられることにな
る。さらに最近では、デバイス構造の微細化に伴うプロ
セスの低温化が要求されており、該プロセスの低温化は
金属不純物原子Ａの析出量の増大を招き、拡散速度を減
少させる。このように、最近のＶＬＳＩ／ＵＬＳＩに関
するデバイス製造技術の進歩は上記裏面ゲッタリングの
困難さを増す傾向にある。このため、裏面ゲッタリング
ではなく、デバイス形成領域１ａ近傍にゲッタリング層
を形成することが望まれている。
の電子デバイスの製造に用いられる半導体基板は、製造
プロセスの効率化の観点から、大口径化の一途をたどっ
ており、該大口径化は基板強度の確保のための半導体基
板厚の増大を伴う。このため裏面ゲッタリングとした場
合、半導体基板表面の金属不純物原子Ａ（図１２）は半
導体基板裏面近傍１ｂ（図１２）のゲッタリングシンク
まで、より長距離の移動（拡散）を強いられることにな
る。さらに最近では、デバイス構造の微細化に伴うプロ
セスの低温化が要求されており、該プロセスの低温化は
金属不純物原子Ａの析出量の増大を招き、拡散速度を減
少させる。このように、最近のＶＬＳＩ／ＵＬＳＩに関
するデバイス製造技術の進歩は上記裏面ゲッタリングの
困難さを増す傾向にある。このため、裏面ゲッタリング
ではなく、デバイス形成領域１ａ近傍にゲッタリング層
を形成することが望まれている。
【０００６】また、特に、ＳＩＭＯＸ（ Separation by
IMplanted Oxygen ）基板では、熱処理による再結晶化
により形成された活性層領域（デバイス形成領域）と、
半導体支持基板との間に、酸素がイオン注入されて形成
されたＢＯＸ酸化膜が存在しており、重金属不純物が前
記ＢＯＸ酸化膜を通り抜けないと半導体支持基板側での
ゲッタリングは困難である。Ｆｅ、Ｎｉ等の重金属不純
物は高温長時間の熱処理を施しても、前記ＢＯＸ酸化膜
を通り抜けることが困難であり、活性層領域でのゲッタ
リングが必要となってきている。
IMplanted Oxygen ）基板では、熱処理による再結晶化
により形成された活性層領域（デバイス形成領域）と、
半導体支持基板との間に、酸素がイオン注入されて形成
されたＢＯＸ酸化膜が存在しており、重金属不純物が前
記ＢＯＸ酸化膜を通り抜けないと半導体支持基板側での
ゲッタリングは困難である。Ｆｅ、Ｎｉ等の重金属不純
物は高温長時間の熱処理を施しても、前記ＢＯＸ酸化膜
を通り抜けることが困難であり、活性層領域でのゲッタ
リングが必要となってきている。
【０００７】また、上記した従来のデバイス形成領域近
傍にゲッタリング層を形成する方法のいずれの方法を用
いても、高いゲッタリング能力を有するゲッタリング層
を形成することは困難であった。
傍にゲッタリング層を形成する方法のいずれの方法を用
いても、高いゲッタリング能力を有するゲッタリング層
を形成することは困難であった。
【０００８】本発明は上記課題に鑑みなされたものであ
って、ＶＬＳＩ／ＵＬＳＩ等の電子デバイス製造プロセ
スにおいて、金属不純物に対して効果の高いゲッタリン
グ能力を発揮し、良品率を向上させることができる電子
デバイスの製造方法及び電子デバイスを提供することを
目的としている。
って、ＶＬＳＩ／ＵＬＳＩ等の電子デバイス製造プロセ
スにおいて、金属不純物に対して効果の高いゲッタリン
グ能力を発揮し、良品率を向上させることができる電子
デバイスの製造方法及び電子デバイスを提供することを
目的としている。
【０００９】
【課題を解決するための手段及びその効果】上記目的を
達成するために本発明に係る電子デバイスの製造方法
（１）は、レ−ザ−照射領域が開口されたマスクを形成
する工程、エキシマレ−ザ−を照射することにより前記
レ−ザ−照射領域にゲッタリング用の格子欠陥を導入す
る工程を含むことを特徴としている。上記した電子デバ
イスの製造方法（１）によれば、通常はＦｅやＮｉ等の
金属不純物のゲッタリングが困難なＳＩＭＯＸ基板にお
いても、活性層領域にゲッタリングシンクとして熱処理
にも安定した前記格子欠陥を導入することにより、デバ
イス製造プロセスにおける重金属のゲッタリングを可能
となし、良品率を向上させることができる。
達成するために本発明に係る電子デバイスの製造方法
（１）は、レ−ザ−照射領域が開口されたマスクを形成
する工程、エキシマレ−ザ−を照射することにより前記
レ−ザ−照射領域にゲッタリング用の格子欠陥を導入す
る工程を含むことを特徴としている。上記した電子デバ
イスの製造方法（１）によれば、通常はＦｅやＮｉ等の
金属不純物のゲッタリングが困難なＳＩＭＯＸ基板にお
いても、活性層領域にゲッタリングシンクとして熱処理
にも安定した前記格子欠陥を導入することにより、デバ
イス製造プロセスにおける重金属のゲッタリングを可能
となし、良品率を向上させることができる。
【００１０】また、本発明に係る電子デバイスの製造方
法（２）は、上記電子デバイスの製造方法（１）におい
て、前記マスクとしてＣＶＤ法により形成されたＳｉ3
Ｎ4膜を用いることを特徴としている。前記Ｓｉ3 Ｎ4
膜は、エキシマレ−ザ−の透過率を略０％に抑えること
ができ、エキシマレ−ザ−に対する完全なマスクとして
使用することができ、従って上記した電子デバイスの製
造方法（２）によれば、前記レ−ザ−照射領域にのみ確
実にエキシマレ−ザ−の照射を行うことができ、製造さ
れる電子デバイスには悪影響を与えることなく、必要な
領域にのみ前記格子欠陥を確実に導入することができ
る。
法（２）は、上記電子デバイスの製造方法（１）におい
て、前記マスクとしてＣＶＤ法により形成されたＳｉ3
Ｎ4膜を用いることを特徴としている。前記Ｓｉ3 Ｎ4
膜は、エキシマレ−ザ−の透過率を略０％に抑えること
ができ、エキシマレ−ザ−に対する完全なマスクとして
使用することができ、従って上記した電子デバイスの製
造方法（２）によれば、前記レ−ザ−照射領域にのみ確
実にエキシマレ−ザ−の照射を行うことができ、製造さ
れる電子デバイスには悪影響を与えることなく、必要な
領域にのみ前記格子欠陥を確実に導入することができ
る。
【００１１】また、本発明に係る電子デバイスの製造方
法（３）は、上記電子デバイスの製造方法（１）又は
（２）において、前記エキシマレ−ザ−の照射を、波長
２４９ｎｍのＫｒＦレーザー、エネルギ−密度３〜１０
Ｊ／ｃｍ2 ・パルス、照射間隔５０〜２２０μｍ、幅３
０〜５０μｍ×長さ３〜５ｃｍの線状ビ−ムの条件下で
行うことを特徴としている。上記した電子デバイスの製
造方法（３）によれば、半導体基板に反りを生じさせる
ことなく、また、前記エキシマレ−ザ−の照射領域には
十分な量のゲッタリングシンクを形成して、電子デバイ
スの製造プロセスにおいてゲッタリング能力を十分に発
揮させることができる。
法（３）は、上記電子デバイスの製造方法（１）又は
（２）において、前記エキシマレ−ザ−の照射を、波長
２４９ｎｍのＫｒＦレーザー、エネルギ−密度３〜１０
Ｊ／ｃｍ2 ・パルス、照射間隔５０〜２２０μｍ、幅３
０〜５０μｍ×長さ３〜５ｃｍの線状ビ−ムの条件下で
行うことを特徴としている。上記した電子デバイスの製
造方法（３）によれば、半導体基板に反りを生じさせる
ことなく、また、前記エキシマレ−ザ−の照射領域には
十分な量のゲッタリングシンクを形成して、電子デバイ
スの製造プロセスにおいてゲッタリング能力を十分に発
揮させることができる。
【００１２】また、本発明に係る電子デバイス（１）
は、ソ−ス、ドレイン領域にエキシマレ−ザ−の照射に
より形成されたゲッタリング用の格子欠陥が導入されて
いることを特徴としている。上記した電子デバイス
（１）によれば、通常はＦｅやＮｉ等の金属不純物のゲ
ッタリングが困難なＳＩＭＯＸ基板を使用して作製され
た電子デバイスであっても、半導体基板の活性層領域に
ゲッタリングシンクを形成することにより、デバイス製
造プロセスにおける金属不純物のゲッタリング能力を十
分に確保することができる。
は、ソ−ス、ドレイン領域にエキシマレ−ザ−の照射に
より形成されたゲッタリング用の格子欠陥が導入されて
いることを特徴としている。上記した電子デバイス
（１）によれば、通常はＦｅやＮｉ等の金属不純物のゲ
ッタリングが困難なＳＩＭＯＸ基板を使用して作製され
た電子デバイスであっても、半導体基板の活性層領域に
ゲッタリングシンクを形成することにより、デバイス製
造プロセスにおける金属不純物のゲッタリング能力を十
分に確保することができる。
【００１３】また、本発明に係る電子デバイス（２）
は、上記電子デバイス（１）において、前記格子欠陥が
積層欠陥、及びＶ型転位からなることを特徴としてい
る。前記積層欠陥、及びＶ型転位は金属不純物に対する
ゲッタリング能力に特に優れており、上記した電子デバ
イス（２）によれば、デバイス製造プロセスにおける金
属不純物のゲッタリング能力を十分大きなものにするこ
とができる。
は、上記電子デバイス（１）において、前記格子欠陥が
積層欠陥、及びＶ型転位からなることを特徴としてい
る。前記積層欠陥、及びＶ型転位は金属不純物に対する
ゲッタリング能力に特に優れており、上記した電子デバ
イス（２）によれば、デバイス製造プロセスにおける金
属不純物のゲッタリング能力を十分大きなものにするこ
とができる。
【００１４】
【発明の実施の形態】以下、本発明に係る電子デバイス
の製造方法及び電子デバイスの実施の形態を図面に基づ
いて説明する。なお、従来例と同一の機能を有する構成
部品には同一の符号を付すものとする。本発明者らは、
まず、ＳＩＭＯＸ基板に故意にＦｅ及びＮｉ等の金属不
純物の汚染を行い、外部ゲッタリング、内部ゲッタリン
グの機能を有する半導体支持基板でのゲッタリング能力
を調査した。その結果、Ｆｅ及びＮｉ汚染に関してはこ
れら重金属がＢＯＸ酸化膜を通り抜けることができず、
活性層領域に重金属が濃縮されただけで、ゲッタリング
は生じなかった。
の製造方法及び電子デバイスの実施の形態を図面に基づ
いて説明する。なお、従来例と同一の機能を有する構成
部品には同一の符号を付すものとする。本発明者らは、
まず、ＳＩＭＯＸ基板に故意にＦｅ及びＮｉ等の金属不
純物の汚染を行い、外部ゲッタリング、内部ゲッタリン
グの機能を有する半導体支持基板でのゲッタリング能力
を調査した。その結果、Ｆｅ及びＮｉ汚染に関してはこ
れら重金属がＢＯＸ酸化膜を通り抜けることができず、
活性層領域に重金属が濃縮されただけで、ゲッタリング
は生じなかった。
【００１５】図１にＳｉＮ膜の分光特性を示す。この図
から明らかなように、ＳｉＮ膜の分光特性は、ＳｉＮ膜
の形成過程におけるＳｉＨ4 ガスとＮ2 ガスとの流量比
に依存しており、ＳｉＨ4 ／Ｎ2 ＝０．４７では、光源
の波長が４００ｎｍ以下になると、透過率が０％となっ
ている。従って、このような条件で形成されたＳｉ3Ｎ4
膜は、波長が４００ｎｍ以下であるものが多い、エキ
シマレ−ザ−の完全なマスクとして使用することができ
ることを突き止めた。
から明らかなように、ＳｉＮ膜の分光特性は、ＳｉＮ膜
の形成過程におけるＳｉＨ4 ガスとＮ2 ガスとの流量比
に依存しており、ＳｉＨ4 ／Ｎ2 ＝０．４７では、光源
の波長が４００ｎｍ以下になると、透過率が０％となっ
ている。従って、このような条件で形成されたＳｉ3Ｎ4
膜は、波長が４００ｎｍ以下であるものが多い、エキ
シマレ−ザ−の完全なマスクとして使用することができ
ることを突き止めた。
【００１６】従来、レ−ザ−ゲッタリングにはＮｄ：Ｙ
ＡＧレ−ザ−が用いられてきたが、この場合、１５Ｊ／
ｃｍ2 以上のエネルギ−で熱的に安定な転位が導入さ
れ、良好な外部ゲッタリング効果を示すようになるが、
Ｎｄ：ＹＡＧレ−ザ−のスポット径は４０μｍと小さ
く、スル−プットの低さが最大の課題となっていた。
ＡＧレ−ザ−が用いられてきたが、この場合、１５Ｊ／
ｃｍ2 以上のエネルギ−で熱的に安定な転位が導入さ
れ、良好な外部ゲッタリング効果を示すようになるが、
Ｎｄ：ＹＡＧレ−ザ−のスポット径は４０μｍと小さ
く、スル−プットの低さが最大の課題となっていた。
【００１７】エキシマレ−ザ−はＮｄ：ＹＡＧレ−ザ−
（通常、波長１０６０ｎｍで使用される）に比べると波
長が短いため、Ｎｄ：ＹＡＧレ−ザ−に比べるとレ−ザ
−光の侵入深さが極めて浅く、エネルギ−の吸収率が高
い。
（通常、波長１０６０ｎｍで使用される）に比べると波
長が短いため、Ｎｄ：ＹＡＧレ−ザ−に比べるとレ−ザ
−光の侵入深さが極めて浅く、エネルギ−の吸収率が高
い。
【００１８】重金属汚染に起因して発生するＳｈａｌｌ
ｏｗ Ｐｉｔ（ＳＰ）の観察により、重金属に対するゲ
ッタリング能力を評価することができる。すなわち、重
金属のゲッタリングが十分行われた場合には、選択的エ
ッチング処理の後において半導体基板の表面にＳＰの発
生が認められず、ゲッタリングが十分に行われなかった
場合には、選択的エッチング処理の後において半導体基
板の表面にＳＰが観察される。
ｏｗ Ｐｉｔ（ＳＰ）の観察により、重金属に対するゲ
ッタリング能力を評価することができる。すなわち、重
金属のゲッタリングが十分行われた場合には、選択的エ
ッチング処理の後において半導体基板の表面にＳＰの発
生が認められず、ゲッタリングが十分に行われなかった
場合には、選択的エッチング処理の後において半導体基
板の表面にＳＰが観察される。
【００１９】エキシマレ−ザ−を使用し、図２に示すよ
うに種々の条件で半導体基板表面にレ−ザ−照射を行
い、選択的エッチング処理の後において半導体基板の表
面に観察されるＳＰの発生状況から、十分なゲッタリン
グ能力を得ることができるレ−ザ−の照射条件を判断し
た。波長２４９ｎｍのＫｒＦレ−ザ−を使用した場合、
有効な照射条件は、エネルギ−密度が１パルス当たり３
〜１０Ｊ／ｃｍ2 において、照射間隔５０〜２２０μｍ
において良好であり、幅３０μｍ×長さ３ｃｍの線状ビ
−ムを使用することにより、８インチ径の半導体基板を
４分／１枚のスピ−ドで処理することができ、極めて高
いスル−プットを実現することができた。
うに種々の条件で半導体基板表面にレ−ザ−照射を行
い、選択的エッチング処理の後において半導体基板の表
面に観察されるＳＰの発生状況から、十分なゲッタリン
グ能力を得ることができるレ−ザ−の照射条件を判断し
た。波長２４９ｎｍのＫｒＦレ−ザ−を使用した場合、
有効な照射条件は、エネルギ−密度が１パルス当たり３
〜１０Ｊ／ｃｍ2 において、照射間隔５０〜２２０μｍ
において良好であり、幅３０μｍ×長さ３ｃｍの線状ビ
−ムを使用することにより、８インチ径の半導体基板を
４分／１枚のスピ−ドで処理することができ、極めて高
いスル−プットを実現することができた。
【００２０】図３〜図６に実施の形態に係るゲッタリン
グ能力付与処理を組み入れた電子デバイスの製造工程を
示した。まずチョクラルスキー法によって引き上げら
れ、製造されたシリコン半導体支持基板１０ａの上面に
酸素をイオン注入してＢＯＸ酸化膜１０ｂを形成し、こ
のＢＯＸ酸化膜１０ｂの上に活性層１０ｃを形成して製
造されたＳＩＭＯＸ基板１０を用意する（図３
（ａ））。
グ能力付与処理を組み入れた電子デバイスの製造工程を
示した。まずチョクラルスキー法によって引き上げら
れ、製造されたシリコン半導体支持基板１０ａの上面に
酸素をイオン注入してＢＯＸ酸化膜１０ｂを形成し、こ
のＢＯＸ酸化膜１０ｂの上に活性層１０ｃを形成して製
造されたＳＩＭＯＸ基板１０を用意する（図３
（ａ））。
【００２１】このＳＩＭＯＸ基板１０の表面にＳｉ3 Ｎ
4 膜２をＥＣＲ−ＣＶＤ法を用い、ＳｉＨ4 ガスとＮ2
ガスとの流量比を、ＳｉＨ4 ／Ｎ2 ＝０．４０〜０．５
５の範囲で設定し、厚さ０．３〜１μｍの範囲でＳｉ3
Ｎ4 膜２を形成する（図３（ｂ））。このＳｉ3 Ｎ4 膜
２の上にレジスト膜３をスピンコ−ト法等により形成し
（図３（ｃ））、フォトリソグラフィ工程を施してレジ
ストパタ−ン３ａを形成する（図３（ｄ））。
4 膜２をＥＣＲ−ＣＶＤ法を用い、ＳｉＨ4 ガスとＮ2
ガスとの流量比を、ＳｉＨ4 ／Ｎ2 ＝０．４０〜０．５
５の範囲で設定し、厚さ０．３〜１μｍの範囲でＳｉ3
Ｎ4 膜２を形成する（図３（ｂ））。このＳｉ3 Ｎ4 膜
２の上にレジスト膜３をスピンコ−ト法等により形成し
（図３（ｃ））、フォトリソグラフィ工程を施してレジ
ストパタ−ン３ａを形成する（図３（ｄ））。
【００２２】次に、このレジストパタ−ン３ａをマスク
とし、ＣＦ4 ガスをエッチャントとしたＳｉ3 Ｎ4 膜２
のドライエッチングを行い（図４（ａ））、その後レジ
ストパタ−ン３ａを除去してＳｉ3 Ｎ4 膜２のパタ−ン
２ａを形成する（図４（ｂ））。次に、Ｓｉ3 Ｎ4 膜２
のパタ−ン２ａをマスクとして上記した照射条件でエキ
シマレ−ザ−４を活性層１０ｃ領域に照射して格子欠陥
８を導入し（図４（ｃ））、その後、レ−ザ−マスクと
して使用したＳｉ3 Ｎ4 膜２をＨ3 ＰＯ4 を使用して溶
解除去する（図４（ｄ））。
とし、ＣＦ4 ガスをエッチャントとしたＳｉ3 Ｎ4 膜２
のドライエッチングを行い（図４（ａ））、その後レジ
ストパタ−ン３ａを除去してＳｉ3 Ｎ4 膜２のパタ−ン
２ａを形成する（図４（ｂ））。次に、Ｓｉ3 Ｎ4 膜２
のパタ−ン２ａをマスクとして上記した照射条件でエキ
シマレ−ザ−４を活性層１０ｃ領域に照射して格子欠陥
８を導入し（図４（ｃ））、その後、レ−ザ−マスクと
して使用したＳｉ3 Ｎ4 膜２をＨ3 ＰＯ4 を使用して溶
解除去する（図４（ｄ））。
【００２３】次に、活性層１０ｃの表面に酸化処理を施
してゲ−ト酸化膜となる酸化膜５を形成し（図５
（ａ））、この酸化膜５の上にゲ−ト電極となるポリシ
リコン膜６を形成し（図５（ｂ））、このポリシリコン
膜６の上にさらにレジスト膜７を形成する（図５
（ｃ））。次にフォトリソグラフィ工程を施してレジス
トパタ−ン７ａを形成する（図５（ｄ））。
してゲ−ト酸化膜となる酸化膜５を形成し（図５
（ａ））、この酸化膜５の上にゲ−ト電極となるポリシ
リコン膜６を形成し（図５（ｂ））、このポリシリコン
膜６の上にさらにレジスト膜７を形成する（図５
（ｃ））。次にフォトリソグラフィ工程を施してレジス
トパタ−ン７ａを形成する（図５（ｄ））。
【００２４】次に、このレジストパタ−ン７ａをマスク
とし、Ｃｌ2 、ＣＦ4 、Ｈ2 の混合ガスをエッチャント
としたポリシリコン膜６及び酸化膜５のエッチングを行
う（図６（ａ））。その後、ソ−ス、ドレイン形成のた
めのイオン注入を行った後（図６（ｂ））、レジストパ
タ−ン７ａを除去する（図６（ｃ））。
とし、Ｃｌ2 、ＣＦ4 、Ｈ2 の混合ガスをエッチャント
としたポリシリコン膜６及び酸化膜５のエッチングを行
う（図６（ａ））。その後、ソ−ス、ドレイン形成のた
めのイオン注入を行った後（図６（ｂ））、レジストパ
タ−ン７ａを除去する（図６（ｃ））。
【００２５】上記プロセスを経ることにより、通常はＦ
ｅやＮｉ等の金属不純物のゲッタリングが困難なＳＩＭ
ＯＸ基板１０においても、活性層１０ｃにゲッタリング
シンクとして熱処理にも安定した格子欠陥を導入するこ
とができる。また、レーザーマスクとしてＥＣＲ−ＣＶ
Ｄ法により形成したＳｉ3 Ｎ4 膜２を用いることによ
り、マスク部分におけるエキシマレ−ザ−の透過率を略
０％に抑えることができ、レ−ザ−照射領域（Ｓｉ3 Ｎ
4 膜２のパタ−ン開口部）にのみ確実にエキシマレ−ザ
−の照射を行うことができ、製造される電子デバイスに
は悪影響を与えることなく、必要な領域にのみ前記格子
欠陥を確実に導入することができる。
ｅやＮｉ等の金属不純物のゲッタリングが困難なＳＩＭ
ＯＸ基板１０においても、活性層１０ｃにゲッタリング
シンクとして熱処理にも安定した格子欠陥を導入するこ
とができる。また、レーザーマスクとしてＥＣＲ−ＣＶ
Ｄ法により形成したＳｉ3 Ｎ4 膜２を用いることによ
り、マスク部分におけるエキシマレ−ザ−の透過率を略
０％に抑えることができ、レ−ザ−照射領域（Ｓｉ3 Ｎ
4 膜２のパタ−ン開口部）にのみ確実にエキシマレ−ザ
−の照射を行うことができ、製造される電子デバイスに
は悪影響を与えることなく、必要な領域にのみ前記格子
欠陥を確実に導入することができる。
【００２６】また、エキシマレ−ザ−４の照射を、波長
２４９ｎｍのＫｒＦレーザー、エネルギ−密度３〜１０
Ｊ／ｃｍ2 ・パルス、照射間隔５０〜２２０μｍ、幅３
０〜５０μｍ×長さ３〜５ｃｍの線状ビ−ムの条件下で
行うことにより、ＳＩＭＯＸ基板１０に反りを生じさせ
ることなく、また、エキシマレ−ザ−４の照射領域には
十分な量のゲッタリングシンクを形成して、電子デバイ
スの製造プロセスにおいてゲッタリング能力を十分に発
揮させることができる。
２４９ｎｍのＫｒＦレーザー、エネルギ−密度３〜１０
Ｊ／ｃｍ2 ・パルス、照射間隔５０〜２２０μｍ、幅３
０〜５０μｍ×長さ３〜５ｃｍの線状ビ−ムの条件下で
行うことにより、ＳＩＭＯＸ基板１０に反りを生じさせ
ることなく、また、エキシマレ−ザ−４の照射領域には
十分な量のゲッタリングシンクを形成して、電子デバイ
スの製造プロセスにおいてゲッタリング能力を十分に発
揮させることができる。
【００２７】また、電子デバイスの活性層領域であるソ
−ス、ドレイン領域（Ｓｉ3 Ｎ4 膜２のパタ−ン開口
部）に、エキシマレ−ザ−４の照射によりゲッタリング
用の格子欠陥を導入することができるので、通常はＦｅ
やＮｉ等の金属不純物のゲッタリングが困難なＳＩＭＯ
Ｘ基板を使用して作製された電子デバイスであっても、
前記ソ−ス、ドレイン領域にゲッタリングシンクを形成
することにより、デバイス製造プロセスにおける金属不
純物のゲッタリング能力を十分に確保することができ
る。
−ス、ドレイン領域（Ｓｉ3 Ｎ4 膜２のパタ−ン開口
部）に、エキシマレ−ザ−４の照射によりゲッタリング
用の格子欠陥を導入することができるので、通常はＦｅ
やＮｉ等の金属不純物のゲッタリングが困難なＳＩＭＯ
Ｘ基板を使用して作製された電子デバイスであっても、
前記ソ−ス、ドレイン領域にゲッタリングシンクを形成
することにより、デバイス製造プロセスにおける金属不
純物のゲッタリング能力を十分に確保することができ
る。
【００２８】また、エキシマレ−ザ−４の照射により、
前記格子欠陥として積層欠陥及びＶ型転位を導入するこ
とができるので、ゲッタリングシンクを熱処理に対して
安定したものとすることができ、デバイス製造プロセス
における金属不純物のゲッタリング能力を十分大きなも
のに維持することができる。従って、上記プロセスを経
ることにより、Ｆｅ及びＮｉ等の金属不純物に対して高
いゲッタリング能力を発揮し、良品率を向上させること
ができる電子デバイスを製造することができる。
前記格子欠陥として積層欠陥及びＶ型転位を導入するこ
とができるので、ゲッタリングシンクを熱処理に対して
安定したものとすることができ、デバイス製造プロセス
における金属不純物のゲッタリング能力を十分大きなも
のに維持することができる。従って、上記プロセスを経
ることにより、Ｆｅ及びＮｉ等の金属不純物に対して高
いゲッタリング能力を発揮し、良品率を向上させること
ができる電子デバイスを製造することができる。
【００２９】
【実施例及び比較例】実施例に係る電子デバイスを以下
に示す条件により製造した。また比較例として、エキシ
マレ−ザ−照射を行わない他は同様の条件で電子デバイ
スを製造した。
に示す条件により製造した。また比較例として、エキシ
マレ−ザ−照射を行わない他は同様の条件で電子デバイ
スを製造した。
【００３０】使用したＳＩＭＯＸ基板１０： ８イン
チ、ｐ型ＢドープＳｉ、（１００）面使用、抵抗１０〜
２０Ω・ｃｍ 酸素濃度１４〜１８×１０17ａｔｏｍｓ／ｃｍ3 ＢＯＸ酸化膜１０ｂの厚さ： １００ｎｍ 活性層１０ｃの厚さ： ３００ｎｍ Ｓｉ3 Ｎ4 膜２形成時のＳｉＨ4 ガスとＮ2 ガスとの流
量比： ０．４７ Ｓｉ3 Ｎ4 膜２の膜厚： ０．３μｍ エキシマレ−ザ−４の照射条件：波長２４９ｎｍのＫｒ
Ｆレ−ザ− エネルギ−密度 ５Ｊ／ｃｍ2 ・パルス 照射間隔 ５５μｍ 幅３０μｍ×長さ３ｃｍの線状ビ−ム ９０パルス／ｓｅｃのビ−ムを５ｍｍ／ｓｅｃでＳＩＭ
ＯＸ基板１０の端から端までスキャンし、これを７回行
った（図７〜図１０） この方法によりレ−ザ−照射領域の照射間隔を上記した
ように５５μｍとした また、ＴＥＭを用いた観察により、照射領域に積層欠陥
及びＶ型転位が導入されていることが確認された 上記照射条件では、図１０に示すように、レーザー未照
射の電子デバイス領域が存在する。しかし、Ｆｅの拡散
係数は、Ｄ＝３×１０-6ｃｍ2 ／ｓｅｃであり、１００
０℃、１００ｓｅｃの拡散長を計算してみると１７３μ
ｍであり、このことからすれば、照射間隔を５５μｍに
設定しても十分重金属をゲッタリングシンクまで到達さ
せてゲッタリングできることがわかる。
チ、ｐ型ＢドープＳｉ、（１００）面使用、抵抗１０〜
２０Ω・ｃｍ 酸素濃度１４〜１８×１０17ａｔｏｍｓ／ｃｍ3 ＢＯＸ酸化膜１０ｂの厚さ： １００ｎｍ 活性層１０ｃの厚さ： ３００ｎｍ Ｓｉ3 Ｎ4 膜２形成時のＳｉＨ4 ガスとＮ2 ガスとの流
量比： ０．４７ Ｓｉ3 Ｎ4 膜２の膜厚： ０．３μｍ エキシマレ−ザ−４の照射条件：波長２４９ｎｍのＫｒ
Ｆレ−ザ− エネルギ−密度 ５Ｊ／ｃｍ2 ・パルス 照射間隔 ５５μｍ 幅３０μｍ×長さ３ｃｍの線状ビ−ム ９０パルス／ｓｅｃのビ−ムを５ｍｍ／ｓｅｃでＳＩＭ
ＯＸ基板１０の端から端までスキャンし、これを７回行
った（図７〜図１０） この方法によりレ−ザ−照射領域の照射間隔を上記した
ように５５μｍとした また、ＴＥＭを用いた観察により、照射領域に積層欠陥
及びＶ型転位が導入されていることが確認された 上記照射条件では、図１０に示すように、レーザー未照
射の電子デバイス領域が存在する。しかし、Ｆｅの拡散
係数は、Ｄ＝３×１０-6ｃｍ2 ／ｓｅｃであり、１００
０℃、１００ｓｅｃの拡散長を計算してみると１７３μ
ｍであり、このことからすれば、照射間隔を５５μｍに
設定しても十分重金属をゲッタリングシンクまで到達さ
せてゲッタリングできることがわかる。
【００３１】上記実施例及び比較例に係る条件で製造し
たＳＩＭＯＸ基板１０の表面に、スピンコート法により
Ｆｅを分散させ、熱処理を行った後、酸化膜の耐圧測定
を行うことにより、ゲッタリング能力の評価を行った。
その結果を図１１に示した。
たＳＩＭＯＸ基板１０の表面に、スピンコート法により
Ｆｅを分散させ、熱処理を行った後、酸化膜の耐圧測定
を行うことにより、ゲッタリング能力の評価を行った。
その結果を図１１に示した。
【００３２】Ｆｅコーティング材料： ５ｐｐｍのＦｅ
を含むＨＮＯ3 、Ｈ2 Ｏ混合液 Ｆｅコーティング量： ６×１０12ａｔｏｍｓ／ｃｍ
2 熱処理パターン： ＤＲＡＭ（Ｄynamic Ｒandom Ａcc
ess Ｍemory ）製造プロセスを模した熱処理パターン 図１１から明らかなように、実施例に係るＳＩＭＯＸ基
板１０においては８０％の確率において良好な結果を得
ることができ、比較例の場合、５％においてしか良好な
結果を得ることができなかった。このように実施例の場
合、ゲッタリング能力が大幅に向上していることを確認
することができた。
を含むＨＮＯ3 、Ｈ2 Ｏ混合液 Ｆｅコーティング量： ６×１０12ａｔｏｍｓ／ｃｍ
2 熱処理パターン： ＤＲＡＭ（Ｄynamic Ｒandom Ａcc
ess Ｍemory ）製造プロセスを模した熱処理パターン 図１１から明らかなように、実施例に係るＳＩＭＯＸ基
板１０においては８０％の確率において良好な結果を得
ることができ、比較例の場合、５％においてしか良好な
結果を得ることができなかった。このように実施例の場
合、ゲッタリング能力が大幅に向上していることを確認
することができた。
【００３３】以上説明したように、実施例に係る電子デ
バイスの製造プロセスを実施すれば、高いゲッタリング
能力を有する電子デバイスを製造することができ、金属
不純物の影響を大幅に低減することができる。
バイスの製造プロセスを実施すれば、高いゲッタリング
能力を有する電子デバイスを製造することができ、金属
不純物の影響を大幅に低減することができる。
【図１】ＳｉＮ膜の形成過程におけるＳｉＨ4 ガスとＮ
2 ガスとの流量比を変化させた場合のＳｉＮ膜の分光特
性を示すグラフである。
2 ガスとの流量比を変化させた場合のＳｉＮ膜の分光特
性を示すグラフである。
【図２】エキシマレ−ザ−の照射条件とゲッタリング能
力との関係を調査した結果を示す表である。
力との関係を調査した結果を示す表である。
【図３】（ａ）〜（ｄ）は、本発明の実施の形態に係る
ゲッタリング能力付与処理を組み入れた電子デバイスの
製造工程の一部を示した模式的断面図である。
ゲッタリング能力付与処理を組み入れた電子デバイスの
製造工程の一部を示した模式的断面図である。
【図４】（ａ）〜（ｄ）は、本発明の実施の形態に係る
ゲッタリング能力付与処理を組み入れた電子デバイスの
製造工程の一部を示した模式的断面図である。
ゲッタリング能力付与処理を組み入れた電子デバイスの
製造工程の一部を示した模式的断面図である。
【図５】（ａ）〜（ｄ）は、本発明の実施の形態に係る
ゲッタリング能力付与処理を組み入れた電子デバイスの
製造工程の一部を示した模式的断面図である。
ゲッタリング能力付与処理を組み入れた電子デバイスの
製造工程の一部を示した模式的断面図である。
【図６】（ａ）〜（ｃ）は、本発明の実施の形態に係る
ゲッタリング能力付与処理を組み入れた電子デバイスの
製造工程の一部を示した模式的断面図である。
ゲッタリング能力付与処理を組み入れた電子デバイスの
製造工程の一部を示した模式的断面図である。
【図７】レ−ザ−の照射条件を説明するためのＳＩＭＯ
Ｘ基板を示す平面図である。
Ｘ基板を示す平面図である。
【図８】レ−ザ−の照射条件を説明するためのレ−ザ−
パルスを示す平面図である。
パルスを示す平面図である。
【図９】レ−ザ−の照射条件を説明するためのレ−ザ−
パルスを示す拡大平面図である。
パルスを示す拡大平面図である。
【図１０】レ−ザ−パルスの半導体基板への照射状態を
示す半導体基板の断面図である。
示す半導体基板の断面図である。
【図１１】実施例に係る電子デバイスと比較例に係る電
子デバイスとの酸化膜耐圧特性を示すグラフである。
子デバイスとの酸化膜耐圧特性を示すグラフである。
【図１２】従来の裏面ゲッタリングの概念を示す半導体
基板の断面図である。
基板の断面図である。
１０ ＳＩＭＯＸ基板 ２ Ｓｉ3 Ｎ4 膜 ２ａ パタ−ン ３ レジスト膜 ４ エキシマレ−ザ− ５ 酸化膜 ６ ポリシリコン膜 ８ 格子欠陥
フロントページの続き (72)発明者 津屋 英樹 佐賀県杵島郡江北町大字上小田2201番地 住友金属工業株式会社シチックス事業本部 内 Ｆターム(参考） 5F048 AA04 AA08 AB01 AC01 BA09 BC11 BG01 DB06
Claims (5)
- 【請求項１】 レ−ザ−照射領域が開口されたマスクを
形成する工程、エキシマレ−ザ−を照射することにより
前記レ−ザ−照射領域にゲッタリング用の格子欠陥を導
入する工程を含むことを特徴とする電子デバイスの製造
方法。 - 【請求項２】 前記マスクとしてＣＶＤ法により形成さ
れたＳｉ3 Ｎ4 膜を用いることを特徴とする請求項１記
載の電子デバイスの製造方法。 - 【請求項３】 前記エキシマレ−ザ−の照射を、波長２
４９ｎｍのＫｒＦレーザー、エネルギ−密度３〜１０Ｊ
／ｃｍ2 ・パルス、照射間隔５０〜２２０μｍ、幅３０
〜５０μｍ×長さ３〜５ｃｍの線状ビ−ムの条件下で行
うことを特徴とする請求項１又は請求項２記載の電子デ
バイスの製造方法。 - 【請求項４】 ソ−ス、ドレイン領域にエキシマレ−ザ
−の照射により形成されたゲッタリング用の格子欠陥が
導入されていることを特徴とする電子デバイス。 - 【請求項５】 前記格子欠陥が積層欠陥、及びＶ型転位
からなることを特徴とする請求項４記載の電子デバイ
ス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000047956A JP4711484B2 (ja) | 2000-02-24 | 2000-02-24 | 電子デバイスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000047956A JP4711484B2 (ja) | 2000-02-24 | 2000-02-24 | 電子デバイスの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001237246A true JP2001237246A (ja) | 2001-08-31 |
| JP4711484B2 JP4711484B2 (ja) | 2011-06-29 |
Family
ID=18570119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000047956A Expired - Lifetime JP4711484B2 (ja) | 2000-02-24 | 2000-02-24 | 電子デバイスの製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP4711484B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6042838A (ja) * | 1983-08-19 | 1985-03-07 | Toshiba Corp | 半導体ウェハの処理方法 |
| JPH01218029A (ja) * | 1988-02-26 | 1989-08-31 | Nec Corp | 半導体装置の製造方法 |
| JPH088262A (ja) * | 1994-06-21 | 1996-01-12 | Nippon Steel Corp | 半導体装置の製造方法 |
-
2000
- 2000-02-24 JP JP2000047956A patent/JP4711484B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6042838A (ja) * | 1983-08-19 | 1985-03-07 | Toshiba Corp | 半導体ウェハの処理方法 |
| JPH01218029A (ja) * | 1988-02-26 | 1989-08-31 | Nec Corp | 半導体装置の製造方法 |
| JPH088262A (ja) * | 1994-06-21 | 1996-01-12 | Nippon Steel Corp | 半導体装置の製造方法 |
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