JP2001237312A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 第２層配線５３と第１配線４８とを接続する
スルーホール３０と、第１層配線４８と半導体基板１の
活性領域とを接続するコンタクトホール２３とを同じ位
置に備えるものにおいて、コンタクトホール２３を埋め
る下側Ｗプラグ４５の表面に深い凹部が形成されるとス
ルーホール３０の底面となる第１層配線４８の表面に深
い凹部が出来、その結果第１層配線とスルーホール３０
を埋める上側Ｗプラグ４９との接続が悪く抵抗が高くな
る問題を解決する。 【解決手段】 コンタクトホール２３の側面にエッチバ
ック形成したサイドウォール４０を設け、下側Ｗプラグ
をブランケット法で形成する際に空洞が出来にくくする

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、特に上層配線と中層配線とを接続するスルーホール
と、中層配線と下層配線を接続するスルーホールとを同
じ位置に備えるものの構造に関する。そして、そのよう
な構造を得る製造方法に関する。

【０００２】

【従来の技術】半導体装置の配線構造として、下層配線
（半導体基板の活性領域を含む）とそれより上層の中層
配線を接続するスルーホール（又はコンタクトホール）
と、中層配線とそれより上層の上層配線を接続するスル
ーホールとを同じ位置として半導体装置をなるべく小型
化することがしばしば行われている。そのような配線構
造の従来例を製造方法の簡単な説明を付して説明する。
図３はその要部断面図である。所定の活性領域（図示せ
ず）を形成した半導体基板１の表面に第１の層間絶縁膜
２を形成し、所定の位置にコンタクトホール３を異方性
ドライエッチングで穿つ。そして、第１の層間絶縁膜２
の表面及び、コンタクトホール３の側面と底面（半導体
基板１の表面）を覆うように例えばチタン／チタンナイ
トライド積層膜（以下Ｔｉ／ＴｉＮ積層膜）のようなバ
リア層４をスパッタ法で形成する。次に、全面にＣＶＤ
法によりコンタクトホール３を埋める厚みにタングステ
ン膜（以下Ｗ膜）を形成し、第１の層間絶縁膜２の表面
が露出するまで全面エッチバックして、コンタクトホー
ル３内に残して下側タングステンプラグ（以下Ｗプラ
グ）５を形成する。その際第１の層間絶縁膜上のバリア
層もエッチング除去する。そうすれば、ＣＶＤ形成され
たＷ膜が下地のコンタクトホール３の部分を反映するよ
うに凹部があったので、エッチバック後にはそれを反映
して下側Ｗプラグ５の表面には若干中心が低くなる凹部
（プラグロス）５ａが生ずる。次に全面に例えばＴｉ／
ＴｉＮ積層膜のようなバリア層６とＡｌを主とする合金
膜７とをスパッタ法で形成してそれをパターニングして
図面表裏方向に延びる第１層配線８を下側Ｗプラグ５に
より半導体基板１の活性領域（図示せず）に接続して形
成する。次に第１の層間絶縁膜２と第１層配線８とを覆
うように絶縁膜を形成し、平坦化処理をおこなって、第
２の層間絶縁膜９とする。次に、コンタクトホール３の
直上にスルーホール１０を異方性ドライエッチングで穿
つ。そして、第２の層間絶縁膜９の表面及び、スルーホ
ール１０の側面と底面（第１層配線８の表面）を覆うよ
うに例えばＴｉ／ＴｉＮ積層膜のようなバリア層１１を
スパッタ法で形成する。次に、全面にＣＶＤ法によりス
ルーホール１０を埋める厚みにＷ膜を形成し、第２の層
間絶縁膜９の表面が露出するまで全面エッチバックし
て、スルーホール１０内に残して上側Ｗプラグ１２を形
成する。その際第２の層間絶縁膜９上のバリア層もエッ
チング除去する。そうすれば、ＣＶＤ形成されたＷ膜が
下地のスルーホール１０部分を反映するように凹部があ
ったので、エッチバック後にはそれを反映して上側Ｗプ
ラグ１２の表面には若干中心が低くなる凹部（プラグロ
ス）１２ａが生ずる。次に、全面に例えばＴｉ／ＴｉＮ
積層膜のようなバリア層１３とＡｌを主とする合金膜１
４とをスパッタ法で形成してそれをパターニングして図
面左右方向に延びる第２層配線１５を上側Ｗプラグ１２
により第１層配線に接続して形成する。

【０００３】このように、ブランケット法によるＷプラ
グでコンタクトホールやスルーホールを埋めるのでアス
ペクト比の大きいコンタクトホールやスルーホールでも
上下の配線を接続できるものである。

【０００４】

【発明が解決しようとする課題】ところが、さらに、コ
ンタクトホールやスルーホールが微細化してくると、以
下のような問題がある。図４はコンタクトホールやスル
ーホールが微細化した場合の製造工程順に示す要部断面
図である。このような場合は図４（Ａ）に示すＷ膜形成
後の要部断面図のように、半導体基板１の表面に第１の
層間絶縁膜２を形成し、所定の位置に微細なコンタクト
ホール２３を異方性ドライエッチングで穿ち、バリア層
４をスパッタ法で形成するとコンタクトホール２３の側
面に堆積するバリア層４は口の部分で厚く、底の方で薄
くなる傾向がある。そこで、全面にＣＶＤ法によりコン
タクトホール２３を埋める厚みにＷ膜５ｂを形成する
と、コンタクトホール２３が完全に埋まるまえに口が閉
じてしまい、空洞５ｃが出来がちである。そこで、第１
の層間絶縁膜２の表面が露出するまで全面エッチバック
すると、ＣＶＤ形成されたＷ膜５ｂが下地のコンタクト
ホール２３部分を反映するように凹部５ｄがあったの
で、図４（Ｂ）に示すようにエッチバック後にはそれを
反映して下側Ｗプラグ２５の表面には若干中心が低くな
る凹部（プラグロス）５ａが生ずる。この凹部５ａが空
洞５ｃとつながり見かけ上深い凹部２５ａを形成する。
そこで、次に図４（Ｃ）に示すように、全面に例えばＴ
ｉ／ＴｉＮ積層膜のようなバリア層６とＡｌを主とする
合金膜７とをスパッタ法で形成してそれをパターニング
して図面表裏方向に延びる第１層配線２８を下側Ｗプラ
グ２５により半導体基板１の活性領域（図示せず）に接
続して形成すると、下側Ｗプラグ２５の深い凹部２５ａ
を反映して第１層配線２８はコンタクトホール２３の部
分に比較的深い凹部２８ａが出来る。このように深い凹
部２８ａの所に第２の層間絶縁膜９を貫通するスルーホ
ール３０を設け、図３を用いて説明したように上側Ｗプ
ラグ３２、Ｔｉ／ＴｉＮ積層膜のようなバリア層１３と
Ａｌを主とする合金膜１４とでなる第２層配線３５を形
成すると、第１層配線２８と第２層配線３５との接続抵
抗が大きくなる問題が有った。その理由は、例えば上側
Ｗプラグ３２のためのＣＶＤに先立つバリア層１１の形
成工程において、下地の第１層配線２８に凹部が有るた
めに被覆性が悪く、そのために接触面積が不足している
のではないかとか、ＷとＡｌとが反応して抵抗の高い物
質を作るのではないかとかが考えられるが、未だ明確で
ない。そこで、この発明は上側のスルーホールの底をよ
り平坦にして接続抵抗の異常の発生を抑制した接続構造
や、それを製造する製造方法を提供する。

【０００５】

【課題を解決するための手段】上記の課題を解決するた
めに、この発明は、下層配線と、それを覆う第１の層間
絶縁膜と、その上に形成された中層配線と、前記第１の
層間絶縁膜の前記下層配線と前記中層配線とを接続する
場所に設けられた下側スルーホールと、ブランケット法
で形成されて前記下側スルーホールを埋めて前記下層配
線と前記中層配線とを接続する下側Ｗプラグと、前記第
１の層間絶縁膜と前記中層配線とを覆う第２の層間絶縁
膜と、前記第２の層間絶縁膜の前記下側スルーホールの
直上に設けられた上側スルーホールと、ブランケット法
で形成されて前記上側スルーホールを埋めて前記中層配
線に接続する上側Ｗプラグと、前記第２の層間絶縁膜上
に配置されて前記上側Ｍプラグに接続する上層配線とを
備える半導体装置において、前記下側スルーホール内に
はその側面にエッチバック法で形成されたサイドウォー
ルが設けられ、前記サイドウォールと前記下側スルーホ
ールの底面とを覆うバリヤ層が設けられ、そのなかに前
記下側Ｗプラグが充填されていることを特徴とする半導
体装置を提供する。上記の構成によれば下側スルーホー
ル内にはその側面にエッチバック法で形成されたサイド
ウォールが設けられ、サイドウォールがテーパを持って
下側スルーホールの上部開口側を広く、底面側を狭くし
ている。そこで、前記下側Ｗプラグを形成すべく、ＣＶ
Ｄ法でＷ膜を形成した際にスルーホール内は狭い底面側
より塞がってくるので空洞が出来にくい。そうすれば、
エッチバックしてスルーホール内のみにＷを残して下側
Ｗプラグとする際に深い凹部とはならず、その上に形成
された中層配線の表面が深い凹部を持つのを免れる。そ
して、上記の半導体装置を製造する方法として、下層の
配線が形成された半導体基板の表面に前記下層配線の所
定の位置を露出する下側スルーホールを備えた第１の層
間絶縁膜を形成し、前記第１の層間絶縁膜の表面及び、
前記スルーホールの側面と底面を覆うように薄膜を形成
してそれを異方性エッチングによりエッチバックして前
記下側スルーホールの側面にサイドウォールを形成し、
前記サイドウォール表面と前記下側スルーホールの底面
を含む全面にバリア層をスパッタ法で形成し、前記バリ
ア層の表面にＣＶＤ法によりコンタクトホール３を埋め
る厚みにＷ膜を形成してエッチバックにより前記下側コ
ンタクトホール内のみ残して下側Ｗプラグを形成し、前
記下側Ｗプラグに接続すると共に前記第１の層間絶縁膜
上に延びる中層配線を形成し、前記中層配線上を含む全
面に前記下側スルーホールの直上に上側スルーホールを
備えた第２の層間絶縁膜を形成し、その後前記上側スル
ーホール内に上側Ｗプラグを形成し、さらに、前記上側
Ｗプラグに接続する上層配線を形成することを特徴とす
る半導体装置の製造方法を提供する。

【０００６】なお、この明細書における「下層配線」と
は半導体基板に作り込まれた不純物拡散領域のような活
性領域であっても良い。その場合はこの明細書における
下側スルーホールとは通常コンタクトホールと呼ばれて
いるものである。

【０００７】

【発明の実施の形態】この発明の一実施例を図面を参照
して説明する。図１はその要部断面図であり、図２は製
造工程順に示す要部断面図である。製造方法を説明しな
がら詳細な構成を説明する。まず所定の活性領域（図示
せず）を形成した半導体基板１を準備する。この活性領
域の内で、それより上の配線に接続される部分がこの発
明における下層配線に相当する。そして、その表面に例
えばＰＳＧを主とした絶縁膜をＣＶＤ法により形成し、
要すれば平坦化処理して第１の層間絶縁膜２を形成す
る。そして、配線接続を行うための所定の位置にコンタ
クトホール２３を異方性ドライエッチングで穿つ。なお
コンタクトホール２３はこの発明における下側スルーホ
ールに相当する（図２（Ａ）参照）。次に、第１の層間
絶縁膜２の表面及び、コンタクトホール２３の側面と底
面（半導体基板１の表面）を覆うように例えば窒化珪素
をＣＤＶ法、スパッタ法等適宜の手法により薄膜形成
し、異方性エッチングによりエッチバックして第１の層
間絶縁膜２の表面とコンタクトホール２３底面との窒化
珪素膜を除去して、コンタクトホール２３の側面にのみ
残し、サイドウォール４０を形成する。この実施例では
サイドウォール４０を窒化珪素で形成したが、タングス
テン等金属やチタンナイトライドのような化合物の導電
性の材質であって良い。但し、第１の層間絶縁膜２との
関係でエッチングの選択比が充分得られるものでなけれ
ばならない。第１の層間絶縁膜がＰＳＧのように酸化珪
素を主とする材質の場合には、前記の各材料は好適に使
用できる。次に、第１の層間絶縁膜２の表面、コンタク
トホール２３の底面及びサイドウォール４０の表面を覆
うように例えばＴｉ／ＴｉＮ積層膜のようなバリア層４
をスパッタ法で形成する。次に、全面にＣＶＤ法により
コンタクトホール２３を埋める厚みにＷ膜４１を形成す
る。そうすると、サイドウォール４０がテーパ状に形成
されているので、Ｗ膜４１はコンタクトホール２３を底
の方から埋めて行き最後に口を閉じるように堆積するの
で大きな空洞が生じることが大幅に少なくなる（図２
（Ｂ）参照）。次に、第１の層間絶縁膜２の表面が露出
するまで全面にＷ膜４１及びバリア層４をエッチバック
して、コンタクトホール２３内に残して下側Ｗプラグ４
５を形成する。次に全面に例えばＴｉ／ＴｉＮ積層膜の
ようなバリア層６とＡｌを主とする合金膜７とをスパッ
タ法で形成してそれをパターニングして図面表裏方向に
延びる第１層配線４８を下側Ｗプラグ４５により半導体
基板１の活性領域（図示せず）に接続して形成する。こ
こで、第１層配線４８はこの発明における中層配線に相
当する。ＣＶＤ形成されたＷ膜が下地のコンタクトホー
ル２３の部分を反映するように凹部４１ａがあったので
（図２（Ｂ）参照）、エッチバック後にはそれを反映し
て下側Ｗプラグ４５の表面には若干中心が低くなる凹部
（プラグロス）４５ａが生ずるが、深いものではない。
そこで、その上に形成された第１層配線４８の表面に深
い凹部は生じない（図２（Ｃ）参照）。次に第１の層間
絶縁膜２と第１層配線４８とを覆うようにＣＶＤ法によ
り例えばＰＳＧ膜のような絶縁膜を形成し、平坦化処理
をおこなって、第２の層間絶縁膜９とする。次に、コン
タクトホール２３の直上にスルーホール３０を異方性ド
ライエッチングで穿つ。ここで、スルーホール３０はこ
の発明における上側スルーホールに相当する。そして、
第２の層間絶縁膜９の表面及び、スルーホール３０の側
面と底面（第１層配線４８の表面）を覆うように例えば
Ｔｉ／ＴｉＮ積層膜のようなバリア層１１をスパッタ法
で形成する。次に、全面にＣＶＤ法によりスルーホール
３０を埋める厚みにＷ膜４３を形成する。そうすると、
このスルーホール３０にはサイドウォールを形成しない
ので、内部に空洞４３ａができる可能性が高い（図２
（Ｄ）参照）。次に、第２の層間絶縁膜９の表面が露出
するまでＷ膜４３及びバリア層１１を全面エッチバック
して、スルーホール３０内に残して上側Ｗプラグ４９を
形成する。そうすれば、エッチバック後には空洞４３が
表面に生ずるプラグロスとつながり深い凹部５０が生ず
るかもしれない。しかしながら、スルーホール３０の底
面をなす第１層配線４８の表面に深い凹部が無いので上
側Ｗプラグ４９はバリア層１１を介して第１層配線４８
に低抵抗で接続する。次に、全面に例えばＴｉ／ＴｉＮ
積層膜のようなバリア層５１とＡｌを主とする合金膜５
２とをスパッタ法で形成してそれをパターニングして図
面左右方向に延びる第２層配線５３を上側Ｗプラグ４９
により第１層配線４８に接続して形成する（図１参
照）。なお、第２層配線５３はこの発明における上層配
線に相当する。

【０００８】上記の製造方法で作られ、図１に示すこの
発明の半導体装置は、下層配線としての半導体基板１に
設けた活性領域（図示せず）と、それを覆う第１の層間
絶縁膜２と、その上に形成された中層配線としての第１
層配線４８と、第１の層間絶縁膜の下層配線しての活性
領域（図示せず）と第１層配線４８とを接続する場所に
設けられた下側スルーホールとしてのコンタクトホール
２３と、ブランケット法で形成されてコンタクトホール
２３を埋めて下層配線としての活性領域（図示せず）と
第１層配線とを接続する下側Ｗプラグ４５と、第１の層
間絶縁膜２と第１層配線４８とを覆う第２の層間絶縁膜
９と、第２の層間絶縁膜９のコンタクトホール２３の直
上に設けられたスルーホール３０（この発明の上側スル
ーホール）と、ブランケット法で形成されてスルーホー
ルを埋めて第１層配線４８に接続する上側Ｗプラグ４９
と、第２の層間絶縁膜９上に配置されて上側Ｗプラグに
接続する上層配線としての第２層配線を備える半導体装
置において、コンタクトホール２３内にはその側面にエ
ッチバック法で形成されたサイドウォール４０が設けら
れてスルーホール２３を底に向かって細くなるようにテ
ーパを持たせるので、サイドウォール４０とコンタクト
ホール２３の底面とを覆うバリヤ層４を設け、そのなか
にブランケット法で下側Ｗプラグ４５を充填する際に、
空洞が出来にくく、従ってその上に配置した第１層配線
４８の表面に深い凹部が出来ず、第１層配線４８と上側
Ｗプラグ４９との接続が良好となる。

【０００９】上記実施例はこの発明における下層配線、
中層配線、上層配線に当たるものがそれぞれ半導体基板
の活性領域、第１層配線、第２層配線である場合に付い
て説明したが、例えば下層配線が第１層配線で、中層配
線が第２層配線で、上層配線が第３層配線のように半導
体基板の上層に設けた３つの配線層間の接続の場合であ
っても同様に適用できる。

【００１０】また、上記実施例では上側スルーホールに
はサイドウォールを設けていないが、下側と同様に設け
て上側Ｗプラグの表面に出来る深い凹部５０の発生を防
止して上層配線と上側Ｗプラグとの接続をより確実にす
る事が出来る。

【００１１】そして、この発明における第１の層間絶縁
膜や第２の層間絶縁膜の中にこの発明の接続構造に関係
の無い別の配線が含まれていても良い事は言うまでもな
い。

【００１１】

【発明の効果】以上の説明のように、この発明の半導体
装置によれば、中層配線と上側Ｗプラグとの接続を確実
にして、中層配線と上層配線との接続を低抵抗で安定に
接続する。また、この発明の製造方法によれば、この発
明の半導体装置を容易に製造出来る。

【図面の簡単な説明】

【図１】 この発明の一実施例の半導体装置の要部断面
図。

【図２】 この発明の製造方法を説明するために工程順
に示す要部断面図。

【図３】 従来の半導体装置を示す要部断面図。

【図４】 従来の半導体装置の問題点を説明するために
工程順に示す要部断面図。

【符号の説明】

１ 半導体基板（下層配線） ２ 第１の層間絶縁膜 ４ バリヤ層 ９ 第２の層間絶縁膜 ２３ コンタクトホール（下側スルーホール） ３０ スルーホール（上側スルーホール） ４０ サイドウォール ４１ Ｗ膜 ４５ 下側Ｗンプラグ ４９ 上側Ｗプラグ ５３ 第２層配線（上層配線）

Claims (4)

【特許請求の範囲】
1. 【請求項１】下層配線と、それを覆う第１の層間絶縁膜
   と、その上に形成された中層配線と、前記第１の層間絶
   縁膜の前記下層配線と前記中層配線とを接続する場所に
   設けられた下側スルーホールと、ブランケット法で形成
   されて前記下側スルーホールを埋めて前記下層配線と前
   記中層配線とを接続する下側タングステンプラグと、前
   記第１の層間絶縁膜と前記中層配線とを覆う第２の層間
   絶縁膜と、前記第２の層間絶縁膜の前記下側スルーホー
   ルの直上に設けられた上側スルーホールと、ブランケッ
   ト法で形成されて前記上側スルーホールを埋めて前記中
   層配線に接続する上側タングステンプラグと、前記第２
   の層間絶縁膜上に配置されて前記上側タングテンプラグ
   に接続する上層配線とを備える半導体装置において、 前記下側スルーホール内にはその側面にエッチバック法
   で形成されたサイドウォールが設けられ、前記サイドウ
   ォールと前記下側スルーホールの底面とを覆うバリヤ層
   が設けられ、そのなかに前記下側タングステンプラグが
   充填されていることを特徴とする半導体装置。
2. 【請求項２】下層の配線が形成された半導体基板の表面
   に前記下層配線の所定の位置を露出する下側スルーホー
   ルを備えた第１の層間絶縁膜を形成し、 前記第１の層間絶縁膜の表面及び、前記スルーホールの
   側面と底面を覆うように薄膜を形成してそれを異方性エ
   ッチングによりエッチバックして前記下側スルーホール
   の側面にサイドウォールを形成し、 前記サイドウォール表面と前記下側スルーホールの底面
   を含む全面にバリア層をスパッタ法で形成し、 前記バリア層の表面にＣＶＤ法によりコンタクトホール
   ３を埋める厚みにタングステン膜を形成してエッチバッ
   クにより前記下側コンタクトホール内のみ残して下側タ
   ングステンプラグを形成し、 前記下側タングステンプラグに接続すると共に前記第１
   の層間絶縁膜上に延びる中層配線を形成し、 前記中層配線上を含む全面に前記下側スルーホールの直
   上に上側スルーホールを備えた第２の層間絶縁膜を形成
   し、 その後前記上側スルーホール内に上側タングステンプラ
   グを形成し、さらに、前記上側タングステンプラグに接
   続する上層配線を形成することを特徴とする半導体装置
   の製造方法。
3. 【請求項３】前記第１の層間絶縁膜の材質は酸化珪素を
   主とするものであって、前記サイドウォールは窒化珪素
   である請求項１に記載の半導体装置。
4. 【請求項４】前記サイドウォールは導電性材料である請
   求項１に記載の半導体装置。