JP2002158586A

JP2002158586A - Ｄ／ａ変換器

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Publication number: JP2002158586A
Application number: JP2000352633A
Authority: JP
Inventors: Koji Tomioka; 幸治富岡
Original assignee: Asahi Kasei Microsystems Co Ltd; Asahi Kasei Microdevices Corp
Current assignee: Asahi Kasei Microsystems Co Ltd; Asahi Kasei Microdevices Corp
Priority date: 2000-11-20
Filing date: 2000-11-20
Publication date: 2002-05-31
Anticipated expiration: 2020-11-20
Also published as: JP4571297B2

Abstract

(57)【要約】【課題】単調性や精度を確保しつつ、構成に必要とす
る素子数を大幅に削減し、回路規模を小さくできるよう
にしたＤ／Ａ変換器の提供。【解決手段】Ｒ1 〜Ｒ４は、基準電圧を分圧する複数
の抵抗である。スイッチＳ０〜Ｄ３は、抵抗Ｒ１〜Ｒ４
の分圧電圧を選択するものである。スイッチＳＰ１、Ｓ
Ｐ２は、そのスイッチＳ０〜Ｓ４が選択する分圧電圧を
正の電圧として取り出すためのものである。スイッチＳ
Ｎ１、ＳＮ２は、その分圧電圧を負の電圧として取り出
すためのものである。デコーダ２１は、入力デジタル信
号Ｄ０〜Ｄ２により、スイッチＳ０〜Ｓ４、ＳＰ１、Ｓ
Ｐ２、ＳＮ１、ＳＮ２をそれぞれ開閉制御（オンオフ制
御）するようになっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力されるデジタ
ル信号をそれに応じたアナログ信号に変換するＤ／Ａ変
換器に関し、特に、抵抗分圧方式のＤ／Ａ変換器の改良
に関する。

【０００２】

【従来の技術】従来、この種のＤ／Ａ変換器としては、
例えば図４に示すように３ビットのＤ／Ａ変換器が知ら
れている。このＤ／Ａ変換器は、図４に示すように、同
一の抵抗値からなる抵抗Ｒ１〜Ｒ７を直列に接続すると
ともに、その直列接続の両端に正の基準電圧（＋Ｖｒｅ
ｆ）と負の基準電圧（−Ｖｒｅｆ）を供給して、その基
準電圧を抵抗分圧するようになっている。ここで、正の
基準電圧は例えば＋３Ｖであり、負の基準電圧は例えば
−４Ｖである。

【０００３】抵抗Ｒ１〜Ｒ７の分圧電圧を取り出すため
に、図示のように、抵抗Ｒ１〜Ｒ７にはスイッチＳ３〜
Ｓ０、ＳＮ１〜ＳＮ４の各一端が接続され、その各他端
は共通接続されてその共通接続部がバッファ１の入力側
に接続されている。また、抵抗Ｒ３と抵抗Ｒ４との共通
接続部がバッファ２の入力側に接続されている。そし
て、バッファ１の出力端子３とバッファ２の出力端子４
との間の電圧を、出力電圧Ｖｏｕｔとして取り出すよう
になっている。なお、出力端子４が出力電圧Ｖｏｕｔの
基準側となる。

【０００４】スイッチＳ３〜Ｓ０、ＳＮ１〜ＳＮ４は、
デコーダ５からの出力信号によりその開閉制御が行われ
るようになっている。デコーダ５は、図５に示すよう
に、デジタル信号Ｄ０〜Ｄ２が入力される入力端子６〜
８を有し、そのデジタル信号Ｄ０〜Ｄ２を３つのインバ
ータ９〜１１と８つの３入力のアンド回路１２、１３…
で処理することにより、アンド回路１２、１３…からス
イッチＳ３〜Ｓ０、ＳＮ１〜ＳＮ４を開閉制御する各制
御信号を生成出力するようになっている。

【０００５】次に、このような構成からなる従来のＤ／
Ａ変換器の動作の概要について、図４〜図６を参照して
説明する。例えば、いま図４および５に示すデコーダ５
にデジタル信号Ｄ２〜Ｄ０として「０１１」が入力され
ると、デジタル信号Ｄ０、Ｄ１の「１」はアンド回路１
２にそのまま入力され、デジタル信号Ｄ２の「０」はイ
ンバータ１１で反転されて「１」となりこれがアンド回
路１２に入力される。この結果、アンド回路１２の出力
は「１」となるので、このアンド回路１２により制御さ
れるスイッチＳ３がオン状態（閉状態）となり、その出
力電圧Ｖｏｕｔは３Ｖとなる。

【０００６】このような動作をまとめると、図６に示す
ようになる。図示のように、例えば、入力デジタル信号
Ｄ2 〜Ｄ０が「０１１」の場合には、上述のようにスイ
ッチＳ３のみがオン状態になり、その出力電圧は３Ｖと
なる。また、入力デジタル信号Ｄ2 〜Ｄ０が「０００」
の場合には、スイッチＳ０のみがオン状態になりその出
力電圧は０Ｖとなり、入力デジタル信号Ｄ2 〜Ｄ０が
「１００」の場合には、スイッチＳＮ４のみがオン状態
になりその出力電圧は−４Ｖとなる。

【０００７】

【発明が解決しようとする課題】ところで、図４および
図５に示すような従来の抵抗分圧方式のＤ／Ａ変換器で
は、Ｄ／Ａ変換部において、抵抗が７個、スイッチが８
個、およびバッファが２個必要となる。また、デコーダ
においては、インバータが３個、３入力のアンド回路が
８個必要になる。従って、３ビットのＤ／Ａ変換器で
は、素子数の合計が２８個となり、比較的多くの素子数
が必要になる。

【０００８】このため、ｎビットのＤ／Ａ変換器を構成
する場合には、Ｄ／Ａ変換部では抵抗が（２ⁿ−１）
個、スイッチが２ⁿ個、バッファが２個それぞれ必要
になる。また、デコーダではインバータがｎ個、アンド
回路が２ⁿ個それぞれ必要となる。従って、ｎビットの
Ｄ／Ａ変換器では、必要とする素子数は前記の各素子数
を合計した値となる。

【０００９】従って、従来のＤ／Ａ変換器では、比較的
精度が良く、単調性が確保されるという利点があるもの
の、例えば８ビットの場合にはその素子数の合計が７７
７個、１０ビットの場合にはその素子数の合計が３０８
３個というように、必要とする素子数が指数関数的に増
加し、回路規模が大きくなって構成が複雑になるという
不都合があった。

【００１０】そこで、本発明の目的は、上記の点に鑑
み、単調性や精度を確保しつつ、構成に必要とする素子
数を大幅に削減し、回路規模を小さくできるようにした
Ｄ／Ａ変換器を提供することにある。

【００１１】

【課題を解決するための手段】上記課題を解決し、本発
明の目的を達成するために、請求項１〜請求項３に記載
の各発明は以下のように構成した。すなわち、請求項１
に記載の発明は、入力されるデジタル信号をそれに応じ
たアナログ信号に変換するＤ／Ａ変換器であって、所定
の基準電圧を分圧するために直列接続する複数の抵抗
と、前記デジタル信号に応じて前記複数の抵抗の分圧電
圧を選択する電圧選択手段と、この電圧選択手段が選択
する分圧電圧と基準となる電圧とから、前記デジタル信
号に応じた正の電圧または負の電圧を出力する出力手段
と、を備えたことを特徴とするものである。

【００１２】請求項２に記載の発明は、入力されるデジ
タル信号をそれに応じたアナログ信号に変換するＤ／Ａ
変換器であって、基準電圧を分圧するために直列接続す
る複数の抵抗と、この複数の抵抗の分圧電圧を選択する
第１のスイッチと、第１のスイッチが選択する分圧電圧
と基準となる電圧とを切り換えてそれぞれ出力する第２
のスイッチと、前記デジタル信号に応じて前記第１のス
イッチと前記第２のスイッチの所定の開閉制御を行うデ
コーダと、を備えたことを特徴とするものである。

【００１３】請求項３に記載の発明は、請求項１また請
求項２において、０以上を出力する場合には、０Ｖを示
す電圧を前記基準となる電圧として出力し、負を出力す
る場合には、「−１」を示す電圧を前記基準となる電圧
として出力することを特徴とするものである。このよう
に本発明によれば、入力されるデジタル信号に応じて複
数の抵抗の分圧電圧を選択するとともに、この選択した
分圧電圧と基準となる電圧によって、そのデジタル信号
に応じ正の電圧または負の電圧を出力するようにしてい
る。

【００１４】このため、本発明によれば、単調性や精度
を確保しつつ、構成に必要とする素子数を大幅に削減で
き、回路規模を小さくできる。また、本発明によれば、
素子数のうちスイッチの個数を大幅に削減できるので、
そのテスト時間を大幅に短縮することができる。

【００１５】

【発明の実施の形態】以下、本発明のＤ／Ａ変換器の構
成について、図１および図２を参照して説明する。この
実施形態に係るＤ／Ａ変換器は３ビットのものであり、
図１に示すように、基準電圧を分圧する複数の抵抗Ｒ１
〜Ｒ４と、抵抗Ｒ１〜Ｒ４の分圧電圧を選択するスイッ
チＳ０〜Ｓ３と、そのスイッチＳ０〜Ｓ３が選択する分
圧電圧を正の電圧として取り出すためのスイッチＳＰ
１、ＳＰ２と、その分圧電圧を負の電圧として取り出す
ためのスイッチＳＮ１、ＳＮ２と、バッファ１、２と、
スイッチＳ０〜Ｓ３、ＳＰ１、ＳＰ２、ＳＮ１、ＳＮ２
をそれぞれ開閉制御（オンオフ制御）するデコーダ２１
とを備えている。

【００１６】ここで、電圧選択手段は、スイッチＳ０〜
Ｓ３とデコーダ２１とが相当する。また、出力手段は、
スイッチＳ０〜Ｓ３、ＳＰ１、ＳＰ２、ＳＮ１、ＳＮ２
と、デコーダ２１とが相当する。抵抗Ｒ１〜Ｒ４は同一
の抵抗値からなり、これらが図示のように直列に接続さ
れ、この直列接続の両端に正の基準電圧（＋Ｖｒｅｆ）
と負の基準電圧（−Ｖｒｅｆ）を供給して、その基準電
圧を抵抗分圧するようになっている。ここで、正の基準
電圧は例えば＋３Ｖであり、負の基準電圧は例えば−１
Ｖである。

【００１７】抵抗Ｒ１〜Ｒ４の分圧電圧を取り出すため
に、抵抗Ｒ１と抵抗Ｒ２の共通接続部、抵抗Ｒ２と抵抗
Ｒ３の共通接続部、抵抗Ｒ３と抵抗Ｒ４の共通接続部、
および抵抗Ｒ４の一端に、スイッチＳ０〜Ｓ３の各一端
がそれぞれ接続され、その各他端が共通接続されてい
る。スイッチＳ０〜Ｓ３の共通接続部は、スイッチＳＰ
１を介してバッファ１の入力側に接続されるとともに、
スイッチＳＮ２を介してバッファ２の入力側に接続され
ている。また、抵抗Ｒ１と抵抗Ｒ２の共通接続部がスイ
ッチＳＰ２を介してバッファ２の入力側に接続され、抵
抗Ｒ１の一端がスイッチＳＮ１を介してバッファ１の入
力側に接続されている。さらに、バッファ１の出力端子
３とバッファ２の出力端子４との間の電圧を、出力電圧
Ｖｏｕｔとして取り出すようになっている。なお、出力
端子４が出力電圧Ｖｏｕｔの基準側となる。

【００１８】次に、デコーダ２１の詳細な構成につい
て、図２を参照して説明する。デコーダ２１は、図２に
示すように、３つの入力端子６〜８と６つの出力端子３
１〜３６とを有し、入力端子６〜８に３ビットのデジタ
ル信号Ｄ０〜Ｄ２が入力され、出力端子３１〜３６から
は図１の各スイッチを開閉制御する制御信号を出力する
ようになっている。

【００１９】入力端子６、７は、排他的論理和回路３
８、３９の一方の各入力端子にそれぞれ接続されてい
る。入力端子８は、排他的論理和回路３８、３９の他方
の各入力端子にそれぞれ接続されるとともに、出力端子
３２に直接接続されている。また、入力端子８は、イン
バータ３７を介して出力端子３１に接続されている。排
他的論理和回路３８の出力側は、アンド回路４２、４３
の各入力側に直接接続されるとともに、インバータ４０
を介してアンド回路４４、４５の各入力側に接続されて
いる。排他的論理和回路３９の出力側は、アンド回路４
２、４４の各入力側に直接接続されるとともに、インバ
ータ４１を介してアンド回路４３、４５の各入力側に接
続されている。また、アンド回路４２〜４５の各出力側
は、対応する出力端子３３〜３６にそれぞれ接続されて
いる。

【００２０】次に、このような構成からなる実施形態に
係るＤ／Ａ変換器の動作例について図１〜図３を参照し
て説明する。例えば、いま図１および２に示すデコーダ
２１にデジタル信号Ｄ２〜Ｄ０として「０１１」が入力
されると、排他的論理和回路３８、３９の出力はいずも
「１」となり、これがアンド回路４２に入力される。こ
の結果、アンド回路４２の出力が「１」となり、これに
よりアンド回路４２により制御されるスイッチＳ３がオ
ン状態（閉状態）となる。

【００２１】このとき、デコーダ２１に入力されるデジ
タル信号Ｄ２は「０」であり、これがインバータ３７で
反転されて「１」となるので、これによりスイッチＳＰ
１、ＳＰ２がオン状態にある。このため、バッファ１、
２の出力端子３、４からの出力電圧Ｖｏｕｔは、３Ｖと
なる（図３参照）。一方、デコーダ２１にデジタル信号
Ｄ２〜Ｄ０として「１００」が入力されると、排他的論
理和回路３８、３９の出力はいずも「１」となり、これ
がアンド回路４２に入力される。この結果、アンド回路
４２の出力が「１」となり、これによりアンド回路４２
により制御されるスイッチＳ３がオン状態となる。

【００２２】このとき、デコーダ２１に入力されるデジ
タル信号Ｄ２は「１」であり、これがそのまま出力端子
３２に出力されるので、これによりスイッチＳＮ１、Ｓ
Ｎ２がオン状態にある。このため、バッファ１、２の出
力端子３、４からの出力電圧Ｖｏｕｔは、−４Ｖとなる
（図３参照）。さらに、デコーダ２１にデジタル信号Ｄ
２〜Ｄ０として「０００」が入力されると、排他的論理
和回路３８、３９の出力はいずも「０」となる。この出
力「０」はインバータ３８、３９で反転されて「１」と
なり、これがアンド回路４５に入力される。この結果、
アンド回路４５の出力が「１」となり、これによりアン
ド回路４５により制御されるスイッチＳ０がオン状態と
なる。

【００２３】このとき、デコーダ２１に入力されるデジ
タル信号Ｄ２は「０」であり、これがインバータ３７で
反転されて「１」となるので、これによりスイッチＳＰ
１、ＳＰ２がオン状態にある。このため、バッファ１、
２の出力端子３、４からの出力電圧Ｖｏｕｔは、０Ｖと
なる（図３参照）。この実施形態に係るＤ／Ａ変換器に
おける上記のような動作をまとめると、図３に示すよう
になる。

【００２４】以上説明したように、この実施形態に係る
Ｄ／Ａ変換器では、Ｄ／Ａ変換部において、抵抗が４
個、スイッチが８個、およびバッファが２個必要とな
る。また、デコーダにおいては、インバータが３個、２
入力のアンド回路が８個、排他的論理和回路が２個必要
になる。従って、３ビットのＤ／Ａ変換器では、素子数
の合計が２３個となる。

【００２５】従って、この実施形態において、ｎビット
のＤ／Ａ変換器を構成する場合には、Ｄ／Ａ変換部では
抵抗が（２^n-1）個、スイッチが（２^n-1＋４）個、
バッファが２個それぞれ必要になる。また、デコーダで
は、インバータがｎ個、排他的論理和回路が（ｎ−１）
個、（ｎ−１）入力のアンド回路が（２^n-1）個それぞ
れ必要となる。従って、ｎビットのＤ／Ａ変換器では、
必要とする素子数は前記の各素子数を合計した値とな
る。

【００２６】このため、この実施形態が、例えば８ビッ
トの場合にはその素子数の合計が４０５個、１０ビット
の場合にはその素子数の合計が１５６１個というよう
に、必要とする素子数を従来に比べて大幅に削減させる
こともできる。また、正の出力電圧を出力する場合に
は、基準となる出力端子４に接続される電圧は０Ｖであ
り、出力端子３に接続される電圧は、直列接続された抵
抗から出力された電圧であるので、単調性を有する。０
Ｖを出力する場合は、同一の電圧が接続されるので、出
力電圧Ｖｏｕｔは確実に０Ｖとなる。

【００２７】また、負の電圧を出力する場合には、出力
端子３に接続される電圧は、抵抗Ｒ１の一端の電圧であ
る−１Ｖが接続される。従って、出力端子４に接続され
る電圧は出力端子３に接続される電圧より大きいため、
出力電圧Ｖｏｕｔは確実に負となる。さらに、上記と同
様に出力端子３に接続される電圧は、直列接続された抵
抗から出力される電圧であるので、単調性を有してい
る。

【００２８】つまり、この実施形態においても、従来の
ような抵抗分割型Ｄ／Ａ変換器と同様に単調性が維持さ
れている。以上説明したように、この実施形態に係るＤ
／Ａ変換器によれば、単調性や精度を確保しつつ、構成
に必要とする素子数を大幅に削減でき、回路規模を小さ
くできる。

【００２９】また、この実施形態に係るＤ／Ａ変換器に
よれば、素子数のうちスイッチを大幅に削減できるの
で、そのテスト時間を大幅に短縮することができる。

【００３０】

【発明の効果】以上述べたように、本発明によれば、単
調性や精度を確保しつつ、構成に必要とする素子数を大
幅に削減でき、回路規模を小さくできる。また、本発明
によれば、素子数のうちスイッチの個数を大幅に削減で
きるので、そのテスト時間を大幅に短縮できる。

【図面の簡単な説明】

【図１】本発明の実施形態の構成を示す回路図である。

【図２】図１のデコーダの構成を示す回路図である。

【図３】本発明の実施形態の動作をまとめた図である。

【図４】従来回路の構成を示す回路図である。

【図５】図４のデコーダの構成を示す回路図である。

【図６】従来回路の動作をまとめた図である。

【符号の説明】

Ｒ１〜Ｒ４抵抗Ｓ０〜Ｓ３スイッチＳＰ１、ＳＰ２スイッチＳＮ１、ＳＮ２スイッチ１、２バッファ３、４出力端子６〜８入力端子２１デコーダ３１〜３６出力端子３７、４０、４１インバータ３８、３９排他的論理和回路４２〜４５アンド回路

Claims

【特許請求の範囲】

【請求項１】入力されるデジタル信号をそれに応じた
アナログ信号に変換するＤ／Ａ変換器であって、所定の基準電圧を分圧するために直列接続する複数の抵
抗と、前記デジタル信号に応じて前記複数の抵抗の分圧電圧を
選択する電圧選択手段と、この電圧選択手段が選択する分圧電圧と基準となる電圧
とから、前記デジタル信号に応じた正の電圧または負の
電圧を出力する出力手段と、を備えたことを特徴とするＤ／Ａ変換器。
【請求項２】入力されるデジタル信号をそれに応じた
アナログ信号に変換するＤ／Ａ変換器であって、基準電圧を分圧するために直列接続する複数の抵抗と、この複数の抵抗の分圧電圧を選択する第１のスイッチ
と、第１のスイッチが選択する分圧電圧と基準となる電圧と
を切り換えてそれぞれ出力する第２のスイッチと、前記デジタル信号に応じて前記第１のスイッチと前記第
２のスイッチの所定の開閉制御を行うデコーダと、を備えたことを特徴とするＤ／Ａ変換器。
【請求項３】請求項１また請求項２において、０以上を出力する場合には、０Ｖを示す電圧を前記基準
となる電圧として出力し、負を出力する場合には、「−
１」を示す電圧を前記基準となる電圧として出力するこ
とを特徴とするＤ／Ａ変換器。