JP2002182247A - 液晶表示装置 - Google Patents
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- JP2002182247A JP2002182247A JP2001315963A JP2001315963A JP2002182247A JP 2002182247 A JP2002182247 A JP 2002182247A JP 2001315963 A JP2001315963 A JP 2001315963A JP 2001315963 A JP2001315963 A JP 2001315963A JP 2002182247 A JP2002182247 A JP 2002182247A
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Abstract
(57)【要約】
【課題】 アクティブマトリックス形の液晶表示装置に
おいて、補助容量を大きくするとともに、容量電極を小
さくして開口率の向上を図る。 【解決手段】 マトリックス状に配置したＴＦＴと補助
容量を有し、該ＴＦＴが、該基板上のゲート電極、該ゲ
ート電極を覆うゲート絶縁膜、該ゲート絶縁膜上の動作
層、該動作層上のソース電極およびドレイン電極、およ
び、該ソース電極およびドレイン電極とを覆う保護膜と
を備え、該ゲート電極と同じ材料からなる補助容量電
極、該ソース電極上の該保護膜が除去された領域で該ソ
ース電極と接続された画素電極、および、該ゲート絶縁
膜と同じ材料からなる誘電体で構成される。
おいて、補助容量を大きくするとともに、容量電極を小
さくして開口率の向上を図る。 【解決手段】 マトリックス状に配置したＴＦＴと補助
容量を有し、該ＴＦＴが、該基板上のゲート電極、該ゲ
ート電極を覆うゲート絶縁膜、該ゲート絶縁膜上の動作
層、該動作層上のソース電極およびドレイン電極、およ
び、該ソース電極およびドレイン電極とを覆う保護膜と
を備え、該ゲート電極と同じ材料からなる補助容量電
極、該ソース電極上の該保護膜が除去された領域で該ソ
ース電極と接続された画素電極、および、該ゲート絶縁
膜と同じ材料からなる誘電体で構成される。
Description
【０００１】
【産業上の利用分野】本発明は、補助容量の製造工数を
削減した構造を有するアクティブマトリックス形の液晶
表示装置において、補助容量を大きくするとともに、容
量電極の面積を小さくして開口率の向上を図った液晶表
示装置に関する。
削減した構造を有するアクティブマトリックス形の液晶
表示装置において、補助容量を大きくするとともに、容
量電極の面積を小さくして開口率の向上を図った液晶表
示装置に関する。
【０００２】液晶表示装置には単純マトリックス形とア
クティブマトリックス形とがあり、用途によりそれぞれ
使い分けされているが、アクティブマトリックス形は薄
膜トランジスタを各画素に備えており、特定の画素を選
択する時にそのトランジスタをＯＮさせ、それ以外はＯ
ＦＦにしておくことから、走査線の数が多くてもクロス
トークを抑制することができ、高いコントラスト比を得
ることができる。
クティブマトリックス形とがあり、用途によりそれぞれ
使い分けされているが、アクティブマトリックス形は薄
膜トランジスタを各画素に備えており、特定の画素を選
択する時にそのトランジスタをＯＮさせ、それ以外はＯ
ＦＦにしておくことから、走査線の数が多くてもクロス
トークを抑制することができ、高いコントラスト比を得
ることができる。
【０００３】そのため、アクティブマトリックス形の液
晶表示装置は大面積表示用に適しており、実用化が進め
られている。
晶表示装置は大面積表示用に適しており、実用化が進め
られている。
【０００４】
【従来の技術】図４はアクティブマトリックス形液晶表
示装置の等価回路を示しており、また、図５は薄膜トラ
ンジスタ（ＴＦＴ）と画素および補助容量の配置を示す
正面図である。
示装置の等価回路を示しており、また、図５は薄膜トラ
ンジスタ（ＴＦＴ）と画素および補助容量の配置を示す
正面図である。
【０００５】すなわち、複数のゲートバス１と複数のド
レインバス２とがそれぞれ直交し、その交差部に薄膜ト
ランジスタ（ＴＦＴ）３があり、このＴＦＴ３のソース
電極４に容量５と補助容量６とを並列に配列する構造を
とる。
レインバス２とがそれぞれ直交し、その交差部に薄膜ト
ランジスタ（ＴＦＴ）３があり、このＴＦＴ３のソース
電極４に容量５と補助容量６とを並列に配列する構造を
とる。
【０００６】すなわち、ＴＦＴのソース電極４は画素７
を構成する一方の透明電極８と回路接続しているが、画
素７は透明電極８を電極とし、他のガラス基板上に形成
した透明電極との間に液晶を介在させて構成されるの
で、静電容量を有しており、電気的に容量５として示す
ことができる。
を構成する一方の透明電極８と回路接続しているが、画
素７は透明電極８を電極とし、他のガラス基板上に形成
した透明電極との間に液晶を介在させて構成されるの
で、静電容量を有しており、電気的に容量５として示す
ことができる。
【０００７】然し、この容量５だけでは静電容量が不足
し、ＴＦＴ３のスイッチング動作に当たって画面のちら
つき（フリッカ）や残像（焼きつき）を生ずるという問
題がある。
し、ＴＦＴ３のスイッチング動作に当たって画面のちら
つき（フリッカ）や残像（焼きつき）を生ずるという問
題がある。
【０００８】そこで、補助容量５の付加が必要であり、
ガラス基板上に補助容量電極９を形成し、ガラス基板上
に形成してある絶縁膜を誘電体と、透明電極８と対向さ
せて補助容量６を構成している。
ガラス基板上に補助容量電極９を形成し、ガラス基板上
に形成してある絶縁膜を誘電体と、透明電極８と対向さ
せて補助容量６を構成している。
【０００９】図３は逆スタッガー型ＴＦＴと画素と補助
容量の従来構造を示す断面図であり、次の工程により作
られている。
容量の従来構造を示す断面図であり、次の工程により作
られている。
【００１０】すなわち、硼珪酸ガラスなどよりなり、厚
さが約１mmのガラス基板11の上に、アルミニウム(Al)や
タンタル(Ta)のような金属を約100nm の厚さに形成した
後、写真蝕刻技術（フォトリソグラフィ) を用いて選択
エッチングを行い、ゲート電極12と補助容量電極13を形
成する。
さが約１mmのガラス基板11の上に、アルミニウム(Al)や
タンタル(Ta)のような金属を約100nm の厚さに形成した
後、写真蝕刻技術（フォトリソグラフィ) を用いて選択
エッチングを行い、ゲート電極12と補助容量電極13を形
成する。
【００１１】次に、プラズマＣＶＤ法により窒化シリコ
ン（Si3Ｎx ） のような絶縁物を約400nm の厚さに被
覆してゲート絶縁膜14を形成する。
ン（Si3Ｎx ） のような絶縁物を約400nm の厚さに被
覆してゲート絶縁膜14を形成する。
【００１２】次に、この上に先と同様にプラズマＣＶＤ
法などにより動作層15として働く非晶質シリコン膜（以
下a-Si膜）とSi3Ｎx 膜を形成し、Si3Ｎx 膜は写真蝕刻
技術を用いてパターンニングし、チャネル保護膜16を形
成する。
法などにより動作層15として働く非晶質シリコン膜（以
下a-Si膜）とSi3Ｎx 膜を形成し、Si3Ｎx 膜は写真蝕刻
技術を用いてパターンニングし、チャネル保護膜16を形
成する。
【００１３】次に、プラズマＣＶＤ法によりｎ型不純物
を添加した非晶質シリコン膜（ｎ+ａ−Ｓｉ膜）17と密
着を助けるためのTi膜18とAl膜とを形成し、先と同様に
写真蝕刻技術を用いてパターンニングを行なうことによ
り図示を省略したドレインバスラインに続くドレイン電
極19とソース電極20を形成する。
を添加した非晶質シリコン膜（ｎ+ａ−Ｓｉ膜）17と密
着を助けるためのTi膜18とAl膜とを形成し、先と同様に
写真蝕刻技術を用いてパターンニングを行なうことによ
り図示を省略したドレインバスラインに続くドレイン電
極19とソース電極20を形成する。
【００１４】次に、この上にプラズマＣＶＤ法により保
護膜21を形成した後、画素形成部の保護膜21をエッチン
グして窓開けし、酸化錫（SnO2） と酸化インジウム(I
n2Ｏ3） の固溶体( 略称ＩＴＯ）よりなる透明導電膜
をスパッタ法などで形成した後、写真蝕刻技術を用いて
パターンニングを行い、透明電極８をパターン形成する
ことにより画素と補助容量が完成している。
護膜21を形成した後、画素形成部の保護膜21をエッチン
グして窓開けし、酸化錫（SnO2） と酸化インジウム(I
n2Ｏ3） の固溶体( 略称ＩＴＯ）よりなる透明導電膜
をスパッタ法などで形成した後、写真蝕刻技術を用いて
パターンニングを行い、透明電極８をパターン形成する
ことにより画素と補助容量が完成している。
【００１５】このようにしてＴＦＴは作られているが、
補助容量はガラス基板11の上にゲート電極12と同時に形
成した補助容量電極13を一方の電極とし、ゲート絶縁膜
14と保護膜21を誘電体とし、透明電極８を対極として構
成されている。
補助容量はガラス基板11の上にゲート電極12と同時に形
成した補助容量電極13を一方の電極とし、ゲート絶縁膜
14と保護膜21を誘電体とし、透明電極８を対極として構
成されている。
【００１６】こゝで、先に記したように、画面のちらつ
きや残像を無くするためには補助容量は大きい方が望ま
しいが、補助容量電極は画素の下に形成してあるため
に、この電極はむしろ縮小することが好ましい。
きや残像を無くするためには補助容量は大きい方が望ま
しいが、補助容量電極は画素の下に形成してあるため
に、この電極はむしろ縮小することが好ましい。
【００１７】
【発明が解決しようとする課題】ＴＦＴを使用するアク
ティブマトリックス形の液晶表示装置においては、ＴＦ
Ｔのスイッチング動作の際に生じる画面のちらつきや残
像を無くするために補助容量を画素の下に設けている
が、電気的には静電容量は従来よりも大きいことが望ま
しい。
ティブマトリックス形の液晶表示装置においては、ＴＦ
Ｔのスイッチング動作の際に生じる画面のちらつきや残
像を無くするために補助容量を画素の下に設けている
が、電気的には静電容量は従来よりも大きいことが望ま
しい。
【００１８】一方、画像表示の面からは補助容量電極の
大きさを小さくして有効表示面積（開口率）を向上する
ことが必要である。
大きさを小さくして有効表示面積（開口率）を向上する
ことが必要である。
【００１９】
【課題を解決するための手段】上記の課題は、基板上に
薄膜トランジスタと補助容量を有する画素部とをマトリ
ックス状に配置してなる液晶表示装置であって、前記薄
膜トランジスタが、前記基板上のゲート電極、前記ゲー
ト電極を覆うゲート絶縁膜、前記ゲート絶縁膜上の動作
層、前記動作層上のソース電極およびドレイン電極、お
よび、前記ソース電極およびドレイン電極とを覆う保護
膜とを備え、前記ゲート電極と同じ材料からなる補助容
量電極、前記ソース電極上の前記保護膜が除去された領
域で前記ソース電極と接続された画素電極、及び、前記
ゲート絶縁膜と同じ材料からなる誘電体で構成される補
助容量、あるいは、前記ゲート電極と同じ材料からなる
補助容量電極、前記ソース電極上の前記保護膜が除去さ
れた領域で前記ソース電極と接続される画素電極、及
び、前記補助容量電極の表面を電解酸化して得られた酸
化膜からなる誘電体で構成される補助容量を有するよう
に構成された液晶表示装置によって解決することができ
る。
薄膜トランジスタと補助容量を有する画素部とをマトリ
ックス状に配置してなる液晶表示装置であって、前記薄
膜トランジスタが、前記基板上のゲート電極、前記ゲー
ト電極を覆うゲート絶縁膜、前記ゲート絶縁膜上の動作
層、前記動作層上のソース電極およびドレイン電極、お
よび、前記ソース電極およびドレイン電極とを覆う保護
膜とを備え、前記ゲート電極と同じ材料からなる補助容
量電極、前記ソース電極上の前記保護膜が除去された領
域で前記ソース電極と接続された画素電極、及び、前記
ゲート絶縁膜と同じ材料からなる誘電体で構成される補
助容量、あるいは、前記ゲート電極と同じ材料からなる
補助容量電極、前記ソース電極上の前記保護膜が除去さ
れた領域で前記ソース電極と接続される画素電極、及
び、前記補助容量電極の表面を電解酸化して得られた酸
化膜からなる誘電体で構成される補助容量を有するよう
に構成された液晶表示装置によって解決することができ
る。
【００２０】
【作用】先に記したようにアクティブマトリックス形の
液晶表示装置においては、高画質化のために補助容量の
付加が必要であり、必要とする静電容量はＴＦＴのゲー
ト容量と画素容量から決められる。
液晶表示装置においては、高画質化のために補助容量の
付加が必要であり、必要とする静電容量はＴＦＴのゲー
ト容量と画素容量から決められる。
【００２１】例えば、ゲート長が10μm ，ゲート幅20μ
m のＴＦＴを用い、画素電極の大きさを255 ×90μm と
する場合、画素の下にパターン形成されている補助容量
電極として50×90μm 程度のものが用いられている。
m のＴＦＴを用い、画素電極の大きさを255 ×90μm と
する場合、画素の下にパターン形成されている補助容量
電極として50×90μm 程度のものが用いられている。
【００２２】こゝで、従来の補助容量の誘電体は図３に
示すようにゲート絶縁膜14と保護膜21との二層構造をと
り、厚さが約700nm のSi3Ｎx を用いて形成されてい
る。
示すようにゲート絶縁膜14と保護膜21との二層構造をと
り、厚さが約700nm のSi3Ｎx を用いて形成されてい
る。
【００２３】そこで、発明者らは誘電体の膜厚を減らす
ことにより補助容量の小形大容量化を行なうために、次
の何れかの方法をとる。 補助容量の誘電体をゲート絶縁膜のみで形成する。 補助容量電極をAlで形成し、誘電体としてはAlを電
解酸化して得た酸化アルミニウム皮膜を使用する。
ことにより補助容量の小形大容量化を行なうために、次
の何れかの方法をとる。 補助容量の誘電体をゲート絶縁膜のみで形成する。 補助容量電極をAlで形成し、誘電体としてはAlを電
解酸化して得た酸化アルミニウム皮膜を使用する。
【００２４】本発明は、ＴＦＴの駆動が低電圧で行なわ
れるために補助容量が必ずしも高い絶縁破壊電圧を必要
としない点に着目してなされたもので、これにより補助
容量電極の大きさを減少することができる。
れるために補助容量が必ずしも高い絶縁破壊電圧を必要
としない点に着目してなされたもので、これにより補助
容量電極の大きさを減少することができる。
【００２５】
【実施例】〔実施例１〕（請求項１関連、図１に対応） 図１は本発明の一実施法を示すもので、本発明に係る補
助容量とＴＦＴの断面図である。
助容量とＴＦＴの断面図である。
【００２６】すなわち、ガラス基板11の上にスパッタ法
を用いてAlを100nm の厚さに形成した後、写真蝕刻技術
を用い、ゲート電極12は、ゲート長10μm 、ゲート幅20
μmの寸法で、また、補助容量電極13は、幅25μm 、長
さ90μm の寸法にパターン形成した。
を用いてAlを100nm の厚さに形成した後、写真蝕刻技術
を用い、ゲート電極12は、ゲート長10μm 、ゲート幅20
μmの寸法で、また、補助容量電極13は、幅25μm 、長
さ90μm の寸法にパターン形成した。
【００２７】次に、これらのパターンを含む基板上にゲ
ート絶縁膜14として、基板温度を350 ℃に保つ高温プラ
ズマＣＶＤ法によってSi3Ｎx を350nm の厚さに形成し
た。次に、従来と同様にa-Si膜からなる動作層15、チャ
ネル保護膜16,n+ａ−Ｓｉ膜17、Ti膜18、Al膜を順次に
膜形成し、写真蝕刻技術を用いてゲート絶縁膜14の上ま
でドライエッチングを行い、ドレイン電極19, ソース電
極20および、図示していないバスラインをパターン形成
する。
ート絶縁膜14として、基板温度を350 ℃に保つ高温プラ
ズマＣＶＤ法によってSi3Ｎx を350nm の厚さに形成し
た。次に、従来と同様にa-Si膜からなる動作層15、チャ
ネル保護膜16,n+ａ−Ｓｉ膜17、Ti膜18、Al膜を順次に
膜形成し、写真蝕刻技術を用いてゲート絶縁膜14の上ま
でドライエッチングを行い、ドレイン電極19, ソース電
極20および、図示していないバスラインをパターン形成
する。
【００２８】次に、基板上にSi3Ｎx を基板温度を200
℃に保つ低温プラズマＣＶＤ法により350nm の厚さに形
成して保護膜21を形成する。ここまでの工程は、従来の
工程と変わらない。
℃に保つ低温プラズマＣＶＤ法により350nm の厚さに形
成して保護膜21を形成する。ここまでの工程は、従来の
工程と変わらない。
【００２９】すなわち、画素形成部はガラス基板11の上
に補助容量電極13があり、その上にSi3Ｎx からなるゲ
ート絶縁膜14と保護膜21が積層されている。
に補助容量電極13があり、その上にSi3Ｎx からなるゲ
ート絶縁膜14と保護膜21が積層されている。
【００３０】次に、基板上の全域にレジストを被覆した
後、画素電極の形成領域のみを窓開けし、次の条件でプ
ラズマエッチングを行い、低温で形成してエッチングさ
れ易い保護膜21のみを除いた。
後、画素電極の形成領域のみを窓開けし、次の条件でプ
ラズマエッチングを行い、低温で形成してエッチングさ
れ易い保護膜21のみを除いた。
【００３１】 エッチャント：CF4 とO2（構成比１：0.1) 総流量 ：500 sccm ガス圧 ：20 Pa μ波電力 ：800 Ｗ 次に、スパッタ法によりＩＴＯを100nm の厚さに形成
し、写真蝕刻技術を用いて透明電極８を形成した。
し、写真蝕刻技術を用いて透明電極８を形成した。
【００３２】すなわち、従来の補助容量の膜厚が700nm
であるため、補助容量電極13として50×90μm の面積が
必要であったが、膜厚を1/2 にすることにより面積を25
×90μm に小形化することができた。その結果、開口率
を向上することができる。
であるため、補助容量電極13として50×90μm の面積が
必要であったが、膜厚を1/2 にすることにより面積を25
×90μm に小形化することができた。その結果、開口率
を向上することができる。
【００３３】なお、ゲート絶縁膜をこの例のように単一
膜で構成する代わりに複合膜、例えばSi3Ｎ4／ＳｉＯ2
で形成されている場合もある。その場合は、保護膜21を
除く際に、同時にゲート絶縁膜の上層を除くと効果的で
ある。
膜で構成する代わりに複合膜、例えばSi3Ｎ4／ＳｉＯ2
で形成されている場合もある。その場合は、保護膜21を
除く際に、同時にゲート絶縁膜の上層を除くと効果的で
ある。
【００３４】〔実施例２〕（請求項２関連、図２に対
応） 図２は本発明の他の実施法を示すもので、本発明に係る
別の補助容量とＴＦＴの断面図である。
応） 図２は本発明の他の実施法を示すもので、本発明に係る
別の補助容量とＴＦＴの断面図である。
【００３５】すなわち、ガラス基板11の上にスパッタ法
を用いてAlを500nm の厚さに形成した後、写真蝕刻技術
を用い、ゲート電極12はゲート長10μm 、ゲート幅20μ
m の寸法で、また、補助容量電極13は幅５μm 、長さ90
μm の寸法にパターン形成した。
を用いてAlを500nm の厚さに形成した後、写真蝕刻技術
を用い、ゲート電極12はゲート長10μm 、ゲート幅20μ
m の寸法で、また、補助容量電極13は幅５μm 、長さ90
μm の寸法にパターン形成した。
【００３６】次に、これらのパターンを含む基板上にゲ
ート絶縁膜14として、基板温度を350 ℃に保つ高温プラ
ズマＣＶＤ法によりSi3Ｎx を350nm の厚さに形成し、
次に従来と同様にa-Si膜よりなる動作層15, チャネル保
護膜16,n+ａ−Ｓｉ膜17, Ti膜18， Al 膜と順次に膜形
成し、写真蝕刻技術を用いてゲート絶縁膜14の上までド
ライエッチングを行い、ドレイン電極19、ソース電極20
および、図示していないバスラインをパターン形成す
る。
ート絶縁膜14として、基板温度を350 ℃に保つ高温プラ
ズマＣＶＤ法によりSi3Ｎx を350nm の厚さに形成し、
次に従来と同様にa-Si膜よりなる動作層15, チャネル保
護膜16,n+ａ−Ｓｉ膜17, Ti膜18， Al 膜と順次に膜形
成し、写真蝕刻技術を用いてゲート絶縁膜14の上までド
ライエッチングを行い、ドレイン電極19、ソース電極20
および、図示していないバスラインをパターン形成す
る。
【００３７】次に、基板上にSi3Ｎx を基板温度を200
℃に保つ低温プラズマＣＶＤ法により350nm の厚さに形
成して保護膜21を形成する。ここまでの工程は従来の工
程と変わらない。
℃に保つ低温プラズマＣＶＤ法により350nm の厚さに形
成して保護膜21を形成する。ここまでの工程は従来の工
程と変わらない。
【００３８】すなわち、画素形成部はガラス基板11の上
に補助容量電極13があり、この上にSi3Ｎx よりなるゲ
ート絶縁膜14と保護膜21が積層されている。
に補助容量電極13があり、この上にSi3Ｎx よりなるゲ
ート絶縁膜14と保護膜21が積層されている。
【００３９】次に、基板上の全域にレジストを被覆した
後、画素電極形成領域のみを窓開けし、次の条件で反応
性イオンエッチング（略称ＲＩＥ）を行い、保護膜21と
ゲート絶縁膜14を除き、Alよりなる補助容量電極13を露
出させた。
後、画素電極形成領域のみを窓開けし、次の条件で反応
性イオンエッチング（略称ＲＩＥ）を行い、保護膜21と
ゲート絶縁膜14を除き、Alよりなる補助容量電極13を露
出させた。
【００４０】 エッチャント：SF6 流量 ：200 sccm ガス圧 ：2.6 Pa 電力 ：800 Ｗ 次に、硼酸アンモン： (NH4）3ＢＯ3の３％水溶液を電
解液とし、露出しているAlを陽極とし、白金(Pt)板を陰
極とし、定電流化成を行なって150 Ｖまで電圧を上昇せ
しめ、10分間そのまゝの電圧に保持してAlからなる補助
容量電極13の表面を酸化アルミニウム( γ´Al2０3）23
に変換させた。
解液とし、露出しているAlを陽極とし、白金(Pt)板を陰
極とし、定電流化成を行なって150 Ｖまで電圧を上昇せ
しめ、10分間そのまゝの電圧に保持してAlからなる補助
容量電極13の表面を酸化アルミニウム( γ´Al2０3）23
に変換させた。
【００４１】こゝで、酸化アルミニウム23の成長速度は
約14Å／Ｖであるので、200nm の厚さのAl酸化膜が成長
している。この比誘電率は約９であるために静電容量は
従来の厚さが700nm のSi3Ｎx を用い、補助容量電極の
大きさが50×90μm のものと等価となる。
約14Å／Ｖであるので、200nm の厚さのAl酸化膜が成長
している。この比誘電率は約９であるために静電容量は
従来の厚さが700nm のSi3Ｎx を用い、補助容量電極の
大きさが50×90μm のものと等価となる。
【００４２】すなわち、補助容量電極の大きさを1/10に
小形化することができ、開口率を向上することができ
た。
小形化することができ、開口率を向上することができ
た。
【００４３】なお、最近開口率を向上する方法としてゲ
ートバスラインの一部を補助容量電極として使用する提
案もなされているが、この場合にも同様にこの方法を適
用することができる。
ートバスラインの一部を補助容量電極として使用する提
案もなされているが、この場合にも同様にこの方法を適
用することができる。
【００４４】
【発明の効果】本発明の実施によって補助容量を小形化
して開口率の向上を図り、しかも、補助容量の製造工数
を削減した構造を有するアクティブマトリックス形の液
晶表示装置を実現することができる。
して開口率の向上を図り、しかも、補助容量の製造工数
を削減した構造を有するアクティブマトリックス形の液
晶表示装置を実現することができる。
【図１】 本発明に係る補助容量とＴＦＴの断面図であ
る。
る。
【図２】 本発明に係る別の補助容量とＴＦＴの断面図
である。
である。
【図３】 ＴＦＴと画素と補助容量の従来構造を示す断
面図である。
面図である。
【図４】 アクティブマトリックス形液晶表示装置の等
価回路である。
価回路である。
【図５】 ＴＦＴと画素および補助容量の配置を示す正
面図である。
面図である。
３ ＴＦＴ ４ ソース電極 ６ 補助容量 ７ 画素 ８ 透明電極 ９、13 補助容量電極 11 ガラス基板 12 ゲート電極 14 ゲート絶縁膜 21 保護膜 23 酸化アルミニウム
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 JA26 JA34 JB63 JB66 KA05 MA05 MA08 MA13 MA17 MA24 NA07 NA27 5F110 AA30 BB01 CC07 DD02 EE03 EE44 FF02 FF03 FF09 FF30 GG02 GG15 GG28 GG29 GG45 HK03 HK04 HK07 HK09 HK16 HK22 HK35 HM18 NN04 NN24 NN35 NN72 NN73 QQ04
Claims (2)
- 【請求項１】 基板上に薄膜トランジスタと補助容量と
をマトリックス状に配置してなる液晶表示装置であっ
て、 前記薄膜トランジスタが、前記基板上のゲート電極、前
記ゲート電極を覆うゲート絶縁膜、前記ゲート絶縁膜上
の動作層、前記動作層上のソース電極およびドレイン電
極、および、前記ソース電極およびドレイン電極とを覆
う保護膜とを備え、 前記ゲート電極と同じ材料からなる補助容量電極、前記
ソース電極上の前記保護膜が除去された領域で前記ソー
ス電極と接続された画素電極、及び、前記ゲート絶縁膜
と同じ材料からなる誘電体で構成される補助容量を有す
ることを特徴とする液晶表示装置。 - 【請求項２】 基板上に薄膜トランジスタと補助容量と
をマトリックス状に配置してなる液晶表示装置であっ
て、 前記薄膜トランジスタが、前記基板上のゲート電極、前
記ゲート電極を覆うゲート絶縁膜、前記ゲート絶縁膜上
の動作層、前記動作層上のソース電極およびドレイン電
極、および、前記ソース電極およびドレイン電極とを覆
う保護膜とを備え、 前記ゲート電極と同じ材料からなる補助容量電極、前記
ソース電極上の前記保護膜が除去された領域で前記ソー
ス電極と接続される画素電極、及び、前記補助容量電極
の表面を電解酸化して得られた酸化膜からなる誘電体で
構成される補助容量を有することを特徴とする液晶表示
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001315963A JP2002182247A (ja) | 2001-10-12 | 2001-10-12 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001315963A JP2002182247A (ja) | 2001-10-12 | 2001-10-12 | 液晶表示装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17728892A Division JP3265622B2 (ja) | 1992-07-06 | 1992-07-06 | 液晶表示装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003351828A Division JP2004038212A (ja) | 2003-10-10 | 2003-10-10 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002182247A true JP2002182247A (ja) | 2002-06-26 |
Family
ID=19134052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001315963A Pending JP2002182247A (ja) | 2001-10-12 | 2001-10-12 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002182247A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020127012A (ja) * | 2009-07-10 | 2020-08-20 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
2001
- 2001-10-12 JP JP2001315963A patent/JP2002182247A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020127012A (ja) * | 2009-07-10 | 2020-08-20 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US11152493B2 (en) | 2009-07-10 | 2021-10-19 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US11855194B2 (en) | 2009-07-10 | 2023-12-26 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
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