JP2003256232A - メモリインタフェースバスの障害検出装置及び方法 - Google Patents

Abstract

(57)【要約】 【課題】 バッファメモリの使用効率を低下させること
なく、メモリインタフェースバスでのアドレスのエラー
を検出する。 【解決手段】 メモリコントローラ２００は、バス１１
０からデータ及び第一のアドレスを入力し、当該第一の
アドレスに対応する第二のアドレスを決定し、メモリイ
ンタフェースバスとしてのバス１２０を介して当該デー
タをバッファメモリ４００の第二のアドレスに格納す
る。本発明に係る障害検出装置５００は、バス１１０に
送られてきた第一のアドレスとバス１２０に送られてき
た第二のアドレスとを比較することにより、バス１２０
の障害を検出する。このように、メモリコントローラ２
００に出力されるアドレスと、メモリコントローラ２０
０からバッファメモリ４００に出力されるアドレスとを
監視することにより、バッファメモリ４００に格納され
るデータ中にアドレスを組み込まなくても、メモリイン
タフェースバスでのアドレスのエラーを検出できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリコントロー
ラによってデータをバッファメモリに格納するシステム
に用いられる、メモリインタフェースバスの障害検出装
置及び方法に関する。

【０００２】

【従来の技術】メモリに対する障害検出機能は、メモリ
容量の増大に伴って低下しているデバイス毎の信頼性に
対応するために、近年特に必要になってきている。しか
し、データの障害検出は行われても、アドレスの障害検
出は行われない傾向がある。そのため、更なるデータの
信頼性向上の観点から、誤ったアドレスへのデータの書
き込みを検出することも、要求されるようになってきて
いる。

【０００３】この要求に応えるために、例えば特開平３
−１１１９５３号公報（以下「第一従来例」という。）
に開示されているように、データにアドレスを組み込
み、これをメモリに格納するようにし、メモリのアクセ
ス場所を示すアドレスレジスタの値と、メモリへの書き
込みデータ又は読み出しデータに組み込まれているアド
レスの値とを比較してアドレスエラーを検出することが
提案されている。図８は、この第一従来例を示すブロッ
ク図である。以下、この図面に基づき説明する。

【０００４】外部記憶装置に書かれているＣＳ（コント
ロ−ルストレ−ジ）デ−タをＣＳ６のどこのアドレスに
書くかをアドレスレジスタ４に、書こうとしているＣＳ
デ−タをライト動作制御回路７を介してライトデ−タレ
ジスタ１にそれぞれセットする。このときのアドレスレ
ジスタ４に示されるアクセスアドレスと、選択回路３で
選択したライトデ−タレジスタ１の値（アクセスアドレ
スが組み込まれている。）とを、アドレス比較回路５で
比較する。その結果、これらが不一致であればＣＳアド
レスエラ−検出ということで、それ以上のＣＳライト動
作をライト動作制御回路７によって停止し、ＣＳアドレ
スエラ−報告を行う。

【０００５】また、特開平７−２３４７９８号公報（以
下「第二従来例」という。）には、ＤＭＡ転送において
アドレスのビット化けを検出する技術が開示されてい
る。図９及び図１０は、この第二従来例を示すブロック
図である。以下、この図面に基づき説明する。

【０００６】ディスク装置１３から主メモリ１９へのＤ
ＭＡ転送について説明する。まず、ＣＰＵ１５は、シス
テムバス１１上のディスクインタフェース１２の持つア
ドレスレジスタ（図示せず）に、ＤＭＡ転送先アドレス
を書き込む。この際に、バス制御回路１７のデコーダ２
４は、そのアドレスレジスタを指定するアドレスをアド
レスバス１８１上から検出し、そのディスクインタフェ
ース１２の持つアドレスレジスタに対応するレジスタ制
御回路２３内のレジスタ２３１へ、ライト信号２４１を
出力する。これにより、データバス１８２上の書き込み
データであるＤＭＡ転送先アドレスが、レジスタ２３１
にも書き込まれる。

【０００７】アドレスレジスタに書き込まれたＤＭＡ転
送先アドレスに従うディスクインタフェース１２による
データ転送時には、ディスクインタフェース１２からの
アドレスバス１１１上のＤＭＡ転送先アドレスと、対応
するレジスタ制御回路２３内のレジスタ２３１の内容と
を比較器２５にて比較し、これらが不一致の場合は、ゲ
ート２６からエラー信号１７１を出力する。このよう
に、異なるアドレスバス１１１，１８１に出すＤＭＡ転
送先アドレスをそれぞれ保持するレジスタをレジスタ制
御回路２３とディスクインタフェース１２とで二重化
し、比較器２５を用いてアドレスバス１１１のアドレス
を監視する。

【０００８】

【発明が解決しようとする課題】しかしながら、第一従
来例では、バッファメモリに書き込まれるデータ中にア
ドレス情報が必要である。すなわち、データ中にアドレ
スを組み込むため、メモリの使用効率が低下する。特に
バースト転送を用いない小さな単位でのアクセスの場合
には、このメモリ使用効率の低下が顕著に現れる。

【０００９】また、第二従来例では、主メモリ１９上に
アドレスを出力するメモリコントローラ１６の入力側ま
でのアドレスは正当性を保証されている。しかしなが
ら、メモリコントローラ１６の出力側で（特にメモリコ
ントローラ１６がアドレス保持用のレジスタを有さない
場合に）、メモリバスインタフェースにおける障害を検
出できない。また、ＤＭＡ転送に特化していることによ
り、データバス１８２を通してバス制御回路１７にＤＭ
Ａ転送先アドレスを書き込む必要があるなど、構成が複
雑である。

【００１０】

【発明の目的】そこで、本発明の目的は、バッファメモ
リの使用効率を低下させることなく、メモリコントロ−
ラの出力側でのアドレスのエラーを、簡単な構成で検出
できる、メモリインタフェースバスの障害検出装置及び
方法を提供することにある。

【００１１】

【課題を解決するための手段】メモリコントローラが、
第一のバスからデータ及び第一のアドレスを入力し、こ
の第一のアドレスに対応する第二のアドレスを決定し、
メモリインタフェースバスとしての第二のバスを介して
前記データをバッファメモリの前記第二のアドレスに格
納する、このようなシステムに本発明に係る障害検出装
置が用いられる。そして、本発明に係る障害検出装置
は、前記第一のバスに送られてきた前記第一のアドレス
と前記第二のバスに送られてきた前記第二のアドレスと
を比較することにより、前記第二のバスの障害を検出す
る（請求項１）。

【００１２】このように、メモリコントローラに出力さ
れるアドレスと、メモリコントローラからバッファメモ
リに出力されるアドレスとを監視することにより、バッ
ファメモリに格納されるデータ中にアドレスを組み込ま
なくても、メモリインタフェースバスでのアドレスのエ
ラーを検出できるので、バッファメモリの使用効率を低
下させることがない。なお、メモリコントローラは、メ
モリコントローラを含むＬＳＩとしてもよい。

【００１３】例えば、本発明に係る障害検出装置は、前
記第一のバスに送られてきた前記第一のアドレスを検出
する第一のアドレス検出回路と、この第一のアドレス検
出回路で検出された前記第一のアドレスを格納する第一
のアドレス用バファと、前記第二のバスに送られてきた
前記第二のアドレスを検出する第二のアドレス検出回路
と、この第二のアドレス検出回路で検出された前記第二
のアドレスを格納する第二のアドレス用バファと、前記
メモリコントローラと同じように前記第一のアドレスに
対応する前記第二のアドレスを決定する機能を有すると
ともに、前記第一のアドレス用バファに格納された前記
第一のアドレスと前記第二のアドレス用バファに格納さ
れた前記第二のアドレスとの対応関係が誤っていればエ
ラー信号を出力するアドレス比較器とを備えた、として
もよい（請求項２）。

【００１４】また、前記第一のバスは、データ線とアド
レス線とが分離されていない非分離型である、又はデー
タ線とアドレス線とが分離されている分離型である、と
してもよい（請求項３，４）。

【００１５】本発明に係る障害検出方法は、本発明に係
る障害検出装置に使用され、前記第一のバスに送られて
きた前記第一のアドレスと前記第二のバスに送られてき
た前記第二のアドレスとを比較することにより、前記第
二のバスの障害を検出するものである（請求項５）。こ
の場合も、前記第一のバスは、データ線とアドレス線と
が分離されていない非分離型である、又はデータ線とア
ドレス線とが分離されている分離型である、としてもよ
い（請求項６，７）。

【００１６】次に、本発明に係る障害検出装置及び方法
の基本的構成及び作用について、図１に基づき説明す
る。

【００１７】メモリコントローラ２００は、バス１１０
からデータ及び第一のアドレスを入力し、当該第一のア
ドレスに対応する第二のアドレスを決定し、メモリイン
タフェースバスとしてのバス１２０を介して当該データ
をバッファメモリ４００の第二のアドレスに格納する。
本発明に係る障害検出装置５００は、バス１１０に送ら
れてきた第一のアドレスとバス１２０に送られてきた第
二のアドレスとを比較することにより、バス１２０の障
害を検出する。

【００１８】メモリコントローラ２００とＬＳＩ３００
とは、バス１１０を介して互いに接続されている。メモ
リコントローラ２００は、バス１１０から受けたデータ
を格納するバッファメモリ４００と、バス１２０を介し
て接続されている。バス１１０とバス１２０とのアドレ
ス部の両方に障害検出装置５００が接続されている。

【００１９】障害検出装置５００は、バス１１０上の信
号を解析して、バス１１０上の有効なアドレスを抽出
し、バス１２０上のアドレスと比較するという動作を実
行する。したがって、障害検出装置５００を設けること
により、ＬＳＩ３００がバス１１０、メモリコントロー
ラ２００及びバス１２０を通してバッファメモリ４００
にデータを書き込む際に、バス１２０のアドレス線上に
障害が発生したとしても、これを検出することができ
る。このように、メモリコントローラ２００に出力され
るアドレスと、メモリコントローラ２００からバッファ
メモリ４００に出力されるアドレスとを監視することに
より、バッファメモリ４００に格納されるデータ中にア
ドレスを組み込まなくても、メモリインタフェースバス
でのアドレスのエラーを検出できるので、バッファメモ
リ４００の使用効率を低下させることがない。

【００２０】換言すると、本発明は、第一のバスからデ
ータを入力して第二のバスを介してバッファメモリに格
納するメモリコントローラにおいて、当該メモリコント
ローラの故障やＰＷＢ（printed wiring board）との接
続不良等に起因してバッファメモリのアドレスが異常と
なる場合を想定して、第一のバスと第二のバスとのアド
レスバス部分にバス監視回路を接続して障害を検出でき
るようにしたことを特徴としている。

【００２１】

【発明の実施の形態】以下、図面を参照しつつ、本発明
に係る障害検出装置及び方法の実施形態を説明する。な
お、図１乃至図７と図８乃至図１０とで、同じ符合の構
成要素があっても、それらは無関係である。

【００２２】図２は、本発明に係る障害検出装置の第一
実施形態を示すブロック図である。以下、この図面に基
づき説明する。

【００２３】メモリコントローラ２００は、バス１１１
からデータ１１１Ｄ及びアドレス１１１Ａを入力し、ア
ドレス１１１Ａに対応するアドレス１２１Ａを決定し、
メモリインタフェースバスとしてのバス１２１を介して
データ１２１Ｄをバッファメモリ４００のアドレス１２
１Ａに格納する。データ１１１Ｄとデータ１２１Ｄとは
同一である。本実施形態の障害検出装置５０１は、バス
１１１に送られてきたアドレス１１１Ａとバス１２１に
送られてきたアドレス１２１Ａとを比較することによ
り、バス１２１の障害を検出する。

【００２４】バス１１１は、アドレスバスとデータバス
とが分離していない非分離型である。このような非分離
型としては、ＰＣＩ（peripheral component interconn
ect）バスがよく知られている。メモリコントローラ２
００とＬＳＩ３００とは、この非分離型のバス１１１を
通して、データやアドレスをやりとりしている。また、
バス１２１は、アドレスバスとデータバスとが分離した
分離型であり、一時格納用のバッファメモリ４００とメ
モリコントローラ２００とのメモリインタフェースとし
て動作する。

【００２５】メモリコントローラ２００は、バッファメ
モリ４００に対して、バス１１１上のアドレス１１１Ａ
を変換してバス１２１上のアドレス１２１Ａとして利用
している。メモリコントローラ２００では、アドレス１
１１Ａをレジスタ等に格納する必要はなく、アドレス１
２１Ａを生成できればよい。障害検出装置５０１は、バ
ス１１１，１２１の両方に接続されており、双方のバス
上でどのようなアドレスが示されているかを監視するこ
とができる。

【００２６】ここで、ＬＳＩ３００からバス１１１を通
して、アドレス１１１Ａやデータ１１１Ｄをメモリコン
トローラ２００へ送る動作について説明する。まず、Ｌ
ＳＩ３００は、アドレス１１１Ａ及びデータ１１１Ｄを
メモリコントローラ２００へ出力する。メモリコントロ
ーラ２００は、入力したアドレス１１１Ａ及びデータ１
１１Ｄに基づき、バス１２１を通してバッファメモリ４
００上のアドレス１２１Ａにデータ１２１Ｄを格納す
る。バス１２１上のアドレス１２１Ａは、メモリコント
ローラ２００によってアドレス１１１Ａに基づき生成さ
れる。そのため、バス１２１上のアドレス１２１Ａは、
メモリコントローラ２００の外に取り付けられる障害検
出装置５０１であっても予め推測することができる。つ
まり、障害検出装置５０１は、メモリコントローラ２０
０と同じように、アドレス１１１Ａに基づきアドレス１
２１Ａを生成する機能を有している。

【００２７】図３は、障害検出装置５０１の具体的な構
成例を示すブロック図である。以下、図２及び図３に基
づき説明する。

【００２８】障害検出装置５０１は、バス１１１に送ら
れてきたアドレス１１１Ａを検出するアドレス検出回路
５１１と、アドレス検出回路５１１で検出されたアドレ
ス１１１Ａを格納するアドレス用バファ５１２と、バス
１２１に送られてきたアドレス１２１Ａを検出するアド
レス検出回路５２１と、アドレス検出回路５２１で検出
されたアドレス１２１Ａを格納するアドレス用バファ５
２２と、メモリコントローラ２００と同じようにアドレ
ス１１１Ａに対応するアドレス１２１Ａを決定する機能
を有するとともに、アドレス用バファ５１２に格納され
たアドレス１１１Ａとアドレス用バファ５２２に格納さ
れたアドレス１２１Ａとの対応関係が誤っていればエラ
ー信号１３０を出力するアドレス比較器５３０とを備え
ている。

【００２９】換言すると、障害検出装置５０１は、バス
１１１からの信号に含まれるアドレス部分を検出するア
ドレス検出回路５１１と、アドレス検出回路５１１で検
出されたアドレス１１１Ａを格納するアドレス用バッフ
ァ５１２と、バス１２１上で有効なアドレスが出ている
か否かを監視するアドレス検出回路５２１と、アドレス
検出回路５２１で有効なアドレスが出ていると判断され
たときにそのアドレス１２１Ａを取り込むアドレス用バ
ッファ５２２、取り込まれた二種類のアドレス１１１
Ａ，１２１Ａを比較するアドレス比較器５３０とからな
る。

【００３０】アドレス検出回路５１１は、バス１１１上
の制御信号に基づき、有効なアドレスがバス１１１上に
あると判断すると、検出信号５１５を出力することによ
り、有効なアドレスをアドレス用バッファ５１２に取り
込んでいることをアドレス比較器５３０に知らせる。同
様に、アドレス検出回路５２１も、有効なアドレスをア
ドレス用バッファ５２２に取り込めたら、そのことを検
出信号５２５を用いてアドレス比較器５３０に知らせ
る。

【００３１】アドレス比較器５３０は、両方の検出信号
５１５，５２５が来たら、両方のアドレス用バッファ５
１２，５２２の中にあるアドレス１１１Ａ，１２１Ａ
を、メモリコントローラ２００がアドレス１１１Ａをア
ドレス１２１Ａに変換する方法に沿って比較する。その
結果、違いを検出したらエラー信号１３０を出力するこ
とにより、メモリインタフェース上のアドレス１２１Ａ
に障害が発生したことを外部に知らせる。

【００３２】図４は、バス１１１側の有効アドレス取り
込みタイミング図である。図５は、バス１２１側の有効
アドレス取り込みタイミング図である。図６は、有効ア
ドレスの比較タイミング図である。以下、図２乃至図６
に基づき、障害検出装置５０１の動作について説明す
る。

【００３３】まず、アドレス検出回路５１１及びアドレ
ス用バッファ５１２の動作について、図４のタイミング
図を用いて説明する。バス１１１は非分離型のであるの
で、書き込みたいデータのアドレス１１１Ａはデータ線
上にデータ１１１Ｄと時分割で出力される。アドレスが
出されているか、データが出されているか、有効なデー
タ又はアドレスが全く出されていないかは、制御信号を
見ることにより判断される。アドレス検出回路５１１
は、バス１１１上に有効なアドレス１１１Ａが出力され
ているとバス１１１上の制御信号によって判断した場
合、バス１１１上のデータ線からアドレス１１１Ａをア
ドレス用バッファ５１２に取り込こむと同時に、有効な
アドレスを取り込んだことを示す検出信号５１５をアド
レス比較器５３０へ出力する。

【００３４】一方、アドレス検出回路５２１及びアドレ
ス用バッファ５２２の動作は、図５のタイミング図に従
って実行される。すなわち、アドレス検出回路５２１
は、バス１２１上に有効なアドレス１２１Ａが出力され
ていると判断した場合、アドレス１２１Ａをアドレス用
バッファ５２２に取り込むと同時に、検出信号５２５を
比較器５３０へ出力することにより有効なアドレスが取
り込まれたことを知らせる。

【００３５】更に、アドレス比較回路５３０の動作は、
図６のフローチャートに従って実行される。すなわち、
アドレス比較回路５３０は、検出信号５１５，５２５の
両方を入力すると、アドレス用バッファ５１２，５２２
のそれぞれに有効なアドレスが格納されていると判断
し、両者のアドレス用バッファ５１２，５２２の内容で
あるアドレス１１１Ａ，１２１Ａを比較する。その結
果、アドレス１２１Ａがアドレス１１１Ａに基づき推測
される値と異なっていれば、エラー信号１３０を出力す
ることにより、外部に障害が発生していることを知らせ
る。

【００３６】図７は、本発明に係る障害検出装置の第二
実施形態を示すブロック図である。以下、この図面に基
づき説明する。ただし、図２と同一部分は同一符号を付
すことにより説明を省略する。

【００３７】本実施形態では、第一実施形態におけるバ
ス１１１（図２）の代わりにアドレスバスとデータバス
とを分離したアドレス・データ分離型のバス１１２を用
いている。各構成はバス１１２の部分を除いて、第一実
施形態と変わるところはない。メモリコントローラ２０
１及びＬＳＩ３０１も、バス１１２に対応したものに置
き換えられるが、基本的な動作は同じである。アドレス
・データ分離型のバス１１２では、データ線とアドレス
線とが分離しているが、有効なアドレスがバス１１２の
アドレス線上にあることを検出することについて第一実
施形態と変わるところはない。このため、本実施形態の
障害検出装置５０２は、図３におけるアドレス検出回路
５１１をアドレス・データ分離型のバス１１２用に変更
して、バス１１２，１２１上の両方のアドレスを比較す
ることにより、同じようにエラーを検出することが可能
である。

【００３８】

【発明の効果】本発明に係る障害検出装置及び方法によ
れば、メモリコントローラに出力されるアドレスと、メ
モリコントローラからバッファメモリに出力されるアド
レスとを監視することにより、バッファメモリに格納さ
れるデータ中にアドレスを組み込まなくても、メモリイ
ンタフェースバスでのアドレスのエラーを検出できる。
したがって、バッファメモリの使用効率を低下させるこ
となく、メモリインタフェースバスでのアドレスのエラ
ーを検出できる。すなわち、バッファメモリの使用効率
を低下させることなく、メモリコントロ−ラの出力側で
のアドレスのエラーを、簡単な構成で検出できる。

【００３９】換言すると、本発明によれば、バッファメ
モリに格納されるデータを供給するバスからアドレスを
取得し、バッファメモリに対して出力されるアドレスを
監視しているので、メモリインタフェースバス上のアド
レスに関して障害の検出をハードウェアにて行うことが
できる。また、バッファメモリをコントロールしている
メモリコントローラの外に障害検出装置を設けているこ
とから、メモリコントローラ内に何らかの不具合が生じ
ている場合でも、このバッファメモリを使用するプログ
ラムを実行することで、メモリコントローラに不具合が
生じていることを検出できる。

【図面の簡単な説明】

【図１】本発明に係る障害検出装置の概要を示すブロッ
ク図である。

【図２】本発明に係る障害検出装置の第一実施形態を示
すブロック図である。

【図３】図２の障害検出装置の具体的な構成例を示すブ
ロック図である。

【図４】図２の障害検出装置における第一のバス側の有
効アドレス取り込みタイミング図である。

【図５】図２の障害検出装置における第二のバス側の有
効アドレス取り込みタイミング図である。

【図６】図２の障害検出装置における有効アドレスの比
較タイミング図である。

【図７】本発明に係る障害検出装置の第二実施形態を示
すブロック図である。

【図８】第一従来例を示すブロック図である。

【図９】第二従来例の全体を示すブロック図である。

【図１０】図９におけるバス制御回路を示すブロック図
である。

【符号の説明】

１１０，１１１，１１２ バス（第一のバス） １１１Ａ，１１２Ａ アドレス（第一のアドレス） １１１Ｄ，１２１Ｄ データ １２０，１２１ バス（第二のバス、メモリインタフェ
ースバス） １２１Ａ アドレス（第二のアドレス） １３０ エラー信号 ２００，２０１ メモリコントローラ ４００ バッファメモリ ５００，５０１，５０２ 障害検出装置 ５１１ アドレス検出回路（第一のアドレス検出回路） ５１２ アドレス用バファ（第一のアドレス用バファ） ５２１ アドレス検出回路（第二のアドレス検出回路） ５２２ アドレス用バファ（第二のアドレス用バファ） ５３０ アドレス比較器

Claims (7)

【特許請求の範囲】
1. 【請求項１】 メモリコントローラが、第一のバスから
   データ及び第一のアドレスを入力し、この第一のアドレ
   スに対応する第二のアドレスを決定し、メモリインタフ
   ェースバスとしての第二のバスを介して前記データをバ
   ッファメモリの前記第二のアドレスに格納する、 このようなシステムに用いられ、前記第一のバスに送ら
   れてきた前記第一のアドレスと前記第二のバスに送られ
   てきた前記第二のアドレスとを比較することにより、前
   記第二のバスの障害を検出する、メモリインタフェース
   バスの障害検出装置。
2. 【請求項２】 前記第一のバスに送られてきた前記第一
   のアドレスを検出する第一のアドレス検出回路と、この
   第一のアドレス検出回路で検出された前記第一のアドレ
   スを格納する第一のアドレス用バファと、前記第二のバ
   スに送られてきた前記第二のアドレスを検出する第二の
   アドレス検出回路と、この第二のアドレス検出回路で検
   出された前記第二のアドレスを格納する第二のアドレス
   用バファと、前記メモリコントローラと同じように前記
   第一のアドレスに対応する前記第二のアドレスを決定す
   る機能を有するとともに、前記第一のアドレス用バファ
   に格納された前記第一のアドレスと前記第二のアドレス
   用バファに格納された前記第二のアドレスとの対応関係
   が誤っていればエラー信号を出力するアドレス比較器
   と、 を備えた請求項１記載のメモリインタフェースバスの障
   害検出装置。
3. 【請求項３】 前記第一のバスは、データ線とアドレス
   線とが分離されていない非分離型である、 請求項１又は２記載のメモリインタフェースバスの障害
   検出装置。
4. 【請求項４】 前記第一のバスは、データ線とアドレス
   線とが分離されている分離型である、 請求項１又は２記載のメモリインタフェースバスの障害
   検出装置。
5. 【請求項５】 メモリコントローラが、第一のバスから
   データ及び第一のアドレスを入力し、この第一のアドレ
   スに対応する第二のアドレスを決定し、メモリインタフ
   ェースバスとしての第二のバスを介して前記データをバ
   ッファメモリの前記第二のアドレスに格納する、 このようなシステムに用いられ、前記第一のバスに送ら
   れてきた前記第一のアドレスと前記第二のバスに送られ
   てきた前記第二のアドレスとを比較することにより、前
   記第二のバスの障害を検出する、メモリインタフェース
   バスの障害検出方法。
6. 【請求項６】 前記第一のバスは、データ線とアドレス
   線とが分離されていない非分離型である、 請求項５記載のメモリインタフェースバスの障害検出方
   法。
7. 【請求項７】 前記第一のバスは、データ線とアドレス
   線とが分離されている分離型である、 請求項５記載のメモリインタフェースバスの障害検出方
   法。