JP2003309187A

JP2003309187A - 半導体集積回路およびその製造方法

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Publication number: JP2003309187A
Application number: JP2002111586A
Authority: JP
Inventors: Akiyuki Maeda; 晃幸前田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2002-04-15
Filing date: 2002-04-15
Publication date: 2003-10-31

Abstract

(57)【要約】【課題】ＮＰＮトランジスタとＩＩＬを混載する半導
体集積回路において、ＩＩＬの高速化し、ＮＰＮトラン
ジスタの耐圧を向上する。【解決手段】第1導電型半導体基板１上に第２導電型
埋込層２ａ、２ｂを介して形成した第２導電型エピタキ
シャル層３を第１島領域５ａと第２島領域５ｂに分離
し、第1島領域５ａに高耐圧のＮＰＮトランジスタを第
２島領域５ｂにＩＩＬを形成した半導体集積回路におい
て、ＮＰＮトランジスタ部に形成された埋込層２ａを形
成する不純物Ｓｂの拡散係数を、ＩＩＬ部に形成された
埋込層２ｂを形成する不純物Ｐの拡散係数よりも小さく
し、ＮＰＮトランジスタのベース層６底面から埋込層２
ａまでの距離Ｌを、ＩＩＬのベース層１０底面から埋込
層２ｂまでの距離Ｌ’よりも大きくした。さらに、埋込
層２ｂの不純物ピーク濃度を１×１０¹⁷ａｔｏｍｓ／Ｃ
ｍ³以上とした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は高耐圧のバイポーラ
・リニヤ素子と高速のＩＩＬ素子を混載した半導体集積
回路の製造方法に関する。

【０００２】

【従来技術】ＩＩＬ（Integrated Injection Logic）
は、高速動作を維持しながら集積度を上げ低消費電力を
実現できるバイポーラ・ロジック素子であり、基本的に
従来のバイポーラプロセスの一部を利用して容易に素子
形成できるので、ＮＰＮトランジスタ等のバイポーラ・
リニヤ素子と同一チップ上に形成することが可能であ
る。

【０００３】同一チップ上に形成された従来のＮＰＮト
ランジスタとＩＩＬを混載しＴ半導体集積回路の断面構
造を図６に示す。

【０００４】このような半導体集積回路は、Ｐ型基板１
上のＮ型埋込層２を介して積層されたＮ型エピタキシャ
ル層３と、各素子間を分離するためのＰ型の分離層４
と、分離層４により分離形成された第１島領域５ａおよ
び第２島領域５ｂと、ＮＰＮトランジスタとなる第１島
領域５ａ表面に形成したＰ型のベース層６と、ベース層
６表面に形成したＮ型のエミッタ層７と、第１島領域５
ａ表面に形成したＮ型のコレクタコンタクト領域８と、
ＩＩＬとなる第２島領域５ｂのＮ型埋込層２まで到達し
たＮ型カラー層９と、第２島領域５ｂ表面に形成したＰ
型のＩＩＬのベース層１０及びインジェクタ領域１１
と、Ｐ型のベースコンタクト領域１２と、Ｎ型のＩＩＬ
のコレクタ層１３とで構成されている。

【０００５】しかしながら、第１島領域５ａに形成した
ＮＰＮトランジスタは高耐圧化のためにベース層６底面
からＮ型埋込層２までの距離(図中L)を広くした方が望
ましく、反対に第２島領域５ｂに形成したＩＩＬは高速
化のためベース層１０底面からＮ型埋込層２までの距離
(図中L')を狭くする方が望ましいという相反関係にあ
る。

【０００６】ＮＰＮトランジスタ等のバイポーラ・リニ
ヤ素子とＩＩＬを混載する半導体集積回路では、ＩＩＬ
の高速化とともに、混載する通常のバイポーラ・リニヤ
素子であるＮＰＮトランジスタの耐圧を向上すること
が、従来から重要な課題となっている。

【０００７】

【発明が解決しようとする課題】上記問題に鑑み、本発
明は、バイポーラ・リニヤ素子とＩＩＬを混載する半導
体集積回路において、ＩＩＬの高速化とともに、バイポ
ーラ・リニヤ素子であるＮＰＮトランジスタの耐圧を向
上した半導体集積回路の構造およびその製造方法を提供
することを目的とする。

【０００８】

【課題を解決するための手段】前述した課題は、ＮＰＮ
トランジスタ部のＮ型埋込層を拡散速度の遅い不純物
(アンチモン：Ｓｂ等)で形成し、ＩＩＬ部のＮ型埋込層
を拡散速度の速い不純物(リン：Ｐ等)で形成することで
解決できる。

【０００９】ＮＰＮトランジスタ部のＮ型埋込層を拡散
速度の遅いＳｂで形成するので、製造過程での熱処理に
よるベース側への這い上がり量が小さく、ベース層底面
からＮ型埋込層までの距離を広くすることができ、ＮＰ
Ｎトランジスタの高耐圧化が図れる。

【００１０】一方、ＩＩＬ部のＮ型埋込層を拡散速度の
速いＰで形成するので、同じ製造過程での熱処理よるベ
ース側への這い上がり量がＮＰＮトランジスタより大き
く、ベース層底面からＮ型埋込層までの距離を狭くする
ことができＩＩＬの高速性を向上させることができる。

【００１１】

【発明の実施の形態】（第一の実施例）本発明の第１の
実施例にかかるバイポーラ・リニヤ素子とＩＩＬとを混
載した半導体集積回路の断面構造を、図１を用いて説明
する。この実施例にかかる半導体集積回路は、第１導電
型の半導体基板上に第２導電型の埋込層を介して形成し
た第２導電型エピタキシャル層を第１島領域と第２島領
域に分離し、第１島領域には高耐圧のバイポーラ・リニ
ヤトランジスタを、第２島領域にはＩＩＬを形成した半
導体集積回路において、第１島領域内に形成されたバイ
ポーラ・リニヤトランジスタの第１導電型のベース層底
面から第２導電型の埋込層までの距離が、第２島領域内
に形成されたＩＩＬの第１導電型のベース層底面から第
２導電型の埋込層までの距離よりも大きくしている。

【００１２】さらに、この半導体集積回路は、バイポー
ラ・リニヤトランジスタ部に形成された第２導電型の埋
込層を形成する不純物の拡散係数が、ＩＩＬ部に形成さ
れた第２導電型の埋込層を形成する不純物の拡散係数よ
りも小さくされている。また、この半導体集積回路は、
バイポーラ・リニヤトランジスタ部に形成された第２導
電型の埋込層をＳｂ（アンチモン）で、ＩＩＬ部に形成
された第２導電型の埋込層をＰ（リン）で形成し、ＩＩ
Ｌ部に形成された第２導電型の埋込層の不純物ピーク濃
度が１×１０¹⁷ａｔｏｍｓ／Ｃｍ³以上とされている。

【００１３】また、この実施例は、第１導電型の半導体
基板上に第２導電型の埋込層を介して形成した第２導電
型エピタキシャル層を第１島領域と第２島領域に分離
し、第１島領域には高耐圧のバイポーラ・リニヤトラン
ジスタを、第２島領域にはＩＩＬを形成するとともに、
第１島領域内に形成されたバイポーラ・リニヤトランジ
スタの第１導電型のベース層底面から第２導電型の埋込
層までの距離が、第２島領域内に形成されたＩＩＬの第
１導電型のベース層底面から第２導電型の埋込層までの
距離よりも大きい半導体集積回路の製造方法であって、
第１導電型半導体基板上のバイポーラ・リニヤトランジ
スタ部に第２導電型不純物をデポジットし、第１導電型
半導体基板上のＩＩＬ部に上記バイポーラ・リニヤトラ
ンジスタ部にデポジットする第２導電型不純物の拡散係
数よりも大きな第２導電型不純物をデポジットし、次い
で第１導電型半導体基板上に第２導電型エピタキシャル
層を積層し、その後第２導電型エピタキシャル層の表面
から第１島領域と第２島領域を分離する分離層を形成す
るとともに、前記デポジットした第２導電型不純物を前
記第２導電型エピタキシャル層へ再拡散して第２導電型
埋込層を形成することを特徴とする。

【００１４】また、バイポーラ・リニヤトランジスタ部
へデポジットする第２導電型不純物はＳｂ（アンチモ
ン）であり、ＩＩＬ部へデポジットする第２導電型不純
物はＰ（リン）ある。さらに、ＩＩＬ部に形成された第
２導電型埋込層の不純物ピーク濃度が１×１０¹⁷ａｔｏ
ｍｓ／Ｃｍ³以上であるように第２導電形不純物をデポ
ジットする。

【００１５】すなわち、第１の実施例にかかるバイポー
ラ・リニヤ素子とＩＩＬとを混載した半導体集積回路
は、Ｐ型半導体基板１上のＮ型埋込層２ａおよびＮ形埋
込層２ｂを介して積層されたＮ型エピタキシャル層３
と、各素子間を分離するためのＰ型の分離層４と、分離
層４により分離形成された第１島領域５ａおよび第２島
領域５ｂと、ＮＰＮトランジスタとなる第１島領域５ａ
表面に形成したＰ型のベース層６と、ベース層６表面に
形成したＮ型のエミッタ層７と、第１島領域５ａ表面に
形成したＮ型のコレクタコンタクト領域８と、ＩＩＬと
なる第２島領域５ｂのＮ型埋込層２まで到達したＮ型カ
ラー層９と、第２島領域５ｂ表面に形成したＰ型のＩＩ
Ｌのベース層１０及びインジェクタ領域１１と、Ｐ型の
ベースコンタクト領域１２と、Ｎ型のＩＩＬのコレクタ
層１３とで構成されている。

【００１６】Ｎ型埋込層２ａは拡散速度の遅いＳｂで形
成され、Ｎ型埋込層２ｂは拡散速度の速いＰで形成され
る。この構成によれば、ＮＰＮトランジスタのエピタキ
シャル層が厚く、ＩＩＬの実質のエピタキシャル層が薄
く構成される。

【００１７】図２を用いて、第１の実施例にかかるバイ
ポーラ・リニヤ素子とＩＩＬとを混載した半導体集積回
路の製造工程を説明する。不純物濃度が１０¹⁴〜１０¹⁵
ａｔｏｍｓ／ｃｍ³程度のＰ型半導体基板１の表面に熱
酸化膜を形成した後、この熱酸化膜をパターニングして
第１島領域５ａの埋込層２ａの予定領域を開口し、この
熱酸化膜パターンをマスクに用いて拡散速度の遅いアン
チモン（Ｓｂ）などのＮ型不純物を選択的にドープして
Ｎ型の埋込層２ａをデポジットする。次いで、前記熱酸
化膜を全て除去した後、Ｐ型半導体基板１および埋込層
２ａの表面にレジスト膜を形成した後、レジスト膜をパ
ターニングして第２島領域５ｂの埋込層２ｂの予定領域
を開口し、このレジスト膜パターンをマスクに用いて拡
散速度の早いリン（Ｐ）などのＮ型不純物を選択的にド
ープしてＮ型の埋込層２ｂをデポジットする。そしてレ
ジスト膜を全て除去する（図２Ａ）。

【００１８】その後、Ｐ型半導体基板１および埋込層２
ａ、２ｂ上に、Ｎ型エピタキシャル層３を積層し形成す
る（図２Ｂ）。

【００１９】次いで、Ｎ型エピタキシャル層３の表面に
レジストなどを用いて膜を形成し、素子間を分離するた
め各埋込層を取り囲むようにＰ型の分離層４の予定領域
を開口し、このレジスト膜パターンをマスクに用いてボ
ロン（Ｂ）を選択的に拡散することによって、Ｐ型分離
層４を形成して、エピタキシャル層３を第１島領域５ａ
および第２島領域５ｂに分離する（図２Ｃ）。この熱処
理によって、本発明の特徴でもあるＮ型埋込層２ａおよ
びＮ型埋込層２ｂがエピタキシャル層３表面方向へ這い
上がり、第１島領域５ａの埋込層２ａの這い上がり量が
第２島領域５ｂの埋込層２ｂに比較して少なくなる。こ
の這い上がり量は、この分離層４を形成する時の熱処理
条件でほぼ決まる。

【００２０】引き続いて、通常の製造方法を用いて、Ｎ
ＰＮトランジスタ部となる第１島領域５ａにＰ型のベー
ス層６、Ｎ型のエミッタ層７、Ｎ型のコレクタコンタク
ト領域８を、ＩＩＬ部となる第２島領域５ｂにはＮ型カ
ラー層９、Ｐ型のベース層１０、Ｐ型のインジェクタ領
域１１、Ｐ型のベースコンタクト領域１２、Ｎ型のコレ
クタ層１３を形成して、図１に示す本発明の第１の実施
例にかかる半導体集積回路が完成する。

【００２１】例えば、本実施例において厚さ９μｍのエ
ピタキシャル層３を形成し、１２００℃２〜３時間の熱
処理で分離層４をＰ型半導体基板１まで到達させエピタ
キシャル層３を島状分離した場合、拡散速度の遅いＳｂ
で形成されたＮＰＮトランジスタのＮ型埋込層２ａはベ
ース側へ３μｍ程度しか這い上がらないのでベース層６
深さが２μｍの場合、ベース層６底面からＮ型埋込層２
ａまでの距離(図中Ｌ)は４μｍと広くなる。一方、拡散
速度の速いＰで形成されたＩＩＬのＮ型埋込層２ｂはベ
ース側へ５μｍ程度這い上がるので、ＩＩＬのベース層
１０深さを３μｍとした場合、ベース層１０底面カラー
Ｎ型埋込層２ｂまでの距離(図中Ｌ')は１μｍと狭くな
る。

【００２２】以上のように、ＮＰＮトランジスタ部とＩ
ＩＬ部のＮ型埋込層(２ａ，２ｂ)を各々拡散係数の異な
る同導電型の不純物で形成することによって、ＮＰＮト
ランジスタのエピタキシャル層を厚く、ＩＩＬの実質の
エピタキシャル層を薄くできるので、ＮＰＮトランジス
タの高耐圧化と同時にＩＩＬの高速化が可能となる。

【００２３】なお、ＩＩＬ部のＮ型埋込層２ｂは縦型Ｎ
ＰＮトランジスタのエミッタとなるので、βｕ(縦型Ｎ
ＰＮトランジスタの逆方向ｈｆｅ)を大きくして高速化
を図るためにも高濃度化するのが望ましく、不純物ピー
ク濃度を１×１０¹⁷ａｔｏｍｓ／Ｃｍ³以上に維持する
のが良い。

【００２４】（第２の実施例）本発明の第２の実施例を
図３の断面構造とともに製造方法に沿って説明する。第
２の実施例は、第２島領域表面がシリコンエッチされて
おり、第１島領域にリニヤトランジスタを、第２島領域
にＩＩＬを形成した。さらにこの実施例は、第１導電型
の半導体基板上に第２導電型の埋込層を介して形成した
第２導電型エピタキシャル層を第１島領域と第２島領域
に分離し、第１島領域には高耐圧のバイポーラ・リニヤ
トランジスタを、第２島領域にはＩＩＬを形成するとと
もに、第１島領域内に形成されたバイポーラ・リニヤト
ランジスタの第１導電型のベース層底面から第２導電型
の埋込層までの距離が、第２島領域内に形成されたＩＩ
Ｌの第１導電型のベース層底面から第２導電型の埋込層
までの距離よりも大きい半導体集積回路の製造方法であ
って、第１の半導体基板上のバイポーラ・リニヤトラン
ジスタ部およびＩＩＬ部に第２導電型不純物をデポジッ
トし、第１導電型半導体基板上に第２導電型エピタキシ
ャル層を積層し、第２導電型エピタキシャル層の第２島
領域表面をシリコンエッチし、第２導電型エピタキシャ
ル層の表面から第１島領域と第２島領域を分離する分離
層を形成するとともに、前記デポジットした第２導電型
不純物を前記第２導電型エピタキシャル層へ再拡散して
第２導電型埋込層を形成し、第１島領域にリニヤトラン
ジスタを、第２島領域にＩＩＬを形成する。

【００２５】なわち、この実施例は、ＩＩＬのエピタキ
シャル層３の厚みをＮＰＮトランジスタのエピタキシャ
ル層３より薄くするために、ＩＩＬ製造領域である第２
島領域５ｂをエッチングした後にＩＩＬを形成した点に
特徴を有している。従来と同様にＮＰＮトランジスタと
ＩＩＬの埋込層２ａ，２ｂを同導電型の不純物、例えば
Ｓｂ等で形成し、Ｐ型半導体基板１と埋込層２ａ，２ｂ
の上にエピタキシャル層３を形成する。

【００２６】引き続きＩＩＬを形成する領域（第２島領
域）のエピタキシャル層３の表面のみをシリコンエッチ
などの処理により該領域の実質のエピタキシャル層３を
薄くした後、分離層４を形成しできた第１島領域５ａに
ＮＰＮトランジスタを、第２島領域５ｂにＩＩＬを各々
形成する。

【００２７】これにより、実質のエピタキシャル層３が
厚くなっている第１島領域５ａに形成したＮＰＮトラン
ジスタは高耐圧化が図れ、実質のエピタキシャル層３が
薄くなっている第２島領域５ｂに形成したＩＩＬはベー
ス層１０底面とＮ型埋込層２が近接するため高速化が可
能となり、前記第１の実施例と同様の効果を得ることが
できる。

【００２８】（第３の実施例）本発明の第３の実施例を
図４の断面構造とともに製造方法に沿って説明する。第
３の実施例は、第１の実施例の半導体集積回路におい
て、第１導電型の半導体基板上に１層目第２導電型エピ
タキシャル層と２層目の第２導電型エピタキシャル層を
積層し、リニヤトランジスタを形成する第１島領域が第
１導電型の半導体基板上に１層目の第２導電型の埋込層
を介して積層された１層目および２層目の第２導電型エ
ピタキシャル層で形成され、ＩＩＬを形成する第２島領
域が第１導電型の半導体基板上に積層された１層目およ
び２層目の第２導電型の埋込層と２層目の第２導電型エ
ピタキシャル層で形成した。

【００２９】第３の実施例では、第１導電型の半導体基
板上に第２導電型埋込層を介して形成した第２導電型エ
ピタキシャル層を第１島領域と第２島領域に分離し、第
１島領域には高耐圧のバイポーラ・リニヤトランジスタ
を、第２島領域にはＩＩＬを形成するとともに、第１島
領域内に形成されたバイポーラ・リニヤトランジスタの
第１導電型のベース層底面から第２導電型の埋込層まで
の距離が、第２島領域内に形成されたＩＩＬの第１導電
型のベース層底面から第２導電型の埋込層までの距離よ
りも大きい半導体集積回路の製造方法であって、第１の
半導体基板上のバイポーラ・リニヤトランジスタ部およ
びＩＩＬ部に第２導電型不純物をデポジットし、第１導
電型半導体基板上に１層目の第２導電型エピタキシャル
層を積層し、該１層目の第２導電型エピタキシャル層の
ＩＩＬ部に第２導電型不純物をデポジットし、１層目の
第２導電型エピタキシャル層上に２層目の第２導電型エ
ピタキシャル層を積層し、２層目の第２導電型エピタキ
シャル層の表面から第１島領域と第２島領域を分離する
分離層を形成するとともに、前記デポジットした第２導
電型不純物を前記１層目および２層目の第２導電型エピ
タキシャル層へ再拡散して第２導電型埋込層を形成す
る。

【００３０】すなわち、この実施例は、ＩＩＬのエピタ
キシャル層３の厚みをＮＰＮトランジスタのエピタキシ
ャル層３より薄くするために、ＩＩＬ製造領域である第
２島領域５ｂに、Ｎ型埋込層２ｂを２層形成した点に特
徴を有している。すなわち、この実施例は、前述した第
１の第２の実施例とは異なり、第２島領域でのエピタキ
シャル層３の形成を２回行なうことにより簡単に得られ
る。

【００３１】ＮＰＮトランジスタを形成する第１島領域
５ａは、１層目のＮ型埋込層２ａと１層目のエピタキシ
ャル層３ａとその上に積層形成された２層目のエピタキ
シャル層３ｂで形成される。一方のＩＩＬを形成する第
２島領域５ｂは、１層目のＮ型埋込層２ａと、その上に
積層形成された２層目のＮ型埋込層２ｂと、さらにその
上に積層形成された２層目のエピタキシャル層３ｂを有
している。

【００３２】この構成を有する半導体積層回路を得るに
は、Ｐ型半導体基板１の上に、従来と同様に１層目のＮ
型埋込層２ａを、第１島領域５ａおよび第２島領域５ｂ
上にデポジットする。その後、Ｐ型半導体基板１と１層
目のＮ型埋込層２ａの上に１層目のエピタキシャル層３
ａを形成する。次いで、エピタキシャル層３ａの表面の
第２島領域５ａに、第２のＮ型埋込層２ｂをデポジット
する。その後、１層目のエピタキシャル層３ａと２層目
のＮ型埋込層２ｂの上に第２のエピタキシャル層を形成
する。

【００３３】次いで、２層目のエピタキシャル層３の表
面にレジストなどを用いて膜を形成し、素子間を分離す
るため各埋込層を取り囲むようにＰ型の分離層４の予定
領域を開口し、このレジスト膜パターンをマスクとして
ボロン（Ｂ）を選択的に拡散することによって、Ｐ型分
離層４を形成して、エピタキシャル層３を第１島領域５
ａおよび第２島領域５ｂに分離する。この工程で、第１
島領域５ａおよび第２島領域５ｂの１層目のＮ型埋込層
２ａが１層目のエピタキシャル層３ａに這い上がり、第
２島領域５ｂの２層目のＮ型埋込層２ｂが１層目のエピ
タキシャル層３ａと２層目のエピタキシャル層３ｂに拡
散して１層目のＮ型埋込層２ａと２層目のＮ型埋込層２
ｂが一体化した埋込層を形成する。

【００３４】その後、第１の実施例と同様の工程を経
て、第１島領域５ａにＮＰＮトランジスタを、第２島領
域にＩＩＬを形成する。

【００３５】この実施例によれば、製造工程は複雑化す
るが、本実施例についても前記第１の実施例と同様な効
果を得ることができる。

【００３６】（第４の実施例）本発明の第４の実施例を
図５の断面構造とともに製造方法に沿って説明する。こ
の実施例にかかる半導体集積回路は、ＩＩＬを形成する
第２島領域の１層目埋込層を第１導電型で形成し、該埋
込層を素子分離のための下方分離層としても使用する。

【００３７】この実施例は、第１導電型の半導体基板上
に第２導電型埋込層を介して形成した第２導電型エピタ
キシャル層を第１島領域と第２島領域に分離し、第１島
領域には高耐圧のバイポーラ・リニヤトランジスタを、
第２島領域にはＩＩＬを形成するとともに、第１島領域
内に形成されたバイポーラ・リニヤトランジスタの第１
導電型のベース層底面から第２導電型の埋込層までの距
離が、第２島領域内に形成されたＩＩＬの第１導電型の
ベース層底面から第２導電型の埋込層までの距離よりも
大きい半導体集積回路の製造方法であって、１の半導体
基板上のバイポーラ・リニヤトランジスタ部に第２導電
型不純物をデポジットし、第１の半導体基板上のＩＩＬ
部に第１導電型不純物をデポジットし、第１導電型半導
体基板上に１層目の第２導電型エピタキシャル層を積層
し、該１層目の第２導電型エピタキシャル層のＩＩＬ部
に第２導電型不純物をデポジットし、第１層目の第２導
電型エピタキシャル層上に第２導電型エピタキシャル層
を積層し、２層目の第２導電型エピタキシャル層の表面
から第１島領域と第２島領域を分離する分離層を形成す
るとともに、前記第１導電型半導体基板上にデポジット
した第２導電型不純物および第１導電型不純物を１層目
の第２導電型エピタキシャル層へ再拡散して第２導電型
埋込層および第１導電型埋込層を形成し、１層目の第２
導電型エピタキシャル層にデポジットした第２導電型不
純物を２層目の第２導電型エピタキシャル層へ再拡散し
てして第２導電型埋込層を形成する。

【００３８】すなわち、本実施例は前述した第３の実施
例と同様にエピタキシャル層の形成を２回行うことを基
本としており、第３の実施例と異なる点は、１層目のＮ
型埋込層２ａを形成した後、１層目のエピタキシャル層
３ａを形成し、該エピタキシャル層３ａ上に素子分離領
域４ａとＩＩＬ形成領域５ｂにＰ型埋込層２ｃを選択的
に形成する点である。

【００３９】以降については第３の実施例と同様にＩＩ
Ｌ形成領域に形成したＰ型埋込層２ｃ上にＮ型埋込層２
ｂを形成し２層目のエピタキシャル層３ｂを積層し、そ
の後、第１の実施例と同様の工程を経て、第１島領域５
ａにＮＰＮトランジスタを、第２島領域にＩＩＬを形成
する。

【００４０】本実施例についても前記第１の実施例と同
様の効果を得ることができる。

【００４１】なお、この実施例についてはＰ型埋込層２
ｃとエピタキシャル層表面からの分離層４による上下分
離が可能となるため第３の実施例よりも各素子を縮小で
きるメリットがある。

【００４２】

【発明の効果】バイポーラ・リニヤ素子とＩＩＬを混載
する半導体集積回路おいて、ＩＩＬの高速化とともに通
常のバイポーラ・リニヤ素子であるＮＰＮトランジスタ
の耐圧向上が可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例にかかるＮＰＮトラン
ジスタとＩＩＬを混載した半導体集積回路の構造を説明
する断面図

【図２】図１の半導体集積回路の製造工程を説明する
図

【図３】本発明の第２の実施例にかかるＮＰＮトラン
ジスタとＩＩＬを混載した半導体集積回路の構造を説明
する断面図

【図４】本発明の第３の実施例にかかるＮＰＮトラン
ジスタとＩＩＬを混載した半導体集積回路の構造を説明
する断面図

【図５】本発明の第４の実施例にかかるＮＰＮトラン
ジスタとＩＩＬを混載した半導体集積回路の構造を説明
する断面図

【図６】従来のＮＰＮトランジスタとＩＩＬを混載し
た半導体集積回路の構造を説明する断面図

【符号の説明】

１Ｐ型半導体基板２ａ，２ｂＮ型埋込層２ｃＰ型埋込層３Ｎ型エピタキシャル層４分離層５ａ第１島領域５ｂ第２島領域６ＮＰＮトランジスタベース層７ＮＰＮトランジスタエミッタ層８ＮＰＮトランジスタコレクタコンタクト領域９Ｎ型カラー層１０ＩＩＬベース層１１ＩＩＬインジェクタ領域１２ＩＩＬベースコンタクト領域１３ＩＩＬコレクタ層

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F003 AP06 BA25 BA29 BC05 BC08 BC90 BG03 BJ01 BN03 BP08 BP09 BP11 BP31 BP41 5F082 AA02 AA14 BA02 BA12 BA13 BA14 BA21 BA38 BA42 BA43 BA47 BC03 EA04 EA08 EA12 EA22

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基板上に第２導電型
の埋込層を介して形成した第２導電型エピタキシャル層
を第１島領域と第２島領域に分離し、第１島領域には高
耐圧のバイポーラ・リニヤトランジスタを、第２島領域
にはＩＩＬを形成した半導体集積回路において、第１島領域内に形成されたバイポーラ・リニヤトランジ
スタの第１導電型のベース層底面から第２導電型の埋込
層までの距離が、第２島領域内に形成されたＩＩＬの第
１導電型のベース層底面から第２導電型の埋込層までの
距離よりも大きいことを特徴とする半導体集積回路。
【請求項２】バイポーラ・リニヤトランジスタ部に形
成された第２導電型の埋込層を形成する不純物の拡散係
数が、ＩＩＬ部に形成された第２導電型の埋込層を形成
する不純物の拡散係数よりも小さいことを特徴とする請
求項１に記載の半導体集積回路。
【請求項３】バイポーラ・リニヤトランジスタ部に形
成された第２導電型の埋込層をＳｂ（アンチモン）で、
ＩＩＬ部に形成された第２導電型の埋込層をＰ（リン）
で形成したことを特徴とする請求項２に記載の半導体集
積回路。
【請求項４】ＩＩＬ部に形成された第２導電型の埋込
層の不純物ピーク濃度が１×１０¹⁷ａｔｏｍｓ／Ｃｍ³
以上であることを特徴とする請求項３に記載の半導体集
積回路。
【請求項５】第２島領域表面がシリコンエッチされて
おり、第１島領域にバイポーラ・リニヤトランジスタ
を、第２島領域にＩＩＬを形成したことを特徴とする請
求項１に記載の半導体集積回路。
【請求項６】第１導電型の半導体基板上に１層目第２
導電型エピタキシャル層と２層目の第２導電型エピタキ
シャル層を積層し、バイポーラ・リニヤトランジスタを
形成する第１島領域が第１導電型の半導体基板上に１層
目の第２導電型の埋込層を介して積層された１層目およ
び２層目の第２導電型エピタキシャル層で形成され、Ｉ
ＩＬを形成する第２島領域が第１導電型の半導体基板上
に積層された１層目および２層目の第２導電型の埋込層
と２層目の第２導電型エピタキシャル層で形成されたこ
とを特徴とする請求項１に記載の半導体集積回路。
【請求項７】ＩＩＬを形成する第２島領域の１層目埋
込層を第１導電型で形成し、該埋込層を素子分離のため
の下方分離層としても使用することを特徴とする請求項
６に記載の半導体集積回路。
【請求項８】第１導電型の半導体基板上に第２導電型
の埋込層を介して形成した第２導電型エピタキシャル層
を第１島領域と第２島領域に分離し、第１島領域には高
耐圧のバイポーラ・リニヤトランジスタを、第２島領域
にはＩＩＬを形成するとともに、第１島領域内に形成さ
れたバイポーラ・リニヤトランジスタの第１導電型のベ
ース層底面から第２導電型の埋込層までの距離が、第２
島領域内に形成されたＩＩＬの第１導電型のベース層底
面から第２導電型の埋込層までの距離よりも大きい半導
体集積回路の製造方法において、第１導電型半導体基板上のバイポーラ・リニヤトランジ
スタ部に第２導電型不純物をデポジットし、第１導電型
半導体基板上のＩＩＬ部に上記バイポーラ・リニヤトラ
ンジスタ部にデポジットする第２導電型不純物の拡散係
数よりも大きな第２導電型不純物をデポジットし、第１
導電型半導体基板上に第２導電型エピタキシャル層を積
層し、第２導電型エピタキシャル層の表面から第１島領
域と第２島領域を分離する分離層を形成するとともに、
前記デポジットした第２導電型不純物を前記第２導電型
エピタキシャル層へ再拡散して第２導電型埋込層を形成
することを特徴とする半導体集積回路の製造方法。
【請求項９】バイポーラ・リニヤトランジスタ部へデ
ポジットする第２導電型不純物がＳｂ（アンチモン）で
あり、ＩＩＬ部へデポジットする第２導電型不純物がＰ
（リン）あることを特徴とする請求項８に記載の半導体
集積回路の製造方法。
【請求項１０】ＩＩＬ部に形成された第２導電型埋込
層の不純物ピーク濃度が１×１０¹⁷ａｔｏｍｓ／Ｃｍ³
以上であるように第２導電形不純物をデポジットするこ
とを特徴とする請求項９に記載の半導体集積回路の製造
方法。
【請求項１１】第１導電型の半導体基板上に第２導電
型の埋込層を介して形成した第２導電型エピタキシャル
層を第１島領域と第２島領域に分離し、第１島領域には
高耐圧のバイポーラ・リニヤトランジスタを、第２島領
域にはＩＩＬを形成するとともに、第１島領域内に形成
されたバイポーラ・リニヤトランジスタの第１導電型の
ベース層底面から第２導電型の埋込層までの距離が、第
２島領域内に形成されたＩＩＬの第１導電型のベース層
底面から第２導電型の埋込層までの距離よりも大きい半
導体集積回路の製造方法において、第１の半導体基板上
のバイポーラ・リニヤトランジスタ部およびＩＩＬ部に
第２導電型不純物をデポジットし、第１導電型半導体基
板上に第２導電型エピタキシャル層を積層し、第２導電
型エピタキシャル層の第２島領域表面をシリコンエッチ
し、第２導電型エピタキシャル層の表面から第１島領域
と第２島領域を分離する分離層を形成するとともに、前
記デポジットした第２導電型不純物を前記第２導電型エ
ピタキシャル層へ再拡散して第２導電型埋込層を形成
し、第１島領域にリニヤトランジスタを、第２島領域に
ＩＩＬを形成することを特徴とする半導体集積回路の製
造方法。
【請求項１２】第１導電型の半導体基板上に第２導電
型埋込層を介して形成した第２導電型エピタキシャル層
を第１島領域と第２島領域に分離し、第１島領域には高
耐圧のバイポーラ・リニヤトランジスタを、第２島領域
にはＩＩＬを形成するとともに、第１島領域内に形成さ
れたバイポーラ・リニヤトランジスタの第１導電型のベ
ース層底面から第２導電型の埋込層までの距離が、第２
島領域内に形成されたＩＩＬの第１導電型のベース層底
面から第２導電型の埋込層までの距離よりも大きい半導
体集積回路の製造方法において、第１の半導体基板上の
バイポーラ・リニヤトランジスタ部およびＩＩＬ部に第
２導電型不純物をデポジットし、第１導電型半導体基板
上に１層目の第２導電型エピタキシャル層を積層し、該
１層目の第２導電型エピタキシャル層のＩＩＬ部に第２
導電型不純物をデポジットし、１層目の第２導電型エピ
タキシャル層上に２層目の第２導電型エピタキシャル層
を積層し、２層目の第２導電型エピタキシャル層の表面
から第１島領域と第２島領域を分離する分離層を形成す
るとともに、前記デポジットした第２導電型不純物を前
記１層目および２層目の第２導電型エピタキシャル層へ
再拡散して第２導電型埋込層を形成することを特徴とす
る半導体集積回路の製造方法。
【請求項１３】第１導電型の半導体基板上に第２導電
型埋込層を介して形成した第２導電型エピタキシャル層
を第１島領域と第２島領域に分離し、第１島領域には高
耐圧のバイポーラ・リニヤトランジスタを、第２島領域
にはＩＩＬを形成するとともに、第１島領域内に形成さ
れたバイポーラ・リニヤトランジスタの第１導電型のベ
ース層底面から第２導電型の埋込層までの距離が、第２
島領域内に形成されたＩＩＬの第１導電型のベース層底
面から第２導電型の埋込層までの距離よりも大きい半導
体集積回路の製造方法において、第１の半導体基板上の
バイポーラ・リニヤトランジスタ部に第２導電型不純物
をデポジットし、第１の半導体基板上のＩＩＬ部に第１
導電型不純物をデポジットし、第１導電型半導体基板上
に１層目の第２導電型エピタキシャル層を積層し、該１
層目の第２導電型エピタキシャル層のＩＩＬ部に第２導
電型不純物をデポジットし、第１層目の第２導電型エピ
タキシャル層上に第２導電型エピタキシャル層を積層
し、２層目の第２導電型エピタキシャル層の表面から第
１島領域と第２島領域を分離する分離層を形成するとと
もに、前記第１導電型半導体基板上にデポジットした第
２導電型不純物および第１導電型不純物を１層目の第２
導電型エピタキシャル層へ再拡散して第２導電型埋込層
および第１導電型埋込層を形成し、１層目の第２導電型
エピタキシャル層にデポジットした第２導電型不純物を
２層目の第２導電型エピタキシャル層へ再拡散してして
第２導電型埋込層を形成することを特徴とする半導体集
積回路の製造方法。