JPH0964209A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH0964209A
JPH0964209A JP7217881A JP21788195A JPH0964209A JP H0964209 A JPH0964209 A JP H0964209A JP 7217881 A JP7217881 A JP 7217881A JP 21788195 A JP21788195 A JP 21788195A JP H0964209 A JPH0964209 A JP H0964209A
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insulating film
gate electrode
film
floating gate
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JP7217881A
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Yoshio Ozawa
良夫 小澤
Shigehiko Saida
繁彦 齋田
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Toshiba Corp
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Abstract

(57)【要約】 【課題】ＥＥＰＲＯＭのゲート電極間絶縁膜の欠陥密度
を低減すること。 【解決手段】制御ゲート電極１３、浮遊ゲート電極１７
として非晶質シリコン膜を用いる。後熱工程で非晶質シ
リコン膜が結晶化しないように、非晶質シリコン膜中に
所定濃度の酸素を添加する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、絶縁膜を挟んで対
向する第１および第２の導電層を有する半導体装置およ
びその製造方法に関する。
【０００２】
【従来の技術】従来より、情報処理装置の記憶装置とし
て、磁気ディスク装置が広く用いられている。しかし、
磁気ディスク装置は、高度に精密な機械的駆動機構を有
するので衝撃に弱く、また、機械的に記憶媒体にアクセ
スするので高速なアクセスができない等の欠点がある。
【０００３】そこで、近年、情報処理装置の記憶装置と
して、半導体記憶装置の開発が進められている。半導体
記憶装置は、機械的駆動部分を有しないので衝撃に強
く、高速なアクセスが可能である。
【０００４】ところで、、不揮発性半導体記憶装置の一
つであるＥＥＰＲＯＭでは、浮遊ゲート電極や制御ゲー
ト電極等のゲート電極材料として、生産性や、後工程の
高温熱処理におけるゲート電極と下地絶縁膜との界面の
安定性の観点から、３価または５価の不純物をドーピン
グした多結晶シリコンが用いられている。
【０００５】しかし、浮遊ゲート電極として多結晶シリ
コン膜を用いた場合には以下のような問題があった。す
なわち、浮遊ゲート電極と制御ゲート電極と間の絶縁膜
（ゲート電極間絶縁膜）を薄膜化するにつれて、ゲート
電極間絶縁膜の欠陥密度が増加するという問題があっ
た。このような問題はＥＥＰＲＯＭの微細化（高集積
化）や低電圧化の妨げとなっていた。
【０００６】なお、この種の問題を解決するには、浮遊
ゲート電極として、単結晶シリコン膜を用いることが考
えられる。単結晶シリコン膜の形成方法としては、非晶
質シリコン膜の単結晶化方法が知られている（特開平３
−１９６６７３）。
【０００７】この方法では、まず、シード領域を形成す
る。次いでこのシード領域上に非晶質シリコン膜を堆積
した後、この非晶質シリコン膜中に不純物をイオン注入
法等により添加する。最後に、結晶化のために横方向の
固相成長やレーザアニールを用いて、非晶質シリコン膜
を単結晶化する。
【０００８】しかしながら、この方法を用いた場合に
は、浮遊ゲート電極に多結晶シリコン膜を用いた場合に
比べて、シード領域の形成、結晶化のためのアニールな
どの余計な工程が追加され、プロセスが複雑化するとい
う問題があった。
【０００９】
【発明が解決しようとする課題】上述の如く、従来のＥ
ＥＰＲＯＭでは、浮遊ゲート電極や制御ゲート電極等の
ゲート電極として多結晶シリコン膜を用いていたが、ゲ
ート電極間絶縁膜の薄膜化を進めると、ゲート電極間絶
縁膜の欠陥密度が増大するという問題があった。
【００１０】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、絶縁膜を挟んで対向す
る第１および第２の導電層を有する半導体装置におい
て、該絶縁膜の薄膜化を進めても、欠陥密度の増大を抑
制できる半導体装置およびその製造方法を提供すること
にある。
【００１１】
【課題を解決するための手段】
［概要］上記目的を達成するために、本発明に係る半導
体装置（請求項１）は、絶縁膜を挟んで対向する第１お
よび第２の導電層を有し、前記絶縁膜側の前記第１の導
電層、前記第２の導電層、もしくは前記第１の導電層お
よび前記第２の導電層は、前記第１の導電層と前記第２
の導電層との対向領域の周縁部分の少なくとも一部にお
いて非晶質構造の導電層になっており、前記非晶質構造
の導電層は、酸素、窒素、炭素、アルゴン、塩素および
弗素の一つまたは二つ以上の元素を有し、かつ前記一つ
の元素の濃度または前記二つ以上の元素の合計濃度が
０．１ａｔ．％以上２０ａｔ．％以下に設定されている
ことを特徴とする。
【００１２】また、本発明に係る他の半導体装置（請求
項２）は、絶縁膜を挟んで対向する第１および第２の導
電層を有し、前記絶縁膜側の前記第１の導電層、前記第
２の導電層、もしくは前記第１の導電層および前記第２
の導電層は、多結晶構造の導電層であり、前記多結晶構
造の導電層は、前記第１の導電層と前記第２の導電層と
の対向領域の周縁部分において、他の部分よりも平均粒
径が小さいことを特徴とする。
【００１３】また、本発明に係る他の半導体装置（請求
項３）は、素子分離用の第１の絶縁膜およびこの第１の
絶縁膜により規定された素子形成領域上に形成された第
１の導電層と、この第１の導電層上に形成された第２の
絶縁膜と、前記第１の絶縁膜および前記第２の絶縁膜を
介して第１の導電層に対向する第２の導電層とを有し、
前記第２の絶縁膜側の前記第１の導電層、前記第２の導
電層、もしくは前記第１の導電層および前記第２の導電
層は、多結晶構造の導電層であり、前記第２の絶縁膜側
の前記多結晶構造の導電層は、前記第１の導電層と前記
第２の導電層との対向領域の周縁部分のうち、前記第１
の絶縁膜に接する前記多結晶構造の導電層の端部以外を
除いた周縁部分において、他の部分よりも平均粒径が小
さいことを特徴とする。
【００１４】また、本発明に係る他の半導体装置（請求
項４）は、上記半導体装置（請求項１、請求項２、請求
項３）において、第１の導電層が浮遊ゲート電極、第２
の導電層が制御ゲート電極であることを特徴とする。
【００１５】また、本発明に係る半導体装置の製造方法
（請求項５）は、基板上に第１の導電層、絶縁膜、第２
の導電層を順次形成した後、前記第１の導電層、前記絶
縁膜、前記第２の導電層を所定形状にエッチングする工
程を有する半導体装置の製造方法において、前記第１の
導電層、前記第２の導電層、もしくは前記第１の導電層
および前記第２の導電層を、酸素、窒素、炭素、アルゴ
ン、塩素および弗素の一つまたは二つ以上の元素を含む
原料を用いたＣＶＤ法により形成し、かつ前記絶縁膜側
の前記第１の導電層、前記第２の導電層、もしくは前記
第１の導電層および前記第２の導電層と、前記絶縁膜と
の界面部分の少なくとも一部分が、前記一つの元素の濃
度または前記二つ以上の元素の合計濃度が０．１ａｔ．
％以上２０ａｔ．％以下の非晶質構造の導電層となるべ
く、前記ＣＶＤ法の成膜条件を設定することを特徴とす
る。
【００１６】［作用］多結晶シリコン膜からなる浮遊ゲ
ート電極を用いた場合、ゲート電極間絶縁膜が薄膜化す
るにつれて、ゲート電極間絶縁膜の欠陥密度が増加する
主原因は、浮遊ゲート電極および制御ゲート電極を自己
整合的に加工した後の酸化工程（後酸化工程）で起こる
バーズビーク酸化にあることが分かった。
【００１７】すなわち、図１２に示すように、後酸化工
程の際に、酸化剤が後酸化膜９１を拡散して浮遊ゲート
電極９２と制御ゲート電極９３との対向領域の周縁部の
ゲート電極間絶縁膜９４に供給され、これにより、周縁
部の浮遊ゲート電極９２である多結晶シリコン膜が酸化
され、バーズビーク９５が形成される。
【００１８】このとき、多結晶シリコン膜の結晶粒界に
は酸化に伴う体積膨脹の結果、応力が生じ、この応力を
緩和するような応力が多結晶シリコンのグレインに働
く。この結果、多結晶シリコンのグレインが突起状に成
長し、周縁部の多結晶シリコン膜には突起９６が生じ
る。
【００１９】この突起９６により周縁部のゲート電極間
絶縁膜９４は薄くなる。また、突起９６により周縁部の
ゲート電極間絶縁膜９４は応力を受ける。このような薄
膜化や応力発生により周縁部のゲート電極間絶縁膜９４
の欠陥密度は高くなる。
【００２０】このような欠陥密度は絶縁破壊の原因とな
り、実際、周縁部で絶縁破壊が起きることを確認した。
なお、図１２において、９７はシリコン基板、９８は拡
散層、９９はゲート絶縁膜を示している。
【００２１】そこで、本願発明（請求項１）では、第１
の導電層、第２の導電層、もしくは第１の導電層および
第２の導電層を、第１の導電層と第２の導電層との対向
領域の周縁部分の少なくとも一部において非晶質構造の
導電層としている。
【００２２】非晶質構造の導電層であれば結晶粒界は存
在しないので、後酸化工程でグレインが突起状に成長す
ることはない。したがって、周縁部分の絶縁膜が薄膜化
したりなどして、周縁部分の絶縁膜の欠陥密度が高くな
るという問題は起こらない。
【００２３】また、本発明では、非晶質構造の導電層
は、酸素、窒素、炭素、アルゴン、塩素および弗素の一
つまたは二つ以上の元素を有し、かつ前記一つの元素の
濃度または前記二つ以上の元素の合計濃度を０．１ａ
ｔ．％以上２０ａｔ．％以下に設定している。
【００２４】これは上記元素の場合において０．１ａｔ
％以上すると、非晶質構造の導電層の結晶化温度が急激
に高くなり、後熱工程で非晶質構造の導電層が結晶化す
るのを効果的に防止できることが分かったからである。
一例として、図１３にそのことを表している非晶質シリ
コン膜についての含有窒素濃度と非酸化性雰囲気アニー
ルによる結晶化温度の特性図を示す。なお、窒素以外の
他の一つの元素、２種類以上の元素の場合についても同
様な結果が得られた。
【００２５】また、上記元素の場合において２０ａｔ．
％以下にしているのは、２０ａｔ．％よりも高くなる
と、電子キャリア濃度が減少して非晶質構造の導電層が
空乏化し、第１の導電膜と第２の導電膜とこれら導電膜
の間の絶縁膜とからなる容量体の容量値が減少するから
である。図１４にそのことを表している非晶質シリコン
膜についての含有窒素濃度と電子キャリア濃度の特性図
を示す。なお、窒素以外の他の一つの元素、２種類以上
の元素の場合についても同様な結果が得られた。
【００２６】そして、上記絶縁膜の容量の減少を実用上
問題がない値である１μＦ／ｃｍ2以下にするには、少
なくとも電子キャリア濃度を２×１０19ｃｍ-3以上にし
なければならず、そのためには、図１４から分かるよう
に、２０ａｔ．％以下にする必要がある。
【００２７】また、本願発明（請求項２、請求項３）で
は、第１の導電層、第２の導電層、もしくは第１の導電
層および第２の導電層は多結晶構造の導電層であるが、
問題となる周縁部分の少なくとも一部の平均粒径を他の
部分よりも小さくしているので、後酸化工程等の後熱工
程で結晶粒界に生じる応力は小さくなる。したがって、
後酸化工程で生じる突起は従来に比べて小さくなり、絶
縁膜の薄膜化を進めても、周縁部分の絶縁膜の欠陥密度
の増加を抑制できるようになる。
【００２８】なお、上記本発明に係る半導体装置（請求
項１、請求項２）において、第１の導電層と第２の導電
層との対向領域の周縁部分の少なくとも一部が非晶質構
造もしくは他の部分よりも平均粒径が小さい多結晶構造
の導電層であれば、上述したように本発明の効果を得る
ことができるが、特に全ての周縁部分が係る非晶質構造
もしくは多結晶構造であれば、本発明の効果は顕著なも
のとなる。
【００２９】
【発明の実施の形態】以下、図面を参照しながら発明の
実施の形態（実施形態）を説明する。図１は、本発明の
第１の実施形態に係るＥＥＰＲＯＭの製造方法を示す工
程断面図である。図中、右側の断面図は左側の断面図の
素子形成領域をチャネル長方向に平行な面で切断した図
である（他の工程断面図も同様）。なお、以下の実施形
態では、ＮＡＮＤ型のＥＥＰＲＯＭを想定しているが、
他のタイプの場合でも同様の製造方法を用いることがで
きる。（第１の実施形態）まず、図１（ａ）に示すよう
に、ｐ型シリコン基板１１（例えば、比抵抗１０Ωｃ
ｍ、結晶面（１００））の全面に熱酸化法によりトンネ
ルゲート絶縁膜としての厚さ１０ｎｍのシリコン酸化膜
１２を形成する。
【００３０】次に同図（ａ）に示すように、シリコン酸
化膜１２上に浮遊ゲート電極となる厚さ３００ｎｍの非
晶質シリコン１３膜をＣＶＤ法により形成する。原料ガ
スとしては例えばＳｉＨ4 を用い、成膜温度は例えば５
５０℃とする。
【００３１】次に非晶質シリコン膜１３にリンおよび窒
素をイオン注入法によりそれぞれ５×１０20ｃｍ-3、１
×１０21ｃｍ-3ずつ添加する。これにより、非晶質シリ
コン膜１３は窒素を２．０ａｔ．％含むことになり、窒
素を２．０ａｔ．％含んだ非晶質のシリコンからなる浮
遊ゲート電極が得られる。
【００３２】次にフォトリソグラフィによりマスクパタ
ーンを形成した後、このマスクパターンをマスクにし
て、反応性イオンエッチング法により、不純物が添加さ
れた非晶質シリコン膜１３、シリコン酸化膜１２、ｐ型
シリコン板１１を順次エッチングして素子分離用の溝１
４を形成する。
【００３３】次に図５（ｂ）に示すように、素子分離用
絶縁膜１５となる溝１４から溢れる程度の厚さ（例えば
５００ｎｍ）の厚いシリコン酸化膜を全面に堆積した
後、反応性イオンエッチング法によりエッチバックして
素子分離用絶縁膜１５を形成する。
【００３４】次に図５（ｃ）に示すように、全面にゲー
ト電極間絶縁膜となる厚さ１２ｎｍの薄いシリコン酸化
膜１６を形成する。次にシリコン酸化膜１６上に制御ゲ
ート電極となる厚さ３００ｎｍの多結晶シリコン膜１７
をＣＶＤ法により形成する。原材料ガスとしては例えば
ＳｉＨ4 を用い、成膜温度は例えば６００℃とする。こ
の後、多結晶シリコン膜１７にリンをイオン注入法によ
り３×１０20ｃｍ-3添加する。
【００３５】次に図５（ｄ）に示すように、フォトリソ
グラフィによりマスクパターンを形成した後、このマス
クパターンをマスクにして、反応性イオンエッチング法
により、多結晶シリコン膜１７、薄いシリコン酸化膜１
６、多結晶シリコン膜１３をエッチングしてゲート電極
部（制御ゲート電極１７、ゲート電極間絶縁膜１６、浮
遊ゲート電極１３）を形成する。
【００３６】次に同図（ｄ）に示すように、制御ゲート
電極１７をマスクにしてｎ型不純物をｐ型シリコン基板
１１にイオン注入することにより、自己整合的にｎ- 型
拡散層領域１８を形成する。最後に、酸素雰囲気中で９
００℃の熱処理により、上記不純物を活性化する。
【００３７】本実施形態のように浮遊ゲート電極として
窒素添加（１×１０21ｃｍ-3）の非晶質シリコン膜を用
いることにより、９００℃程度の高温の後酸化工程でも
結晶化しない浮遊ゲート電極１３を形成することができ
る。
【００３８】また、本実施形態では、窒素添加の非晶質
シリコン膜の形成方法として、窒素のイオン注入による
方法を示したが、ＣＶＤ法で形成しても良く、その形成
条件は、ＳｉＨ2 Ｃｌ2 、ＮＨ3 を原料ガスとして用
い、ＳｉＨ2 Ｃｌ2 ：ＮＨ3 の流量比を５：１〜１００
０：１で、圧力を１００ｍＴｏｒｒ〜１０ｍＴｏｒｒ、
成膜温度８００℃〜６５０℃とすることが望ましい。さ
らにＣＶＤ法で浮遊ゲート電極を形成する場合、同時に
ＰＨ3 等の不純物を原料ガスとして供給するにより、浮
遊ゲート電極の低抵抗化を図ることができる。
【００３９】また、本実施形態では、窒素の例を示した
が、その代わりに例えば酸素を用いても良く、その場
合、非晶質シリコン膜中にイオン注入法により酸素を添
加しても良いし、あるいはＳｉＨ4 とＮ2 Ｏとを原料ガ
スとして用いたＣＶＤ法を用いても良い。
【００４０】なお、窒素、酸素の代わりに、炭素、アル
ゴン、塩素および弗素を用いても良い。また、窒素、酸
素、炭素、アルゴン、塩素および弗素の二つ以上の元素
を用いても良い。いずれの場合、一つの元素の濃度また
は二つ以上の元素の合計濃度が０．１ａｔ．％以上２０
ａｔ．％以下にする。
【００４１】図２は、本実施形態の方法に従い作製され
たメモリセルと従来の多結晶シリコンを浮遊電極に用い
たメモリセルのＯＮＯ膜の欠陥密度とＯＮＯ膜厚との関
係を示した図である。図２から本実施形態の方法に基づ
いて作成されたメモリセルは、従来のメモリセルに比べ
て、ＯＮＯ膜の薄膜化を進めても、ＯＮＯ膜の欠陥密度
が十分に低くなっていることが分かる。
【００４２】このように本実施形態の方法に従って形成
されたメモリセルにおいて、ＯＮＯ膜の欠陥密度が下が
っている理由は以下の通りである。すなわち、本実施形
態のように浮遊ゲート電極を非晶質シリコン膜にしたこ
とにより、後酸化時に浮遊ゲート電極が酸化されても、
浮遊ゲート電極に多結晶シリコン膜を用いた場合とは異
なって結晶粒界がないので、グレインが突起状に成長す
ることがないからである。
【００４３】また、本実施形態によれば、浮遊ゲート電
極に単結晶シリコンを用いた場合に比べて工程数を減ら
すことができる。すなわち、本実施形態では、単結晶化
工程が不要なので、シード領域の形成、結晶化のための
アニールなどの余計な工程は追加されず、プロセスが複
雑化するという問題はない。 （第２の実施形態）図３は、本発明の第２の実施形態に
係るＥＥＰＲＯＭの製造方法を示す工程断面図である。
【００４４】第１の実施形態では、浮遊ゲート電極の全
体が非晶質化されている場合の例を示したが必ずしも浮
遊ゲート電極の全体が非晶質化されている必要はない。
本実施形態では、浮遊ゲート電極のうちゲート電極間絶
縁膜と接する面から０．１μｍ以内にある浮遊ゲート電
極が、酸素を１．０ａｔ．％含んでおり、結晶粒界の無
い構造（非晶質構造）のシリコン膜になっている。すな
わち、本実施形態では、ゲート電極間絶縁膜側の浮遊ゲ
ート電極が選択的に非晶質構造のシリコン膜となってい
る。
【００４５】まず、図３（ａ）に示すように、ｐ型シリ
コン基板２１（例えば、比抵抗１０Ωｃｍ、結晶面（１
００））の全面に熱酸化法によりトンネルゲート絶縁膜
としての厚さ１０ｎｍのシリコン酸化膜２２を形成す
る。
【００４６】次に同図３（ａ）に示すように、シリコン
酸化膜２２上に浮遊ゲート電極（非晶質シリコン膜２３
ａ，多結晶シリコン膜２３ｂ）となる厚さ３００ｎｍの
多結晶シリコン膜をＣＶＤ法により形成する。原料ガス
としては例えばＳｉＨ4 を用い、成膜温度は例えば６０
０℃とする。
【００４７】この後、加速電圧４０ｋｅＶの条件で、上
記多結晶シリコン膜に窒素およびリンをそれぞれ５×１
０20ｃｍ-3、１×１０21ｃｍ-3ずつイオン注入する。な
お、元素、ドーズ量は上記のものに限定されるものでは
なく、第１の実施形態と同様に変えても良い。
【００４８】この結果、同図３（ａ）に示すように、上
記多結晶シリコン膜の表面から０．１μｍの部分のみに
窒素が選択的に添加され、厚さ０．１μｍの非晶質シリ
コン膜２３ａが形成される。したがって、浮遊ゲート電
極となるシリコン膜は、厚さ０．１μｍの非晶質シリコ
ン膜２３ａと厚さ０．２μｍの多結晶シリコン膜２３ｂ
とから構成されることになる。
【００４９】次に同図（ａ）に示すように、フォトリソ
グラフィによりマスクパターンを形成した後、このマス
クパターンをマスクにして、反応性イオンエッチング法
により、非晶質シリコン膜２３ａ、多結晶シリコン膜２
３ｂ、シリコン酸化膜２２、ｐ型シリコン板２１を順次
エッチングして素子分離用の溝２４を形成する。
【００５０】次に図３（ｂ）に示すように、素子分離用
絶縁膜２５となる溝２４から溢れる程度の厚さ（例えば
５００ｎｍ）の厚いシリコン酸化膜を全面に堆積した
後、反応性イオンエッチング法によりエッチバックし
て、素子分離絶縁膜２５を形成する。
【００５１】次に図３（ｃ）に示すように、全面にゲー
ト電極間絶縁膜となる厚さ１２ｎｍの薄いシリコン酸化
膜２６を形成する。この後、同図（ｃ）に示すように、
シリコン酸化膜２６上に制御ゲート電極となる厚さの３
００ｎｍの多結晶シリコン膜２７をＣＶＤ法により形成
する。原料ガスとしては例えばＳｉＨ4 を用い、成膜温
度は例えば６００℃とする。この後、多結晶シリコン膜
２７にリンをイオン注入法により３×１０20ｃｍ-3添加
する。
【００５２】次に図３（ｄ）に示すように、フォトリソ
グラフィによりマスクパターンを形成した後、このマス
クパターンをマスクにして、反応性イオンエッチング法
により、多結晶シリコン膜２７、薄いシリコン酸化膜２
６、多結晶シリコン膜２３をエッチングしてゲート電極
部（制御ゲート電極２７、ゲート電極間絶縁膜２６、浮
遊ゲート電極２３ａ，２３ｂ）を形成する。
【００５３】次に同図（ｄ）に示すように、制御ゲート
電極２７をマスクにしてｎ型不純物をｐ型シリコン基板
２１にイオン注入することにより、自己整合的にｎ- 型
拡散層領域２８を形成する。最後に、酸素雰囲気中で９
００℃の熱処理により、上記不純物の活性化をする。
【００５４】本実施形態によれば、浮遊ゲート電極２３
ａ（ゲート電極間絶縁膜側の浮遊ゲート電極）は非晶質
シリコンとなっているために、後酸化工程の際にゲート
電極間絶縁膜側の浮遊ゲート電極２３ａに突起は生じな
い。したがって、ゲート電極間絶縁膜２６の欠陥密度の
増大を招かずに、ゲート電極間絶縁膜２６の薄膜化でき
る。
【００５５】さらに、トンネル酸化膜側の浮遊ゲート電
極２３ｂが多結晶シリコンであることからトンネル酸化
膜を流れるトンネル電流を大きくすることができる。こ
れは結晶粒界直下のトンネル酸化膜のバリアハイトは下
がり、この領域の電流密度が増加するためである。これ
により、書き込み消去時に必要な電圧を下げることがで
き、素子の微細化が容易になる。
【００５６】また、本実施形態でも浮遊ゲート電極をＣ
ＶＤ法により形成することができる。例えば、ＳｉＨ
4 、ＰＨ3 を原料ガスとして堆積温度６００℃で厚さ２
００ｎｍのリン添加の多結晶シリコン膜を形成した後、
原料ガスにＮＨ3 ガスを加え、堆積温度５５０℃の低温
でリン添加非晶質シリコン膜を１００ｎｍ形成すること
により、浮遊ゲート電極２３ａ，２３ｂを形成すること
もできる。
【００５７】なお、第１、第２の実施形態では、図４
（ａ）に示すように、浮遊ゲート電極４のみが非晶質シ
リコンからなる例を示したが、図４（ｂ）に示すよう
に、制御ゲート電極６のみが非晶質シリコンになってい
ても良いし、図４（ｃ）に示すように、浮遊ゲート電極
４および制御ゲート電極６の両方が非晶質シリコンから
なっていても良い。なお、図４において、１はシリコン
基板、２は拡散層、３はゲート絶縁膜、５はゲート電極
間絶縁膜を示している。
【００５８】また、図５に示すように、浮遊ゲート電極
４の側面部全体４ｂが非晶質シリコンになっていても良
い。言い変えれば、浮遊ゲート電極４を自己整合的に形
成する場合の浮遊ゲート電極となる多結晶シリコン膜の
加工面近傍が非晶質になっていれば良い。なお、図５に
おいて４ａは多結晶シリコンの浮遊ゲート電極を示して
いる。
【００５９】図６は、他の発明の基本概念を示す図であ
る。これはＭＯＳトランジスタに適用した例を示し、図
６（ａ）はＭＯＳトランジスタの断面図、図６（ｂ）は
同ＭＯＳトランジスタのゲート絶縁膜３２に接する面か
ら見たゲート電極３３の周縁部３５を含む部分の結晶粒
径の形状を示す平面図である。
【００６０】図中、３１は不純物が添加されたシリコン
基板（第１の導電層）を示しており、このシリコン基板
３１上にはゲート絶縁膜３２を介してゲート電極３３
（第２の導電層）が配設されている。ゲート絶縁膜３
２、ゲート電極３３は後酸化膜３４により覆われてい
る。
【００６１】ここで、ゲート電極３３は多結晶シリコン
膜から形成され、第１、第２の実施形態の場合とは異な
り、非晶質シリコン膜は存在しない。その代わりに、ゲ
ート電極３３は、図６（ｂ）に示すように、後酸化膜３
４の形成時にバーズビーク酸化が進行する部分であるゲ
ート電極３３の周縁部（シリコン基板３１とゲート電極
３３との対向領域の周縁部）３５において、他の部分よ
りも平均粒径が小さくなっている。平均粒径は小さいほ
ど良いが、望ましくは、平均粒径の値はゲート電極３３
である多結晶シリコン膜の厚さの１／２以下が良い。
【００６２】したがって、周縁部３５の結晶粒界に後酸
化工程で生じる応力は小さくなり、その分、後工程で生
じる突起は従来に比べて小さくなり、ゲート絶縁膜３２
の局所的薄膜化や、周縁部分３５に接するゲート絶縁膜
３２の欠陥密度の増加を抑制できる。
【００６３】なお、周縁部３５の奥行き長ｌは、図７
（ａ）に示すように、バーズビーク３６の奥行き長ｌb
と等しいかそれよりも長いことが好ましい。また、周縁
部３５の高さｄは高いほど良く、したがって、図７
（ｂ）に示すように、高さｄはゲート電極３３の厚さと
同じであることが最もこの好ましい。
【００６４】図８は、本発明の基本概念を示す断面図で
ある。図８において、４１は不純物が添加されたシリコ
ン基板を示しており、このシリコン基板４１上にはトン
ネル絶縁膜４２を介して多結晶シリコンからなる浮遊ゲ
ート電極４３が配設されている。浮遊ゲート電極４３上
にはゲート電極間絶縁膜４４を介して多結晶シリコンか
らなる制御ゲート電極４５（第２の導電層）が配設され
ている。この制御ゲート電極４５、ゲート電極間絶縁膜
４４、浮遊ゲート電極４３、トンネル絶縁膜４２は後酸
化膜４６により覆われている。
【００６５】ここで、図８（ａ）では、ゲート電極間絶
縁膜側の浮遊ゲート電極４３は、後酸化膜４６の形成時
にバーズビーク酸化が進行する部分である周縁部（浮遊
ゲート電極４３と制御ゲート電極４５との対向領域の周
縁部）４７において、他の部分よりも平均粒径が小さく
なっている。
【００６６】また、図８（ｂ）では、ゲート電極間絶縁
膜側の制御ゲート電極４５は、後酸化膜４６の形成時に
バーズビーク酸化が進行する部分である周縁部（浮遊ゲ
ート電極４３と制御ゲート電極４５との対向領域の周縁
部）４８において、他の部分よりも平均粒径が小さくな
っている。
【００６７】周縁部４７および周縁部４８は後酸化工程
におけるグレインの成長に伴う発生応力は小さいので、
後酸化工程で生じる突起は従来に比べて小さくなり、ゲ
ート電極間絶縁膜４４の局所的薄膜化や、ゲート電極間
絶縁膜４４の欠陥密度の増加を抑制できる。また、ゲー
ト電極間絶縁膜４４のリーク電流が結晶粒界近傍で増加
することに起因する電荷保持特性の劣化も防止される。
【００６８】なお、図７に示した周縁部の場合と同様
に、周縁部４７，４８の高さは、ゲート電極４３，４５
の厚さと同じであっても良い。また、バーズビーク酸化
が進行する部分以外の多結晶シリコン膜、特にチャネル
領域の多結晶シリコン膜の平均粒径は小さくしないほう
が良い。これは、平均粒径が小さ過ぎると、書込み／消
去動作後のセルしきい値電圧の絶対値が大きくなり過ぎ
るからである。また、結晶粒界直下における浮遊ゲート
電極とトンネルゲート絶縁膜との界面は不安定で高温工
程後の絶縁膜特性が劣化することが知られており、この
点からも平均粒径を小さくしない方が良い。
【００６９】したがって、浮遊ゲート電極の膜厚全体に
渡って周縁部の一部もしくは全部に選択的に平均粒径の
小さい部分を設ける場合には、前述した周縁部の奥行き
ｌは、バーズビークの奥行き長ｌｂと等しくするから、
それよりも僅かに大きくなるようにすることが最も好ま
しい。
【００７０】また、上記説明では、浮遊ゲート電極４３
（第１の導電層）、ゲート電極間絶縁膜４４および制御
ゲート電極４５（第２の導電層）からなる容量体の場合
について説明したが、不純物が添加されたシリコン基板
４１（第１の導電層）、トンネルゲート絶縁膜４２およ
び浮遊ゲート電極４３（第２の導電層）からなる容量体
についても同様である。
【００７１】なお、本発明の基本概念は、バーズビーク
酸化が進行する部分の多結晶シリコンの平均粒径を小さ
くすることにある。したがって、例えば、浮遊ゲート電
極４３の場合には、図９に示すように、浮遊ゲート電極
４３と制御ゲート電極４５との対向領域の周縁部分か
ら、素子分離絶縁膜４９上の浮遊ゲート電極４３のうち
バーズビーク酸化が進行する部分であるエッジ部（端
部）５０以外の部分４３ｂを除いた部分である周縁部分
４３ａのみを小粒径化すれば良い。なお、図９（ａ）は
図９（ｂ）のゲート電極間絶縁膜４４、制御ゲート電極
４５を省略した図である。また、図８は、図９（ｂ）の
断面斜視図をビット線方向に平行な平面で切断した断面
図に相当する。
【００７２】図９では、エッジ部５０において、浮遊ゲ
ート電極４３と制御ゲート電極４５とはゲート電極間絶
縁膜４４のみを介して対向するように描かれているが、
実際にはバーズビーク酸化による素子分離絶縁膜４９の
食い込みが生じて、両絶縁膜４４，４９を介して対向す
ることになる。 （第３の実施形態）図１０は、本発明の第３の実施形態
に係るＥＥＰＲＯＭの製造方法を示す工程断面図であ
る。これは上記発明をＥＥＰＲＯＭに適用した具体的な
例である。
【００７３】まず、図１０（ａ）に示すように、ｐ型シ
リコン基板５１（例えば、比抵抗１０Ωｃｍ、結晶面
（１００））の全面に熱酸化法によりトンネルゲート絶
縁膜としての厚さ１０ｎｍのシリコン酸化膜５２を形成
する。
【００７４】次に同図（ａ）に示すように、トンネルゲ
ート絶縁膜５２上に浮遊ゲート電極となる厚さ２００ｎ
ｍの多結晶シリコン膜５４をＣＶＤ法により形成した
後、この多結晶シリコン膜５４にリンを例えばイオン注
入法を用いて１×１０20ｃｍ-3添加する。
【００７５】この後、同図（ａ）に示すように、フォト
リソグラフィによりマスクパターンを形成した後、この
マスクパターンをマスクにして、反応性イオンエッチン
グ法により、多結晶シリコン５４、トンネルゲート絶縁
膜５２、ｐ型シリコン基板５１を順次エッチングして素
子分離用の溝５３を形成する。
【００７６】次に図１０（ｂ）に示すように、素子分離
用絶縁膜５７となる溝５３から溢れる程度の厚さ（例え
ば４００ｎｍ）の厚いシリコン酸化膜をＣＶＤ法により
全面に形成した後、化学的機械的研磨法によりエッチバ
ックして素子分離用絶縁膜５７を形成する。
【００７７】次に図１０（ｃ）に示すように、全面に厚
さ８ｎｍのシリコン酸化膜、厚さ１０ｎｍのシリコン窒
化膜、厚さ５ｎｍのシリコン酸化膜からなる３層構造の
ゲート電極間絶縁膜５５を形成する。
【００７８】次に同図（ｃ）に示すように、ゲート電極
間絶縁膜５５上に制御ゲート電極となる厚さ３００ｎｍ
の多結晶シリコン膜５６を形成した後、この多結晶シリ
コン膜５６にリンを例えばイオン注入法により３×１０
20ｃｍ-3添加する。
【００７９】次に同図（ｃ）に示すように、フォトリソ
グラフィによりマスクパターンを形成した後、このマス
クパターンをマスクにして、反応性イオンエッチング法
により、多結晶シリコン膜５６、ゲート電極間絶縁膜５
５、多結晶シリコン膜５４を順次エッチングして、ゲー
ト電極部（制御ゲート電極５６、ゲート電極間絶縁膜５
５、浮遊ゲート電極５４）を形成する。
【００８０】希弗酸処理により自然酸化膜を除去した
後、アルゴン雰囲気中で９００℃、３０分間の熱処理を
行なう。この熱処理の結果、図１０（ｄ）に示すよう
に、リンが外方拡散し、浮遊ゲート電極５４および制御
ゲート電極５６の表面に厚さ３０ｎｍ程度の低濃度ドー
ピング領域５４ａ，５６ａを形成する。
【００８１】これら低濃度ドーピング領域５４ａ，５６
ａをＳＩＭＳ法により分析したところ、低濃度ドーピン
グ領域５４ａのリン濃度は３×１０19ｃｍ-3以下、低濃
度ドーピング領域５６ａのリン濃度は１×１０20ｃｍ-3
以下になっていることを確認した。
【００８２】次に図１０（ｅ）に示すように、酸素雰囲
気中での９００℃、３０分間の熱処理により、浮遊ゲー
ト電極５４および制御ゲート電極５６の表面に、厚さ３
０ｎｍ程度の後酸化膜５８を形成する。
【００８３】最後に、同図（ｅ）に示すように、浮遊ゲ
ート電極５４および制御ゲート電極５６をマスクにして
砒素をシリコン基板５１にイオン注入することにより、
自己整合的にｎ- 型拡散層領域５９を形成する。
【００８４】本実施形態によれば、酸素雰囲気中での熱
処理および前工程のアルゴン雰囲気中での熱処理によ
り、浮遊ゲート電極５４および制御ゲート電極５６を形
成する多結晶シリコン膜はほぼ柱状に結晶成長する。
【００８５】その結晶粒径を断面ＴＥＭにより観察した
ところ、浮遊ゲート電極５４の内側で平均２００ｎｍ、
制御ゲート電極５６の内側で平均３００ｎｍであった
が、浮遊ゲート電極５４、制御ゲート電極５６の周縁部
である低濃度ドーピング領域５４ａ，５６ａは結晶成長
速度が遅く、低濃度ドーピング領域５４ａで平均１００
ｎｍ、低濃度ドーピング領域５６ａで平均１５０ｎｍの
小粒径化領域が形成されていることを確認した。
【００８６】本実施形態によれば、浮遊ゲート電極５４
および制御ゲート電極５６は多結晶シリコン膜である
が、問題となる周縁部分の平均粒径を他の部分よりも小
さくしているので、後酸化工程で結晶粒界に生じる応力
は小さくなる。
【００８７】したがって、後酸化工程で生じる突起（グ
レインの成長）は従来に比べて小さくなり、ゲート電極
間絶縁膜５５の薄膜化を進めても、周縁部分のゲート電
極間絶縁膜５５の欠陥密度の増加を抑制できるようにな
る。 （第４の実施形態）図１１は、本発明の第４の実施形態
に係るＥＥＰＲＯＭの製造方法を示す工程断面図であ
る。
【００８８】まず、図１１（ａ）に示すように、ｐ型シ
リコン基板６１（例えば、比抵抗１０Ωｃｍ、結晶面
（１００））の全面に熱酸化法によりトンネルゲート絶
縁膜としての厚さ１０ｎｍのシリコン酸化膜６２を形成
する。
【００８９】次に同図（ａ）に示すように、トンネルゲ
ート絶縁膜６２上に浮遊ゲート電極となる厚さ２００ｎ
ｍの多結晶シリコン層６４を形成した後、この多結晶シ
リコン層６４にリンを例えばイオン注入法により１×１
０20ｃｍ-3添加する。
【００９０】次に同図（ａ）に示すように、フォトリソ
グラフィによりマスクパターンを形成した後、このマス
クパターンをマスクにして、反応性イオンエッチング法
により、多結晶シリコン膜６４、トンネルゲート絶縁膜
６２、ｐ型シリコン基板６１を順次エッチングして素子
分離用の溝６３を形成する。
【００９１】次に図１１（ｂ）に示すように、素子分離
用絶縁膜６７となる溝６３から溢れる程度の厚さ（例え
ば４００ｎｍ）の厚いシリコン酸化膜をＣＶＤ法により
全面に形成した後、化学的機械的研磨法によりエッチバ
ックして素子分離用絶縁膜６７を形成する。
【００９２】次に図１１（ｃ）に示すように、全面に厚
さ８ｎｍのシリコン酸化膜、厚さ１０ｎｍのシリコン窒
化膜、厚さ５ｎｍのシリコン酸化膜からなる３層構造の
ゲート電極間絶縁膜６５を形成する。
【００９３】次に同図（ｃ）に示すように、ゲート電極
間絶縁膜６５上に制御ゲート電極となる厚さ３００ｎｍ
の多結晶シリコン膜６６を形成した後、この多結晶シリ
コン膜４６にリンを例えばイオン注入法により３×１０
20ｃｍ-3添加する。
【００９４】次に同図（ｃ）に示すように、フォトリソ
グラフィによりマスクパターンを形成した後、このマス
クパターンをマスクにして、反応性イオンエッチング法
により、多結晶シリコン膜６６、ゲート電極間絶縁膜６
５、多結晶シリコン膜６４を順次エッチングして、ゲー
ト電極部（制御ゲート電極６０、ゲート電極間絶縁膜６
５、浮遊ゲート電極６４）を形成する。
【００９５】次に図１１（ｄ）に示すように、イオン注
入法により、シリコン基板６１に対して例えば７°傾け
て、酸素イオン６０を注入して、浮遊ゲート電極６４、
制御ゲート電極６６の表面にそれぞれ厚さ３０ｎｍ程度
の酸素ドーピング領域６４ａ、酸素ドーピング領域６６
ａを形成する。
【００９６】ＳＩＭＳ法により酸素ドーピング領域６４
ａ、酸素ドーピング領域６６ａの酸素濃度を分析したと
ころ、１％程度になっており、内側よりも相対的に高い
ことを確認した。
【００９７】次に図１１（ｅ）に示すように、酸素雰囲
気中での９００℃、３０分間の熱処理により、浮遊ゲー
ト電極６４および制御ゲート電極６６の表面に厚さ３０
ｎｍ程度の後酸化膜６８を形成する。
【００９８】最後に、同図（ｅ）に示すように、浮遊ゲ
ート電極６４および制御ゲート電極６６をマスクにして
砒素をシリコン基板６１にイオン注入することにより、
自己整合的にｎ- 型拡散層領域６９を形成する。
【００９９】本実施形態によれば、酸素雰囲気中での熱
処理により、浮遊ゲート電極６４および制御ゲート電極
６６を形成する多結晶シリコンは、ほぼ柱状に結晶成長
する。
【０１００】その結晶粒径を断面ＴＥＭにより観察した
ところ、浮遊ゲート電極６４で平均２００ｎｍ、制御ゲ
ート電極６６で平均３００ｎｍであったが、各ゲート電
極の周縁部の酸素ドーピング領域の結晶成長速度は遅
く、具体的には、浮遊ゲート電極６４の周縁部である酸
素ドーピング領域６４ａで平均１００ｎｍ、制御ゲート
電極の周縁部である酸素ドーピング領域６６ａで平均１
５０ｎｍの小粒径化領域が形成されているこを確認し
た。
【０１０１】本実施形態によれば、浮遊ゲート電極６４
および制御ゲート電極６６は多結晶シリコン膜である
が、問題となる周縁部分の平均粒径を他の部分よりも小
さくしているので、後酸化工程で結晶粒界に生じる応力
は小さくなる。
【０１０２】したがって、後酸化工程で生じる突起（グ
レインの成長）は従来に比べて小さくなり、ゲート電極
間絶縁膜６５の薄膜化を進めても、周縁部分のゲート電
極間絶縁膜６５の欠陥密度の増加を抑制できるようにな
る。
【０１０３】
【発明の効果】以上詳述したように本発明（請求項１）
によれば、第１の導電層および第２の導電層の少なくと
も一方を非晶質構造の導電層としているので、従来より
も欠陥密度の増加の原因となる結晶粒界が減るので、絶
縁膜の薄膜化に伴う欠陥密度の増大を抑制できるように
なる。
【０１０４】また、本発明（請求項２）によれば、第１
の導電層および第２の導電層の少なくとも一方が多結晶
構造の導電層であるが、後酸化工程で問題となる多結晶
構造の導電層の周縁部分は平均粒径が小さくなっている
ので、後酸化工程で結晶粒界に生じる応力は小さくな
る。したがって、絶縁膜の薄膜化に伴う欠陥密度の増大
を抑制できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＥＥＰＲＯＭの
製造方法を示す工程断面図
【図２】本発明の効果を示すＯＮＯ膜の欠陥密度とＯＮ
Ｏ膜厚との関係を示す特性図
【図３】本発明の第２の実施形態に係るＥＥＰＲＯＭの
製造方法を示す工程断面図
【図４】本発明の変形例を示す断面図
【図５】本発明の他の変形例を示す断面図
【図６】本発明の基本概念を示す図
【図７】周縁部の望ましい寸法を説明するための断面図
【図８】本発明の基本概念を示す断面図
【図９】本発明の基本概念を示す断面斜視図
【図１０】本発明の第３の実施形態に係るＥＥＰＲＯＭ
の製造方法を示す工程断面図
【図１１】本発明の第４の実施形態に係るＥＥＰＲＯＭ
の製造方法を示す工程断面図
【図１２】本発明の作用を説明するための断面図
【図１３】含有窒素濃度と結晶化温度との関係を示す特
性図
【図１４】含有窒素濃度と電子キャリア濃度との関係を
示す特性図
【符号の説明】
１…シリコン基板 ２…拡散層 ３…ゲート絶縁膜 ４…浮遊ゲート電極 ４ａ…多結晶シリコンの浮遊ゲート電極 ４ｂ…非晶質シリコンの浮遊ゲート電極 ５…ゲート電極間絶縁膜 ６…制御ゲート電極 １１…ｐ型シリコン基板 １２…トンネルゲート絶縁膜 １３…浮遊ゲート電極 １４…溝 １５…素子分離用絶縁膜 １６…ゲート電極間絶縁膜 １７…制御ゲート電極 １８…ｎ- 型拡散層領域 ２１…ｐ型シリコン基板 ２２…トンネルゲート絶縁膜 ２３ａ…浮遊ゲート電極（非晶質シリコン膜２３ａ） ２３ｂ…浮遊ゲート電極（多結晶シリコン膜２３ｂ） ２４…溝 ２５…素子分離用絶縁膜 ２６…ゲート電極間絶縁膜 ２７…制御ゲート電極 ２８…ｎ- 型拡散層領域 ３１…シリコン基板 ３２…ゲート絶縁膜 ３３…ゲート電極 ３４…後酸化膜 ３５…ゲート電極の周縁部 ３６…バーズビーク領域 ４１…シリコン基板 ４２…トンネル絶縁膜 ４３…浮遊ゲート電極 ４３ａ…浮遊ゲート電極の周縁部 ４３ｂ…素子分離絶縁膜上の浮遊ゲート電極周縁部のう
ちエッジ部（端部）を除いた部分 ４４…ゲート電極間絶縁膜 ４５…制御ゲート電極 ４６…後酸化膜 ４７…浮遊ゲート電極の周縁部 ４８…制御ゲート電極の周縁部 ４９…素子分離絶縁膜 ５０…浮遊ゲート電極のエッジ部（端部） ５１…ｐ型シリコン基板 ５２…トンネルゲート絶縁膜 ５３…溝 ５４…浮遊ゲート電極 ５４ａ…低濃度ドーピング領域 ５５…ゲート電極間絶縁膜 ５６…制御ゲート電極 ５６ａ…低濃度ドーピング領域 ５７…素子分離用絶縁膜 ５８…後酸化膜 ５９…ｎ- 型拡散層 ６０…酸素イオン ６１…ｐ型シリコン基板 ６２…トンネルゲート絶縁膜 ６３…溝 ６４…浮遊ゲート電極 ６４ａ…酸素ドーピング領域 ６５…ゲート電極間絶縁膜 ６６…制御ゲート電極 ６６ａ…酸素ドーピング領域 ６７…素子分離用絶縁膜 ６８…後酸化膜 ６９…ｎ- 型拡散層 ９１…後酸化膜 ９２…浮遊ゲート電極 ９３…制御ゲート電極 ９４…ゲート電極間絶縁膜 ９５…バーズビーク領域 ９６…多結晶シリコン膜の突起部 ９７…シリコン基板 ９８…拡散層 ９９…ゲート絶縁膜

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】絶縁膜を挟んで対向する第１および第２の
    導電層を有し、 前記絶縁膜側の前記第１の導電層、前記第２の導電層、
    もしくは前記第１の導電層および前記第２の導電層は、
    前記第１の導電層と前記第２の導電層との対向領域の周
    縁部分の少なくとも一部において非晶質構造の導電層に
    なっており、 前記非晶質構造の導電層は、酸素、窒素、炭素、アルゴ
    ン、塩素および弗素の一つまたは二つ以上の元素を有
    し、かつ前記一つの元素の濃度または前記二つ以上の元
    素の合計濃度が０．１ａｔ．％以上２０ａｔ．％以下に
    設定されていることを特徴とする半導体装置。
  2. 【請求項２】絶縁膜を挟んで対向する第１および第２の
    導電層を有し、 前記第１の導電層、前記第２の導電層、もしくは前記第
    １の導電層および前記第２の導電層は、多結晶構造の導
    電層であり、 前記絶縁膜側の前記多結晶構造の導電層は、前記第１の
    導電層と前記第２の導電層との対向領域の周縁部分の少
    なくとも一部において、他の部分よりも平均粒径が小さ
    いことを特徴とする半導体装置。
  3. 【請求項３】素子分離用の第１の絶縁膜およびこの第１
    の絶縁膜により規定された素子形成領域上に形成された
    第１の導電層と、この第１の導電層上に形成された第２
    の絶縁膜と、 前記第１の絶縁膜および前記第２の絶縁膜を介して前記
    第１の導電層に対向する第２の導電層とを有し、 前記第１の導電層、前記第２の導電層、もしくは前記第
    １の導電層および前記第２の導電層は、多結晶構造の導
    電層であり、 前記第２の絶縁膜側の前記多結晶構造の導電層は、前記
    第１の導電層と前記第２の導電層との対向領域の周縁部
    分のうち、前記第１の絶縁膜に接する前記多結晶構造の
    導電層の端部を除いた周縁部分において、他の部分より
    も平均粒径が小さいことを特徴とする半導体装置。
  4. 【請求項４】前記第１の導電層は浮遊ゲート電極、前記
    第２の導電層は制御ゲート電極であることを特徴とする
    請求項１、請求項２および請求項３のいずれかに記載の
    半導体装置。
  5. 【請求項５】基板上に第１の導電層、絶縁膜、第２の導
    電層を順次形成した後、前記第１の導電層、前記絶縁
    膜、前記第２の導電層を所定形状にエッチングする工程
    を有する半導体装置の製造方法において、 前記第１の導電層、前記第２の導電層、もしくは前記第
    １の導電層および前記第２の導電層を、酸素、窒素、炭
    素、アルゴン、塩素および弗素の一つまたは二つ以上の
    元素を含む原料を用いたＣＶＤ法により形成し、 かつ前記絶縁膜側の前記第１の導電層、前記第２の導電
    層、もしくは前記第１の導電層および前記第２の導電層
    と、前記絶縁膜との界面部分の少なくとも一部分が、前
    記一つの元素の濃度または前記二つ以上の元素の合計濃
    度が０．１ａｔ．％以上２０ａｔ．％以下の非晶質構造
    の導電層となるべく、前記ＣＶＤ法の成膜条件を設定す
    ることを特徴とする半導体装置の製造方法。
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