JP2010141901A5 - - Google Patents

Claims (22)

1. 第１のパッドと、
   第２のパッドと、
   該第１のパッドに結合された第１の入力と該第２のパッドに結合された第２の入力とを有する差動入力バッファと、
   該第１のパッドに結合された入力を有するシングル・エンド入力バッファと、
   該差動入力バッファの出力に結合された入力を有する第１のレジスタと、
   該第２のパッドに結合された出力を有するシングル・エンド出力バッファと、
   該シングル・エンド出力バッファの入力に結合された出力を有する第２のレジスタと、
   該第２のレジスタの入力に結合された出力を有するパラレル・ツー・シリアル・コンバータと
   を備え、
   該第１のパッドは、該第２のパッドとは異なり、該第１のレジスタと該第２のレジスタとは、ダブル・データ・レート・レジスタであり、該パラレル・ツー・シリアル・コンバータは、低速クロックでデータを受け取り、該低速クロックおよび高速クロックから選択可能なクロックでデータを出力する、集積回路。
2. 前記シングル・エンド入力バッファの出力に結合された入力を有する第３のレジスタをさらに備え、
   該第３のレジスタは、ダブル・データ・レート・レジスタである、請求項１に記載の集積回路。
3. 前記第１のレジスタは、
   前記差動入力バッファの出力に結合された入力を有する第１のフリップ・フロップと、
   該差動入力バッファの出力に結合された入力を有する第２のフリップ・フロップと、
   該第１のフリップ・フロップの出力に結合された入力を有する第３のフリップ・フロップと
   を備えた、請求項１に記載の集積回路。
4. 前記第１のレジスタは、
   前記差動入力バッファの出力に結合された入力を有する第１のフリップ・フロップと、
   該差動入力バッファの出力に結合された入力を有する第２のフリップ・フロップと、
   該第１のフリップ・フロップの出力に結合された入力を有する第１のラッチと
   を備えた、請求項１に記載の集積回路。
5. 前記第１のレジスタの出力に結合された入力を有するシリアル・ツー・パラレル・コンバータをさらに備えた、請求項３に記載の集積回路。
6. 前記第２のパッドに結合された第２のシングル・エンド入力バッファをさらに備えた、請求項５に記載の集積回路。
7. 前記差動入力バッファは、ＬＶＤＳ信号を受け取る、請求項５に記載の集積回路。
8. 前記第１のパッドに結合された第１の出力と前記第２のパッドに結合された第２の出力とを有する差動出力バッファをさらに備えた、請求項５に記載の集積回路。
9. 前記差動入力バッファは、ＬＶＤＳ信号を受け取り、前記差動出力バッファは、ＬＶＤＳ信号を提供する、請求項８に記載の集積回路。
10. 第１のパッドと、
    第２のパッドと、
    該第１のパッドに結合された第１の入力と該第２のパッドに結合された第２の入力とを有する差動入力バッファと、
    該第１のパッドに結合された出力を有する第１の出力バッファと、
    該第２のパッドに結合された出力を有する第２の出力バッファと、
    該第１の出力バッファの入力に結合された出力を有する第１のレジスタと、
    該第２の出力バッファの入力に結合された出力を有する第２のレジスタと、
    該第１の出力バッファをイネーブルし、ディスエーブルするように結合された出力を有する第１のトライステートレジスタと、
    該第２の出力バッファをイネーブルし、ディスエーブルするように結合された出力を有する第２のトライステートレジスタと
    を備え、
    該第１のトライステートレジスタは、
    第１のクロック信号を受け取る入力を有する第１のフリップ・フロップと、
    該第１のクロック信号の連続する立ち上がりエッジおよび立ち下りエッジ上で該第１の出力バッファがイネーブルされ、ディスエーブルされ得るように、該第１のフリップ・フロップの出力に結合された入力と該第１の出力バッファをイネーブルし、ディスエーブルするように結合された出力とを有する第２のフリップ・フロップと
    を備え、
    該第２のトライステートレジスタは、
    第２のクロック信号を受け取る入力を有する第３のフリップ・フロップと、
    該第２のクロック信号の連続する立ち上がりエッジおよび立ち下りエッジ上で該第２の出力バッファがイネーブルされ、ディスエーブルされ得るように、該第３のフリップ・フロップの出力に結合された入力と該第２の出力バッファをイネーブルし、ディスエーブルするように結合された出力とを有する第４のフリップ・フロップと
    を備え、
    該第１のレジスタと該第２のレジスタとは、ダブル・データ・レート・レジスタである、集積回路。
11. 前記第１のレジスタは、
    第１のフリップ・フロップと、
    第２のフリップ・フロップと、
    該第１のフリップ・フロップの出力に結合された第１の入力と、該第２のフリップ・フロップの出力に結合された第２の入力と、前記第１の出力バッファの入力に結合された出力とを有する第１のマルチプレクサと
    を備え、
    前記第２のレジスタは、
    第３のフリップ・フロップと、
    第４のフリップ・フロップと、
    該第３のフリップ・フロップの出力に結合された第１の入力と、該第４のフリップ・フロップの出力に結合された第２の入力と、前記第２の出力バッファの入力に結合された出力とを有する第２のマルチプレクサと
    を備えた、請求項１０に記載の集積回路。
12. 前記第１のパッドに結合されたシングル・エンド入力バッファをさらに備えた、請求項１１に記載の集積回路。
13. 前記差動入力バッファは、ＬＶＤＳ信号を受け取る、請求項１２に記載の集積回路。
14. 第１のパッドと、
    第２のパッドと、
    該第１のパッドに結合された第１の入力と該第２のパッドに結合された第２の入力とを有する差動入力バッファと、
    該第１のパッドに結合された入力を有するシングル・エンド入力バッファと、
    該第１のパッドに結合された出力を有する第１の出力バッファと、
    該第２のパッドに結合された出力を有する第２の出力バッファと、
    該第１の出力バッファの入力に結合された出力を有する第１のレジスタと、
    該第２の出力バッファの入力に結合された出力を有する第２のレジスタと、
    該差動入力バッファの出力に結合された入力を有するシリアル・ツー・パラレル・コンバータと
    を備え、
    該第１のレジスタと該第２のレジスタとは、ダブル・データ・レート・レジスタであり、該シリアル・ツー・パラレル・コンバータは、低速クロックおよび高速クロックから選択可能なクロックでデータを受け取り、該低速クロックでデータを出力する、集積回路。
15. 前記第１のレジスタは、
    第１のフリップ・フロップと、
    第２のフリップ・フロップと、
    該第１のフリップ・フロップの出力に結合された第１の入力と、該第２のフリップ・フロップの出力に結合された第２の入力と、前記第１の出力バッファの入力に結合された出力とを有する第１のマルチプレクサと
    を備え、
    前記第２のレジスタは、
    第３のフリップ・フロップと、
    第４のフリップ・フロップと、
    該第３のフリップ・フロップの出力に結合された第１の入力と、該第４のフリップ・フロップの出力に結合された第２の入力と、前記第２の出力バッファの入力に結合された出力とを有する第２のマルチプレクサと
    を備えた、請求項１４に記載の集積回路。
16. 前記差動入力バッファは、ＬＶＤＳ信号を受け取る、請求項１５に記載の集積回路。
17. 第１のパッドと、
    第２のパッドと、
    該第１のパッドに結合された第１の入力と該第２のパッドに結合された第２の入力とを有する差動入力バッファと、
    該第１のパッドに結合された入力を有するシングル・エンド入力バッファと、
    該第１のパッドに結合された出力を有する第１の出力バッファと、
    該第２のパッドに結合された出力を有する第２の出力バッファと、
    該差動入力バッファの出力に結合された入力を有する第１のレジスタと、
    該第１の出力バッファの入力に結合された出力を有する第２のレジスタと、
    該第２の出力バッファの入力に結合された出力を有する第３のレジスタと
    を備え、
    該第１のレジスタと該第２のレジスタと該第３のレジスタとは、ダブル・データ・レート・レジスタであり、
    該第１のレジスタは、
    該差動入力バッファの出力に結合された入力を有する第１のフリップ・フロップと、
    該差動入力バッファの出力に結合された入力を有する第２のフリップ・フロップと、
    該第１のフリップ・フロップの出力に結合された入力を有する第３のフリップ・フロップと、
    該第１の出力バッファをイネーブルし、ディスエーブルするように結合された出力を有する第１のトライステートレジスタと、
    該第２の出力バッファをイネーブルし、ディスエーブルするように結合された出力を有する第２のトライステートレジスタと
    を備え、
    該第１のトライステートレジスタは、
    第１のクロック信号を受け取る入力を有する第４のフリップ・フロップと、
    該第１のクロック信号の連続する立ち上がりエッジおよび立ち下りエッジ上で該第１の出力バッファがイネーブルされ、ディスエーブルされ得るように、該第４のフリップ・フロップの出力に結合された入力と該第１の出力バッファをイネーブルし、ディスエーブルするように結合された出力とを有する第５のフリップ・フロップと
    を備え、
    該第２のトライステートレジスタは、
    第２のクロック信号を受け取る入力を有する第６のフリップ・フロップと、
    該第２のクロック信号の連続する立ち上がりエッジおよび立ち下りエッジ上で該第２の出力バッファがイネーブルされ、ディスエーブルされ得るように、該第６のフリップ・フロップの出力に結合された入力と該第２の出力バッファをイネーブルし、ディスエーブルするように結合された出力とを有する第７のフリップ・フロップと
    を備えた、集積回路。
18. 前記第２のレジスタは、
    第１のフリップ・フロップと、
    第２のフリップ・フロップと、
    該第１のフリップ・フロップの出力に結合された第１の入力と、該第２のフリップ・フロップの出力に結合された第２の入力と、前記第１の出力バッファの入力に結合された出力とを有する第１のマルチプレクサと
    を備え、
    前記第３のレジスタは、
    第３のフリップ・フロップと、
    第４のフリップ・フロップと、
    該第３のフリップ・フロップの出力に結合された第１の入力と、該第４のフリップ・フロップの出力に結合された第２の入力と、前記第２の出力バッファの入力に結合された出力とを有する第２のマルチプレクサと
    を備えた、請求項１７に記載の集積回路。
19. 前記差動入力バッファは、ＬＶＤＳ信号を受け取る、請求項１７に記載の集積回路。
20. 前記差動入力バッファが活性状態である場合には、前記シングル・エンド入力バッファと前記シングル・エンド出力バッファとは、非活性状態である、請求項１に記載の集積回路。
21. 前記シングル・エンド出力バッファをイネーブルし、ディスエーブルするように結合された出力を有するトライステートレジスタ
    をさらに備え、
    該トライステートレジスタは、
    第１のフリップ・フロップと、
    該第１のフリップ・フロップの出力に結合された入力と該シングル・エンド出力バッファをイネーブルし、ディスエーブルするように結合された出力とを有する第２のフリップ・フロップと
    を備えた、請求項１に記載の集積回路。
22. 前記第１の出力バッファをイネーブルし、ディスエーブルするように結合された出力を有する第１のトライステートレジスタと、
    前記第２の出力バッファをイネーブルし、ディスエーブルするように結合された出力を有する第２のトライステートレジスタと
    をさらに備え、
    該第１のトライステートレジスタは、
    第１のフリップ・フロップと、
    該第１のフリップ・フロップの出力に結合された入力と該第１の出力バッファをイネーブルし、ディスエーブルするように結合された出力とを有する第２のフリップ・フロップと
    を備え、
    該第２のトライステートレジスタは、
    第３のフリップ・フロップと、
    該第３のフリップ・フロップの出力に結合された入力と該第２の出力バッファをイネーブルし、ディスエーブルするように結合された出力とを有する第４のフリップ・フロップと
    を備えた、請求項１４に記載の集積回路。