JP2012256858A

JP2012256858A - 記憶素子及び記憶装置

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Publication number: JP2012256858A
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Inventors: Takuo Oumaru; 拓郎王丸; Yukio Maehashi; 幸男前橋
Original assignee: Semiconductor Energy Laboratory Co Ltd
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Filing date: 2012-04-19
Publication date: 2012-12-27
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Abstract

【課題】電力の供給が停止した後もデータを保持することができる、新たな構成の記憶素子を提供することを目的の一とする。
【解決手段】記憶素子は、ラッチ回路と、第１の選択回路と、第２の選択回路と、第１の不揮発性記憶回路と、第２の不揮発性記憶回路と、を有する。また、第１の不揮発性記憶回路及び第２の不揮発性記憶回路は、それぞれトランジスタ及び容量素子を有する。第１及び第２の不揮発性記憶回路のそれぞれが有するトランジスタは、チャネルが酸化物半導体膜に形成されるトランジスタである。当該トランジスタは、オフ電流が極めて低いため、トランジスタと容量素子の接続点であるノードにデータが入力された後、トランジスタがオフ状態となり、電源電圧の供給が停止しても、長期間にわたりデータを保持することができる。
【選択図】図１

Description

本発明は、記憶素子を利用した記憶装置及びその作製方法に関する。

近年、パーソナルコンピュータ、携帯電話等の電子機器の普及に伴い、電子機器の高性能化の要求が高まっている。このような電子機器の高性能化を実現するためには、メモリの高速化、インターフェースの高速化、外部機器の処理性能の向上などが挙げられるが、とりわけメモリの高集積化及び大容量化が求められている。

ここでいうメモリとは、データやプログラムを記憶するためのメインメモリの他に、マイクロプロセッサ（ＭＰＵ：ＭｉｃｒｏＰｒｏｃｅｓｓｏｒＵｎｉｔ）に含まれるレジスタやキャッシュメモリなども含まれる。レジスタは、演算処理やプログラムの実行状態の保持などのために一時的にデータを保持するために設けられている。また、キャッシュメモリは、演算回路とメインメモリとの間に介在し、低速なメインメモリへのアクセスを減らして演算処理を高速に行うために設けられている。レジスタやキャッシュメモリ等の記憶装置は、メインメモリよりも高速でデータの書き込みを行う必要がある。よって、通常は、レジスタとしてフリップフロップが、キャッシュメモリとしてＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）等が用いられる。

ＳＲＡＭのメモリセル（記憶素子とも記す）は、１ビットの情報を記憶するラッチ回路と、２個のアクセストランジスタ（ｎＭＯＳＦＥＴ）とで構成される。そして、ラッチ回路は、一対のドライバトランジスタ（ｎＭＯＳＦＥＴ）と、一対のロードトランジスタ（ｐＭＯＳＦＥＴ）とで構成されている。ＳＲＡＭは、このようなメモリセルがマトリクス状に配列されており、ワード線およびビット線の電位を制御することにより、特定のメモリセルの読出し・書込み・消去の動作が行われる。

ＳＲＡＭは、常時電力が供給状態にあるラッチの動作状態（一対の交差接続トランジスタのうち、一方がオンかオフかの状態）によってその記憶状態を保持している。ＳＲＡＭでは、ＤＲＡＭのようなリフレッシュ動作は不要でありラッチ回路の動作状態を維持するのに必要な最低限の電源電流しか消費しないが、ＳＲＡＭの微細化に伴い、リーク電流による消費電力が増大するという問題が生じている。例えば、一対のロードトランジスタの代わりに一対の容量素子を用いることで、消費電力を低減するという報告もなされている（特許文献１）。しかしながら、さらに大容量化が進んだ場合、リーク電流による消費電力増大が懸念される。

また、ＳＲＡＭは、揮発性であるため、電力の供給がなくなるとデータが失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。近年、省エネルギー対策のひとつとして電源を切ってもデータが消失せず、電源オンで高速に動作復帰するノーマリ・オフ型コンピュータが注目されており、不揮発性ロジック及び不揮発性メモリの高性能化は必須の課題である。

特開平９−１８６２５１号公報

そこで、上述の問題に鑑み、本発明の一態様は、リーク電流による消費電力が低減された記憶素子を提供することを目的の一とする。または、電力の供給が停止した後もデータを保持可能な記憶素子を提供することを目的の一とする。または、電力の供給を停止することで消費電力が抑えられた記憶素子を提供することを目的の一とする。

本発明の一態様に係る記憶素子は、ラッチ回路と、第１の選択回路と、第２の選択回路と、第１の不揮発性記憶回路と、第２の不揮発性記憶回路と、を有する。

具体的には、第１の制御信号に応じて、第１のデータ信号を出力する第１の選択回路と、第１の制御信号に応じて、第１のデータ信号の反転信号である第２のデータ信号を出力する第２の選択回路と、第１のデータ信号及び第２のデータ信号が入力され、電源電圧が供給されている期間のみ、第１のデータ信号及び第２のデータ信号を保持するラッチ回路と、第２の制御信号に応じて、ラッチ回路に保持された第１のデータ信号が入力される第１の不揮発性記憶回路と、第２の制御信号に応じて、ラッチ回路に保持された第２のデータ信号が入力される第２の不揮発性記憶回路と、を有し、第１の不揮発性記憶回路及び第２の不揮発性記憶回路は、電源電圧の供給が停止したあとも、第１のデータ信号及び第２のデータ信号を保持する、記憶素子である。

第１の不揮発性記憶回路は、第１のトランジスタ及び第１の容量素子を有し、第２の不揮発性記憶回路は、第２のトランジスタ及び第２の容量素子を有する。

ここで、第１のトランジスタ及び第２のトランジスタとして、チャネルが酸化物半導体膜に形成されるトランジスタを用いられている。当該トランジスタは、チャネルが結晶性のシリコン膜に形成されるトランジスタと比較して、オフ電流が極めて低いという特徴を有している。したがって、第１のトランジスタと第１の容量素子の接続点であるノードにデータが入力された後、第１のトランジスタがオフ状態となり、電源電圧の供給が停止しても、長期間にわたりデータを保持することができる。つまり、記憶素子を不揮発性とすることができる。同様に、第２のトランジスタと第２の容量素子の接続点であるノードにデータが入力された後、第２のトランジスタがオフ状態となり、電源電圧の供給が停止しても、長期間にわたりデータを保持することができる。

記憶素子からデータを読み出すためには、ラッチ回路へ電源電位の供給を開始し、第１の不揮発性記憶回路からラッチ回路を介して第１の選択回路へ、第２の不揮発性記憶回路からラッチ回路を介して第２の選択回路へ、それぞれデータを読み出せばよい。

ラッチ回路は、少なくとも２つのトランジスタで構成することができる。また、第１の選択回路及び第２の選択回路は、少なくとも１つのトランジスタで構成することができる。ラッチ回路、第１の選択回路、及び第２の選択回路で用いるトランジスタとして、チャネルが酸化物半導体以外の半導体膜に形成されるトランジスタを用いることができる。酸化物半導体以外の半導体材料としては、例えば、元素周期表における第１４族の半導体材料を用いることができる。

ラッチ回路、第１の選択回路、及び第２の選択回路に用いるトランジスタは、ｎチャネル型トランジスタでも、ｐチャネル型トランジスタでもよい。本発明の一態様では、ラッチ回路に用いるトランジスタをｐチャネル型トランジスタとする。第１の選択回路及び第２の選択回路において、トランジスタをそれぞれ１つずつ用いる場合には、ｎチャネル型トランジスタとする。なお、第１の選択回路及び第２の選択回路を、それぞれ２つずつ用いる場合には、ｎチャネル型トランジスタと、ｐチャネル型トランジスタとを組み合わせて構成することが好ましい。

本発明の一態様に係る記憶素子を一又は複数用いることにより、記憶装置を作製することができる。

本発明の一態様により、リーク電流による消費電力が低減された記憶素子を提供することができる。または、電力の供給が停止した後もデータを保持が可能な記憶素子を提供することができる。また、電力の供給を停止することで消費電力を抑えられた記憶素子を提供することができる。

記憶素子の回路図。記憶素子の動作を示すタイミングチャート。記憶素子の回路図。記憶装置のブロック図。記憶装置の作製工程を示す図。記憶装置の作製工程を示す図。記憶装置の作製工程を示す図。記憶装置の作製工程を示す図。信号処理回路のブロック図。携帯用の電子機器のブロック図。メモリ回路のブロック図。本発明の一態様に係る酸化物材料の構造を説明する図。本発明の一態様に係る酸化物材料の構造を説明する図。本発明の一態様に係る酸化物材料の構造を説明する図。計算によって得られた移動度のゲート電圧依存性を説明する図。計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。計算に用いたトランジスタの断面構造を説明する図。酸化物半導体膜を用いたトランジスタ特性のグラフ。試料１のトランジスタのＢＴ試験後のＶ_ｇ−Ｉ_ｄ特性を示す図。試料２のトランジスタのＢＴ試験後のＶ_ｇ−Ｉ_ｄ特性を示す図。試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。トランジスタのオフ電流と測定時基板温度との関係を示す図。Ｉ_ｄおよび電界効果移動度のＶ_ｇ依存性を示す図。基板温度としきい値電圧の関係および基板温度と電界効果移動度の関係を示す図。半導体装置の上面図及び断面図。半導体装置の上面図及び断面図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れかわることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れかえて用いることができるものとする。

図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。

「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものである。

（実施の形態１）
本実施の形態では、本発明の一態様に係る記憶素子について、図１乃至図４を参照して説明する。

〈記憶素子の構成〉
図１に、本発明の一態様に係る記憶素子の一例を示す。図１に示す記憶素子１００は、ラッチ回路１０１と、選択回路１０２と、選択回路１０３と、第１の不揮発性記憶回路１２１と、第２の不揮発性記憶回路１２２と、を有する。

ラッチ回路１０１は、トランジスタ１０８と、トランジスタ１０９とを有する。ラッチ回路１０１の第１の端子は、トランジスタ１０８のソース又はドレインの一方に相当し、第２の端子は、トランジスタ１０９のソース又はドレインの一方に相当し、第３の端子は、トランジスタ１０８のソース又はドレインの他方（またはトランジスタ１０９のソース又はドレインの他方）に相当する。また、トランジスタ１０８のゲートは、トランジスタ１０９のソース又はドレインの一方と接続され、トランジスタ１０９のゲートは、トランジスタ１０８のソース又はドレインの一方と接続され、トランジスタ１０８のソース又はドレインの他方は、トランジスタ１０９のソース又はドレインの他方と、接続されている。ラッチ回路１０１の第３の端子には、電位Ｖ１が印加される。

選択回路１０２は、トランジスタ１１０を用いて構成される。選択回路１０２の第１の端子は、トランジスタ１１０のソース又はドレインの一方に相当し、第２の端子は、トランジスタ１１０のソース又はドレインの他方に相当し、第３の端子は、トランジスタ１１０のゲートに相当する。選択回路１０２の第１の端子は、ラッチ回路１０１の第１の端子と接続される。また、選択回路１０２の第２の端子には、データ線Ｄが接続される。該データ線Ｄに入力される信号は、ハイレベル電位であってもローレベル電位であってもよい。

選択回路１０３は、トランジスタ１１１を用いて構成される。選択回路１０３の第１の端子は、トランジスタ１１１のソース又はドレインの一方に相当し、第２の端子は、トランジスタ１１１のソース又はドレインの他方に相当し、第３の端子は、トランジスタ１１１のゲートに相当する。選択回路１０３の第１の端子は、ラッチ回路１０１の第１の端子と接続される。また、選択回路１０３の第２の端子には、データ線ＤＢが接続される。該データ線ＤＢに入力される信号は、ハイレベル電位であってもローレベル電位であってもよい。なお、データ線ＤＢには、データ線Ｄの反転信号が入力される。

選択回路１０２の第３の端子、及び選択回路１０３の第３の端子には、制御信号Ｓ１が入力される。選択回路１０２の第３の端子に制御信号Ｓ１が入力されることによって、第１の端子と第２の端子の間の導通または非導通（トランジスタ１１０のオン状態またはオフ状態）が選択される。同様に、選択回路１０３の第３の端子に制御信号Ｓ１が入力されることによって、第１の端子と第２の端子の間の導通または非導通（トランジスタ１１１のオン状態またはオフ状態）が選択される。

第１の不揮発性記憶回路１２１は、トランジスタ１０４と容量素子１０６とを有する。第１の不揮発性記憶回路１２１の第１の端子は、トランジスタ１０４のソース又はドレインの一方に相当し、第２の端子は、容量素子１０６の一対の電極のうちの一方に相当し、第３の端子は、トランジスタ１０４のゲートに相当する。ここで、トランジスタ１０４のソース又はドレインの一方は、ラッチ回路１０１の第１の端子と接続され、トランジスタ１０４のソース又はドレインの他方は、容量素子１０６の一対の電極のうちの他方と接続される。ここで、トランジスタ１０４と、容量素子１０６との接続点をノードＮ１とする。

第２の不揮発性記憶回路１２２は、トランジスタ１０５と容量素子１０７とを有する。第２の不揮発性記憶回路１２２の第１の端子は、トランジスタ１０５のソース又はドレインの一方に相当し、第２の端子は、容量素子１０７の一対の電極のうちの一方に相当し、第３の端子は、トランジスタ１０５のゲートに相当する。ここで、トランジスタ１０５のソース又はドレインの一方は、ラッチ回路１０１の第２の端子と接続され、トランジスタ１０５のソース又はドレインの他方は、容量素子１０７の一対の電極のうちの他方と接続される。ここで、トランジスタ１０５と、容量素子１０７との接続点をノードＮ２とする。

また、第１の不揮発性記憶回路１２１の第２の端子と、第２の不揮発性記憶回路１２２の第２の端子とは接続される。つまり、容量素子１０６の一対の電極のうちの一方は、容量素子１０７の一対の電極のうちの一方と接続される。また、容量素子１０６の一対の電極のうちの一方及び容量素子１０７の一対の電極のうちの一方には電位Ｖ２が印加される。

第１の不揮発性記憶回路１２１の第３の端子と、第２の不揮発性記憶回路１２２の第３の端子とは接続される。つまり、トランジスタ１０４のゲートは、トランジスタ１０５のゲートと接続される。また、トランジスタ１０４のゲート及びトランジスタ１０５のゲートには、制御信号Ｓ２が入力される。

ここで、トランジスタ１０４及びトランジスタ１０５は、チャネルが酸化物半導体膜に形成されるトランジスタである。酸化物半導体材料として、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料を用いることができる。また、水素や水などの不純物が低減されることにより、高純度化された酸化物半導体膜にチャネルが形成されるトランジスタは、そのオフ電流密度を１００ｚＡ／μｍ以下、好ましくは１０ｚＡ／μｍ以下とすることができる。このオフ電流密度は、結晶性を有するシリコン膜にチャネルが形成されるトランジスタのオフ電流密度と比較して極めて低い値である。その結果、トランジスタ１０４がオフ状態である場合、ノードＮ１の電位を長期間にわたり保持することができる。同様に、トランジスタ１０５がオフ状態である場合、ノードＮ２の電位を長期間にわたり保持することができる。さらには、記憶素子１００の消費電力を低減することができる。

また、トランジスタ１０８、トランジスタ１０９、トランジスタ１１０、及びトランジスタ１１１は、チャネルが酸化物半導体以外の半導体膜に形成されるトランジスタである。酸化物半導体以外の半導体材料としては、例えば、元素周期表における第１４族の半導体材料を用いることができる。また、トランジスタ１０８、トランジスタ１０９、トランジスタ１１０、及びトランジスタ１１１は、ｎチャネル型トランジスタでも、ｐチャネル型トランジスタでもよい。本実施の形態では、トランジスタ１０８及びトランジスタ１０９は、ｐチャネル型トランジスタとし、トランジスタ１１０及びトランジスタ１１１は、ｎチャネル型トランジスタとする。

〈記憶素子の駆動方法〉
次に、図１に示す記憶素子の駆動方法について、図２を参照して説明する。図２は、図１に示す記憶素子のタイミングチャートである。

図１及び図２を用いて記憶素子への書き込み、電源電圧の供給の停止、読み出しを行う方法について説明する。図２のタイミングチャートにおいて、Ｄはデータ線Ｄの電位を示し、ＤＢはデータ線ＤＢの電位を示し、Ｓ１に制御信号Ｓ１の電位を示し、Ｓ２に制御信号Ｓ２の電位を示し、Ｎ１はノードＮ１の電位を示し、Ｎ２はノードＮ２の電位を示し、Ｖ１は電位Ｖ１を示し、Ｖ２は電位Ｖ２を示す。

期間１は、記憶素子の非アクティブ期間である。期間１では、ラッチ回路１０１の第３の端子（トランジスタ１０８のソース又はドレインの他方及びトランジスタ１０９のソース又はドレインの他方）に、電位Ｖ１としてハイレベル電位（例えばＶＤＤ）が入力されている。また、容量素子１０６の一対の電極のうちの一方及び容量素子１０７の一対の電極のうちの一方には、電位Ｖ２としてローレベル電位（例えばＶＳＳ）が入力されている。この際、選択回路１０２の第２の端子には、ＤａｔａＡが入力されており、選択回路１０３の第２の端子には、ＤａｔａＡＢが入力されている。ここでは、ＤａｔａＡは、ハイレベル電位（例えばＶＤＤ）とし、ＤａｔａＡＢは、ローレベル電位（例えばＶＳＳ）として説明を行う。

次に、選択回路１０２の第３の端子及び選択回路１０３の第３の端子に制御信号Ｓ１としてハイレベル電位（例えばＶＤＤ）を入力することにより、選択回路１０２の第１の端子と第２の端子との間を導通状態とし、選択回路１０３の第１の端子と第２の端子との間を導通状態とする。

選択回路１０２の第１の端子と第２の端子との間が導通状態となることで、選択回路１０２の第１の端子からＤａｔａＡを出力する。これにより、トランジスタ１０９のゲートには、ハイレベル電位（ＶＤＤ）が入力され、トランジスタ１０９がオフ状態となる。また、選択回路１０３の第１の端子と第２の端子との間が導通状態となることで、選択回路１０３の第１の端子からＤａｔａＡＢを出力する。これにより、トランジスタ１０８のゲートには、ローレベル電位（ＶＳＳ）が入力され、トランジスタ１０８がオン状態となる。

選択回路１０２の第１の端子と第２の端子との間が導通状態、及びトランジスタ１０８がオン状態となることにより、ラッチ回路１０１の第１の端子には、ハイレベル電位が入力される。つまり、ラッチ回路１０１の第１の端子に、ＤａｔａＡが保持された状態となる。また、選択回路１０３の第１の端子と第２の端子との間が導通状態、及びトランジスタ１０９がオフ状態となることにより、ラッチ回路１０１の第２の端子には、ローレベル電位が入力される。つまり、ラッチ回路１０１の第２の端子に、ＤａｔａＡＢが保持された状態となる。

選択回路１０２の第１の端子と第２の端子の導通状態、及びトランジスタ１０８をオン状態とすることによりラッチ回路１０１の第１の端子の電位を早く確定することができる。同様に、選択回路１０３の第１の端子と第２の端子の導通状態、及びトランジスタ１０９をオン状態とすることによりラッチ回路１０１の第２の端子の電位を早く確定することができる。つまり、ラッチ回路１０１にデータを書き込むことができる。

期間２は、記憶素子の書き込み期間である。期間２では、トランジスタ１０４のゲート及びトランジスタ１０５のゲートに制御信号Ｓ２としてハイレベル電位（例えば、ＶＤＤＨ。ＶＤＤＨは、ＶＤＤよりもトランジスタ１０４又はトランジスタ１０５のしきい値電圧分高い電圧を表す）を入力することにより、トランジスタ１０４及びトランジスタ１０５をオン状態とする。これにより、ラッチ回路１０１の第１の端子に入力されている電位（ＶＤＤ）が、ノードＮ１に入力され、ラッチ回路１０１の第２の端子に入力されている電位（ＶＳＳ）が、ノードＮ２に入力される。言い換えると、ラッチ回路１０１の第１の端子に保持されているＤａｔａＡが、ノードＮ１に入力され、第２の端子に保持されているＤａｔａＡＢが、ノードＮ２に入力される。

期間３は、記憶素子の電源電圧供給停止期間である。期間３では、まず、トランジスタ１０４のゲート及びトランジスタ１０５のゲートに制御信号Ｓ２としてローレベル電位（例えばＶＳＳ）を入力することにより、トランジスタ１０４及びトランジスタ１０５をオフ状態とする。次に、ラッチ回路１０１の第３の端子に電位Ｖ１としてローレベル電位（例えばＶＳＳ）を入力する。これにより、記憶素子へ電源電圧の供給が停止する。また、選択回路１０２の第３の端子及び選択回路１０３の第３の端子に制御信号Ｓ１としてＶＳＳを入力することにより、選択回路１０２の第１の端子と第２の端子との間は非導通状態とし、選択回路１０３の第１の端子と第２の端子との間は非導通状態とする。

ここで、トランジスタ１０４及びトランジスタ１０５をオフ状態とする前に電位Ｖ１をＶＳＳとする、または制御信号Ｓ１をＶＳＳとすると、ノードＮ１に保持されている電位（ＤａｔａＡ）や、ノードＮ２に保持されている電位（ＤａｔａＡＢ）が変動してしまうおそれがある。また、選択回路１０２や選択回路１０３を介して、データが読み出されてしまったり、トランジスタ１０８及びトランジスタ１０９のオン状態又はオフ状態が変動してしまい、保持されたデータが消失してしまうおそれがある。したがって、トランジスタ１０４及びトランジスタ１０５をオフ状態とした後に、電位Ｖ１をローレベル電位及び制御信号Ｓ１をローレベル電位とすることが好ましい。

電位Ｖ１及び制御信号Ｓ１をローレベル電位とすることにより、ラッチ回路１０１の第１の端子の電位及び第２の端子の電位は保持できなくなる。つまり、ラッチ回路１０１の第１の端子に保持されたＤａｔａＡ及び第２の端子に保持されたＤａｔａＡＢは保持できなくなる。

本発明の一態様においては、トランジスタ１０４及びトランジスタ１０５として、チャネルが酸化物半導体膜に形成されるトランジスタが用いられている。当該トランジスタは、オフ電流が極めて低いという特徴を有している。したがって、トランジスタ１０４及びトランジスタ１０５がオフ状態となっても、容量素子１０６によって保持された電位（ノードＮ１の電位）及び容量素子１０７によって保持された電位（ノードＮ２の電位）を長期間保持することができる。つまり、電源電圧の供給が停止した後において、ラッチ回路１０１の第１の端子が保持していた電位（ＤａｔａＡ）は、ノードＮ１において保持することができ、ラッチ回路１０１の第２の端子が保持していた電位（ＤａｔａＡＢ）は、ノードＮ２において保持することができる。

次に、ラッチ回路１０１の第３の端子に、電位Ｖ１としてハイレベル電位（ＶＤＤ）を入力することで、電源電圧の供給を開始する。

期間４は、記憶素子の読み出し期間である。期間４では、トランジスタ１０４のゲート及びトランジスタ１０５のゲートに制御信号Ｓ２としてハイレベル電位（ＶＤＤＨ）を入力することにより、トランジスタ１０４及びトランジスタ１０５をオン状態とする。次に、選択回路１０２の第３の端子及び選択回路１０３の第３の端子に制御信号Ｓ１としてハイレベル電位（ＶＤＤ）を入力することにより、選択回路１０２の第１の端子と第２の端子との間を導通状態とし、選択回路１０３の第１の端子及び第２の端子との間を導通状態とする。

これにより、ラッチ回路１０１の第１の端子の電位を、ノードＮ１が保持していた電位（ＤａｔａＡ）とし、ラッチ回路１０１の第２の端子の電位を、ノードＮ２が保持していた電位（ＤａｔａＡＢ）とすることができる。また、ノードＮ１が保持していたＤａｔａＡ及びノードＮ２が保持していたＤａｔａＡＢを、選択回路１０２及び選択回路１０３のそれぞれを介して、読み出すことができる。

〈記憶素子の他の構成〉
次に、本発明の一態様に係る記憶素子の他の一例について、図３を参照して説明する。

図３に示す記憶素子１５０は、ラッチ回路１０１と、選択回路１０２と、選択回路１０３と、トランジスタ１０４と、トランジスタ１０５と、容量素子１０６と、容量素子１０７と、インバータ１１４と、を有する。

図３に示す記憶素子において、選択回路１０２は、トランジスタ１１０と、トランジスタ１１２とを有する。選択回路１０２の第１の端子は、トランジスタ１１０のソース又はドレインの一方及びトランジスタ１１２のソース又はドレインの一方に相当し、第２の端子は、トランジスタ１１０のソース又はドレインの他方及びトランジスタ１１２のソース又はドレインの他方に相当し、第３の端子は、トランジスタ１１０のゲートに相当し、第４の端子は、トランジスタ１１２のゲートに相当する。トランジスタ１１０のソース又はドレインの一方及びトランジスタ１１２のソース又はドレインの一方は、ラッチ回路１０１の第１の端子と接続されている。また、トランジスタ１１０のソース又はドレインの他方は、トランジスタ１１２のソース又はドレインの他方と接続されている。

選択回路１０３は、トランジスタ１１１と、トランジスタ１１３とを有する。選択回路１０３の第１の端子は、トランジスタ１１１のソース又はドレインの一方及びトランジスタ１１３のソース又はドレインの一方に相当し、第２の端子は、トランジスタ１１１のソース又はドレインの他方及びトランジスタ１１３のソース又はドレインの他方に相当し、第３の端子は、トランジスタ１１１のゲートに相当し、第４の端子は、トランジスタ１１３のゲートに相当する。トランジスタ１１１のソース又はドレインの一方及びトランジスタ１１３のソース又はドレインの一方は、ラッチ回路１０１の第２の端子と接続されている。また、トランジスタ１１１のソース又はドレインの他方は、トランジスタ１１３のソース又はドレインの他方と接続されている。

トランジスタ１１０のゲート及びトランジスタ１１１のゲートには、制御信号Ｓ１が入力される。また、トランジスタ１１２のゲート及びトランジスタ１１３のゲートには、インバータ１１４の出力端子から、制御信号Ｓ１が反転した信号が入力される。トランジスタ１１０のゲートに制御信号Ｓ１が入力されることによって、トランジスタ１１０のオン状態またはオフ状態が選択され、トランジスタ１１１のゲートに制御信号Ｓ１が入力されることによって、トランジスタ１１１のオン状態またはオフ状態が選択される。同様に、トランジスタ１１２のゲートに制御信号Ｓ１の反転信号が入力されることによって、トランジスタ１１２のオン状態またはオフ状態が選択され、トランジスタ１１３のゲートに制御信号Ｓ１の反転信号が入力されることによって、トランジスタ１１３のオン状態またはオフ状態が選択される。

ここで、トランジスタ１１２及びトランジスタ１１３は、トランジスタ１１０などと同様に、チャネルが酸化物半導体以外の半導体膜に形成されるトランジスタである。また、トランジスタ１１２及びトランジスタ１１３は、ｎチャネル型トランジスタでもよいし、ｐチャネル型トランジスタでもよい。本実施の形態では、トランジスタ１１２及びトランジスタ１１３は、ｐチャネル型トランジスタとする。

〈記憶素子の駆動方法〉
次に、図３に示す記憶素子１５０の駆動方法について、図２を参照して説明する。

期間１において、ラッチ回路１０１の第３の端子（トランジスタ１０８のソース又はドレインの他方及びトランジスタ１０９のソース又はドレインの他方）に、電位Ｖ１としてハイレベル電位が入力されている。また、容量素子１０６の一対の電極のうちの一方及び容量素子１０７の一対の電極のうちの一方には、電位Ｖ２としてローレベル電位が入力されている。この際、選択回路１０２の第２の端子（トランジスタ１１０のソース又はドレインの他方及びトランジスタ１１２のソース又はドレインの他方）には、ＤａｔａＡが入力されており、選択回路１０３の第２の端子（トランジスタ１１１のソース又はドレインの他方及びトランジスタ１１３のソース又はドレインの他方）には、ＤａｔａＡＢが入力されている。ここでは、ＤａｔａＡは、ハイレベル電位とし、ＤａｔａＡＢは、ローレベル電位として説明を行う。

次に、選択回路１０２の第３の端子（トランジスタ１１０のゲート）及び選択回路１０３の第３の端子（トランジスタ１１１のゲート）に、制御信号Ｓ１としてハイレベル電位を入力することにより、トランジスタ１１０及びトランジスタ１１１をオン状態とする。また、制御信号Ｓ１は、インバータ１１４によって信号が反転するため、選択回路１０２の第４の端子（トランジスタ１１２のゲート）及び選択回路１０３の第４の端子（トランジスタ１１３のゲート）に、制御信号Ｓ１の反転信号（ローレベル電位）が入力されることにより、トランジスタ１１２及びトランジスタ１１３がオン状態となる。

トランジスタ１１０及びトランジスタ１１２がオン状態となることで、トランジスタ１０９のゲートには、ハイレベル電位が入力され、トランジスタ１０９がオフ状態となる。また、トランジスタ１１１及びトランジスタ１１３がオン状態となることで、トランジスタ１０８のゲートには、ローレベル電位が入力され、トランジスタ１０８がオン状態となる。

このとき、ラッチ回路１０１の第１の端子の電位は、選択回路１０２におけるトランジスタ１１０とトランジスタ１１２とのオン状態となるのがいずれか早い方によって決定される。同様に、ラッチ回路１０１の第２の端子の電位は、選択回路１０３におけるトランジスタ１１１とトランジスタ１１３とのオン状態となるのがいずれか早い方によって決定される。これにより、ラッチ回路１０１に早くデータを書き込むことができる。

期間２において、トランジスタ１０４のゲート及びトランジスタ１０５のゲートに制御信号Ｓ２としてハイレベル電位を入力することにより、トランジスタ１０４及びトランジスタ１０５をオン状態とする。これにより、ラッチ回路１０１の第１の端子に入力されている電位が、ノードＮ１に入力され、ラッチ回路１０１の第２の端子に入力されている電位が、ノードＮ２に入力される。

期間３において、トランジスタ１０４のゲート及びトランジスタ１０５のゲートに制御信号Ｓ２としてローレベル電位を入力することにより、トランジスタ１０４及びトランジスタ１０５をオフ状態とする。次に、ラッチ回路１０１の第３の端子に電位Ｖ１としてローレベル電位を入力する。これにより、記憶素子へ電源電圧の供給が停止する。また、トランジスタ１１０のゲート及びトランジスタ１１１のゲートに制御信号Ｓ２としてローレベル電位を入力することにより、トランジスタ１１０及びトランジスタ１１１をオフ状態とする。また、トランジスタ１１２のゲート及びトランジスタ１１３のゲートに制御信号Ｓ２の反転信号が入力されることにより、トランジスタ１１２及びトランジスタ１１３がオフ状態となる。

電位Ｖ１及び制御信号Ｓ１をローレベル電位とすることにより、ラッチ回路１０１の第１の端子及び第２の端子の電位は保持できなくなる。しかし、トランジスタ１０４及びトランジスタ１０５として、チャネルが酸化物半導体膜に形成されるトランジスタを用いることにより、トランジスタ１０４及びトランジスタ１０５がオフ状態となっても、容量素子１０６によって保持された電位（ノードＮ１の電位）及び容量素子１０７によって保持された電位（ノードＮ２の電位）を長期間保持することができる。つまり、電源電圧の供給が停止した後において、ラッチ回路１０１の第１の端子が保持していた電位（ＤａｔａＡ）は、ノードＮ１において保持することができ、ラッチ回路１０１の第２の端子が保持していた電位（ＤａｔａＡＢ）は、ノードＮ２において保持することができる。

次に、ラッチ回路１０１の第３の端子に、電位Ｖ１としてハイレベル電位を入力することで、電源電圧の供給を開始する。

期間４において、トランジスタ１０４のゲート及びトランジスタ１０５のゲートに制御信号Ｓ２としてハイレベル電位を入力することにより、トランジスタ１０４及びトランジスタ１０５をオン状態とする。

次に、トランジスタ１１０のゲート及びトランジスタ１１１のゲートに制御信号Ｓ１としてハイレベル電位を入力することにより、トランジスタ１１０及びトランジスタ１１１をオン状態とする。また、制御信号Ｓ１は、インバータ１１４によって信号が反転するため、トランジスタ１１２のゲート及びトランジスタ１１３のゲートに、制御信号Ｓ１の反転信号が入力されることにより、トランジスタ１１２及びトランジスタ１１３がオン状態となる。

このとき、ラッチ回路１０１の第１の端子の電位は、選択回路１０２におけるトランジスタ１１０とトランジスタ１１２とのオン状態となるのがいずれか早い方によって決定される。同様に、ラッチ回路１０１の第２の端子の電位は、選択回路１０３におけるトランジスタ１１１とトランジスタ１１３とのオン状態となるのがいずれか早い方によって決定される。したがって、図１に示す記憶素子と比較して早くラッチ回路１０１にデータを読み出すことができる。

以上説明したように、本発明の一態様に係る記憶素子において、トランジスタ１０４及びトランジスタ１０５として、チャネルが酸化物半導体に形成されるトランジスタを用いている。当該トランジスタは、オフ電流が極めて小さいという特徴を有している。したがって、記憶素子に電源電圧が供給されてない間（トランジスタ１０４及びトランジスタ１０５がオフ状態である間）も、ノードＮ１及びノードＮ２に保持された電位を長期間にわたり保持することができる。このようにして、記憶素子は、電源電圧の供給が停止した間もデータ（ＤａｔａＡ及びＤａｔａＡＢ）を保持することができる。さらには、記憶素子の消費電力を低減することができる。

〈記憶素子の応用例〉
次に、図１及び図３に示す記憶素子の応用例について、図４を参照して説明する。図１及び図３に示す記憶素子１００及び記憶素子１５０を集積化することにより、記憶装置２００を作製することができる。

図４は、（ｍ×ｎ）個の記憶素子１００を有する記憶装置のブロック図の一例である。図４中の記憶素子１００の構成として、図１を採用する場合について説明するが、記憶素子１００の構成として、図３を採用することもできる。

図４に示す記憶装置２００は、ｍ本（ｍは２以上の整数）の信号線Ｓ１と、ｍ本の信号線Ｓ２と、ｎ本（ｎは２以上の整数）のデータ線Ｄと、ｎ本のデータ線ＤＢと、電源線Ｖ１と、電源線Ｖ２と、記憶素子１００が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイ２１０と、第１の駆動回路２１１及び第２の駆動回路２１２と、を有する。第１の駆動回路２１１は、ｎ本のデータ線Ｄ及びデータ線ＤＢと接続されており、第２の駆動回路２１２は、ｍ本の信号線Ｓ１及び信号線Ｓ２と接続されている。

記憶素子１００（１，１）〜１００（ｍ，ｎ）へのアクセスは信号線Ｓ１と信号線Ｓ２で行われ、各データ線Ｄとデータ線ＤＢは接続されたメモリセルにデータの読み出しや書き込みを行う。

第１の駆動回路２１１は、列方向のメモリセルに対してデータ線Ｄとデータ線ＤＢのアクセスを制御する。一方、第２の駆動回路２１２は、行方向のメモリセルに対して信号線Ｓ１と信号線Ｓ２のアクセスを制御する。

上記の動作により、図４中のメモリセルアレイ２１０にランダムアクセスすることが可能である。

本発明の一態様に係る記憶素子を、ＭＰＵなどが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、消費電力を低減することができる。また、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。さらに、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、ＭＰＵ全体、もしくはＭＰＵを構成する一または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。

したがって、本発明の一態様により、電力の供給が停止した後もデータを保持することができる、新たな構成の記憶素子を提供することができる。また、該記憶素子の面積を縮小することができるため、記憶装置の高集積化を図ることができる。

（実施の形態２）
本実施の形態では、実施の形態１に示す記憶素子の作製方法の一例について図５乃至図８を参照して説明する。はじめに、記憶素子の下部に形成されるトランジスタ１０８の作製方法について説明し、その後、上部に形成されるトランジスタ１０４及び容量素子１０６の作製方法について説明する。なお、トランジスタ１０９、トランジスタ１１０、トランジスタ１１１、トランジスタ１１２、トランジスタ１１３は、トランジスタ１０８と同様に作製することができ、トランジスタ１０５及び容量素子１０７は、トランジスタ１０４及び容量素子１０６と同様に作製することができる。

〈下部のトランジスタの作製方法〉
まず、基板３００を用意する（図５（Ａ）参照）。基板３００としては、酸化物半導体以外の半導体材料を用いることができる。例えば、基板３００として、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム、ガリウムヒ素、インジウムリンなどの化合物半導体基板を適用することができる。また、基板３００として、ＳＯＩ基板も適用することができる。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体膜が設けられた構成の基板も含む。つまり、「ＳＯＩ基板」が有する半導体膜は、シリコン層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁膜を介して半導体膜が設けられた構成も含む。なお、基板３００は、酸化物半導体材料を含まないため、酸化物半導体以外の半導体材料を含む基板３００とも記す。ここでは、基板３００として、単結晶シリコン基板を用いる場合について示す。

基板３００として、特に、シリコンなどの単結晶半導体基板を用いる場合には、実施の形態１に示すラッチ回路１０１、選択回路１０２、選択回路１０３などの動作を高速化することができるため好ましい。

次に、基板３００上に、素子分離絶縁膜を形成するためのマスクとなる保護層３０２を形成する（図５（Ａ）参照）。保護層３０２としては、例えば、酸化シリコン、窒化シリコンまたは酸化窒化シリコンなどを材料とする絶縁膜を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を基板３００に添加してもよい。基板３００がシリコンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。

次に、上記の保護層３０２をマスクとして、エッチングを行い、保護層３０２に覆われていない領域（露出している領域）の、基板３００の一部を除去する。これにより、他の半導体領域と分離された半導体領域３０４が形成される（図５（Ｂ）参照）。当該エッチングには、ドライエッチングを用いることが好適であるが、ウェットエッチングを用いてもよい。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。

次に、半導体領域３０４を覆うように絶縁膜を形成し、半導体領域３０４に重畳する領域の絶縁膜を選択的に除去することで、素子分離絶縁膜３０６を形成する（図５（Ｃ）参照）。当該絶縁膜は、酸化シリコン、窒化シリコンまたは酸化窒化シリコンなどを材料とする絶縁膜を用いることができる。絶縁膜の除去方法としては、化学的機械研磨（ＣＭＰ：ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ、以下ＣＭＰ処理という）などの研磨処理やエッチング処理などがあるが、そのいずれを用いてもよい。なお、半導体領域３０４の形成後、または素子分離絶縁膜３０６の形成後には、上記保護層３０２を除去する。

ここで、ＣＭＰ処理とは、被加工物の表面を基準にし、それにならって表面を化学的・機械的な複合作用により平坦化する手法である。より具体的には、研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転または揺動させて、スラリーと被加工物との化学反応と、研磨布の被加工物との機械研磨の作用により、被加工物の表面を研磨する方法である。

なお、素子分離絶縁膜３０６の形成方法として、絶縁膜を選択的に除去する方法の他、酸素または窒素を打ち込むことにより、絶縁性の領域を形成する方法などを用いることもできる。

次に、半導体領域３０４の表面に絶縁膜を形成し、当該絶縁膜上に導電材料を含む層を形成する。

絶縁膜は、後にゲート絶縁膜となるものであり、例えば、半導体領域３０４表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行う。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁膜を形成しても良い。当該絶縁膜は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙＮ_ｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙＮ_ｚ（ｘ＞０、ｙ＞０、ｚ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁膜の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とする。

導電材料を含む層は、後にゲート電極となるものであり、例えば、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示す。

次に、絶縁膜及び導電材料を含む層を選択的にエッチングして、ゲート絶縁膜３０８、ゲート電極３１０を形成する（図５（Ｃ）参照）。

次に、半導体領域３０４に不純物元素を添加して、チャネル形成領域３１６および不純物領域３２０を形成する（図５（Ｄ）参照）。ここで、ｎ型のトランジスタを形成する場合には、半導体領域３０４にリンや砒素を添加し、ｐ型のトランジスタを形成する場合には、半導体領域３０４に硼素やアルミニウムなどの不純物元素を添加すればよい。ここで添加する不純物元素の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。

なお、ゲート電極３１０の周囲にサイドウォール絶縁膜を形成して、不純物元素が異なる濃度で添加された不純物領域を形成してもよい。

次に、ゲート電極３１０、不純物領域３２０などを覆うように金属層３２２を形成する（図５（Ｅ）参照）。当該金属層３２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層３２２は、半導体領域３０４を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。

次に、熱処理を施して、上記金属層３２２と半導体材料とを反応させる。これにより、不純物領域３２０に接する金属化合物領域３２４が形成される（図５（Ｅ）参照）。なお、ゲート電極３１０として、多結晶シリコンなどを用いる場合には、ゲート電極３１０の金属層３２２と接する部分にも、金属化合物領域が形成されることになる。

上記熱処理としては、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域３２４を形成した後には、金属層３２２は除去する。

次に、上述の工程により形成された各構成を覆うように、絶縁膜３２８を形成する（図６（Ａ）参照）。絶縁膜３２８は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁膜３２８に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能となるため好適である。なお、絶縁膜３２８には、これらの材料を用いた多孔質の絶縁膜を適用してもよい。多孔質の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁膜３２８は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、図６（Ａ）では、絶縁膜３２８の単層構造を示すが、２層以上の積層構造としてもよい。

次に、絶縁膜３２８に金属化合物領域３２４にまで達する開口を形成し、当該開口を埋め込むように導電材料を含む層を形成する。導電材料を含む層は、アルミニウム、銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成してもよい。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。該導電材料を含む層を選択的にエッチングして、ソース電極又はドレイン電極３３０ａ、３３０ｂを形成する（図６（Ｂ）参照）。

次に、絶縁膜３２８上に導電材料を含む層を形成する。該導電材料を含む層は、ソース電極又はドレイン電極３３０ａ、３３０ｂで用いる導電材料と同様の材料を用いて形成することができる。該導電材料を含む層にエッチング処理を行い、導電層３３６ａ、３３６ｂ、３３６ｃを形成する（図６（Ｃ）参照）。

以上により、酸化物半導体以外の半導体材料を含む基板３００を用いたトランジスタ１０８を作製することができる（図６（Ｃ）参照）。このようなトランジスタ１０８は、高速動作が可能であるという特徴を有する。このため、トランジスタ１０８をラッチ回路１０１、選択回路１０２、選択回路１０３等に適用することにより、ラッチ回路１０１、選択回路１０２、選択回路１０３等の動作を高速化することができるため好適である。

次に、上記の工程により形成された各構成を覆うように、絶縁膜３４０を形成する（図６（Ｄ）参照）。絶縁膜３４０は、絶縁膜３２８で示した材料及び形成方法を適用することができる。

次に、絶縁膜３４０に導電層３３６ｃにまで達する開口を形成し、当該開口を埋め込むように導電材料を含む層を形成する。導電材料を含む層は、ゲート電極３１０や、導電層３３６ａ、３３６ｂ、３３６ｃを形成する際に示した材料及び形成方法を適用することができる。該導電材料を含む層に、エッチング処理を行い、電極３２９を形成する（図６（Ｄ）参照）。

その後、トランジスタ１０４及び容量素子１０６の形成前の処理として、絶縁膜３４０にＣＭＰ処理を施して、絶縁膜３４０表面を平坦化させる。このとき、電極３２９の上面を露出させることが好ましい（図６（Ｄ）参照）。絶縁膜３４０の平坦化処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能であるが、トランジスタ１０４の特性を向上させるために、絶縁膜３４０の表面は可能な限り平坦にしておくことが望ましい。絶縁膜３４０の表面の平均面粗さ（Ｒａ）として、０．１ｎｍ以上０．５ｎｍ未満とすることにより、絶縁膜３４０上に成膜される非晶質な部分に対して結晶部分の占める割合の多い酸化物半導体膜とすることができる。ここで、平均面粗さ（Ｒａ）は、ＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている中心線平均粗さＲａを、測定面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値で表現される。平均面粗さ（Ｒａ）は、下記の数１で表すことができる。

なお、上記において、Ｓ_０は、測定面（座標（ｘ_１，ｙ_１）（ｘ_１，ｙ_２）（ｘ_２，ｙ_１）（ｘ_２，ｙ_２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ_０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：ＡｔｏｍｉｃＦｏｒｃｅＭｉｃｒｏｓｃｏｐｅ）にて評価可能である。

なお、上記の各工程の前後には、さらに電極や配線、半導体膜、絶縁膜などを形成する工程も含んでいてもよい。例えば、配線の構造として、絶縁膜及び導電層の積層構造でなる多層配線構造を採用して、高度に集積化した記憶装置を実現することも可能である。

〈上部のトランジスタの作製方法〉
まず、絶縁膜３４０、電極３２９などの上に酸化物半導体膜を成膜する。

用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。

また、酸化物半導体として、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ_３ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。

なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ−Ａ）^２＋（ｂ−Ｂ）^２＋（ｃ−Ｃ）^２≦ｒ^２
を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。

酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。

アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。

また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましい。

酸化物半導体膜としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットとしては、例えば、組成比として、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の酸化物ターゲットを用いることができる。また、このターゲットの材料及び組成に限定されず、例えば、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の酸化物ターゲットを用いてもよい。

また、Ｉｎ−Ｓｎ−Ｚｎ系酸化物として、用いるターゲットの組成比は、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５などとなる酸化物ターゲットを用いる。

また、酸化物半導体膜としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。

また、ターゲットの相対密度は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。相対密度の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜とすることができる。

酸化物半導体膜は、スパッタリング法、分子線エピタキシー法、原子層堆積法またはパルスレーザー蒸着法により成膜することができる。また、酸化物半導体膜の膜厚は、５ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下とする。

本実施の形態では、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌともいう。）を含む酸化物について説明する。

ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。

ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。

ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。

ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。

このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。

また、トランジスタ１０４（及びトランジスタ１０５）のチャネル形成領域をＣＡＡＣとすることで、可視光または紫外光の照射、および熱やバイアスなどが加わることによるトランジスタ１０４（及びトランジスタ１０５）の電気特性の変動を抑制し、トランジスタの信頼性を向上させることができる。

酸化物半導体膜をＣＡＡＣとする方法として、例えば以下の２種類の方法によって行うことができる。１つの方法は、酸化物半導体膜の成膜を、基板を加熱しながら行う方法であり、もう１つの方法は、酸化物半導体膜の成膜を２回に分け、１度目の成膜の後、２度目の成膜の後のそれぞれに熱処理を行う方法である。

基板を加熱しながら酸化物半導体膜の成膜を１回で行う場合には、基板温度は、１５０℃以上４５０℃以下とすればよく、好ましくは基板温度が２５０℃以上３５０℃以下とする。なお、酸化物半導体膜の成膜時に、基板を加熱する温度を高くすることで、非晶質な部分に対して結晶部分の占める割合の多いＣＡＡＣとすることができる。

また、酸化物半導体膜の成膜を２回に分ける場合には、基板を基板温度１００℃以上４５０℃以下に保ちながら、絶縁膜３４０の上に１層目の酸化物半導体膜を成膜し、窒素、酸素、希ガス、または乾燥空気の雰囲気下で、５５０℃以上基板の歪み点未満の熱処理を行う。該熱処理によって、１層目の酸化物半導体膜の表面を含む領域に結晶領域（板状結晶を含む）が形成される。そして、２層目の酸化物半導体膜を１層目の酸化物半導体膜よりも厚く形成する。その後、再び５５０℃以上基板の歪み点未満の熱処理を行い、表面を含む領域に、結晶領域（板状結晶を含む）が形成された１層目の酸化物半導体膜を結晶成長の種として、上方に結晶成長させ、２層目の酸化物半導体膜の全体を結晶化させる。なお、１層目の酸化物半導体膜は１ｎｍ以上１０ｎｍ以下で成膜することが好ましい。

上述の成膜方法によれば、酸化物半導体膜３４４が、５ｎｍ程度の膜厚であっても、短チャネル効果を抑制することができるため、好ましい。

スパッタリング法により成膜される酸化物半導体膜中には、水素又は水（水酸基を含む化合物）が含まれていることがある。水素や水は、ドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。したがって、スパッタリング法を用いて、酸化物半導体膜を成膜する際、できる限り酸化物半導体膜に含まれる水素濃度を低減させることが好ましい。

水素濃度を低減させるためには、酸化物半導体膜の成膜時に、スパッタリング装置の処理室のリークレートを１×１０^−１０Ｐａ・ｍ^３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体膜中へ、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として吸着型の真空ポンプ（例えば、クライオポンプなど）を用いることで、排気系からアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を低減することができる。

スパッタリング装置の処理室内に供給する雰囲気ガスとして、水素、水、水酸基を含む化合物または水素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素、および希ガスと酸素との混合ガスを適宜用いる。例えば、アルゴンの純度を、９Ｎ（９９．９９９９９９９％）以上（Ｈ_２Ｏは、０．１ｐｐｂ、Ｈ_２は、０．５ｐｐｂ）とし、露点−１２１℃とする。また、酸素の濃度は、８Ｎ（９９．９９９９９９％）以上（Ｈ_２Ｏは、１ｐｐｂ、Ｈ_２は、１ｐｐｂ）とし、露点−１１２℃とする。また、希ガスと酸素の混合ガスを用いる場合には、酸素の流量比率を大きくすることが好ましい。

成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。

ＣＡＡＣの結晶性は、被形成面のラフネスの影響を受けるため、絶縁膜３４０の表面は可能な限り平坦にしておくことが望ましい。絶縁膜３４０表面を平坦化することにより、ＣＡＡＣの連続性を向上させることができる。絶縁膜３４０の表面の平均面粗さは、例えば、０．１ｎｍ以上０．５ｎｍ未満とすることが好ましい。

上記のようにすることで、水素の混入が低減された酸化物半導体膜を成膜することができる。なお、上記スパッタリング装置を用いても、酸化物半導体膜には少なからず窒素を含んで形成される。例えば、二次イオン質量分析法（ＳＩＭＳ：ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｍｅｔｒｙ）で測定される酸化物半導体膜の窒素濃度は、５×１０^１８ｃｍ^−３未満となる。

酸化物半導体膜を成膜する際または成膜後において、酸化物半導体膜の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体膜における酸素欠損は、その酸素欠損の一部がドナーとなりキャリアである電子を生じる。キャリアである電子が生じることで、トランジスタ１０４のしきい値電圧がマイナス方向に変動してしまう。

酸化物半導体膜中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体膜に対して、第１の熱処理を行うことが好ましい。例えば、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体膜に加熱処理を施す。

第１の熱処理の温度は、例えば、１５０℃以上基板歪み点温度未満、好ましくは２５０℃以上４５０℃以下、さらに好ましくは３００℃以上４５０℃以下とし、酸化性雰囲気または不活性雰囲気で行う。ここで、酸化性雰囲気は、酸素、オゾンまたは窒化酸素などの酸化性ガスを１０ｐｐｍ以上含有する雰囲気をいう。また、不活性雰囲気は、前述の酸化性ガスが１０ｐｐｍ未満であり、その他、窒素または希ガスで充填された雰囲気をいう。処理時間は３分〜２４時間とする。２４時間を超える熱処理は生産性の低下を招くため好ましくない。

第１の熱処理に用いる加熱装置に特別な限定はなく、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、電気炉や、ＬＲＴＡ（ＬａｍｐＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置、ＧＲＴＡ（ＧａｓＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置等のＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。

第１の熱処理によって、酸化物半導体膜から水素（水、水酸基を含む化合物）を放出させることができる。また、第１の熱処理によって、不純物が低減され、ｉ型（真性半導体）または実質的にｉ型の酸化物半導体膜を形成することができる。

また、第１の熱処理によって、酸化物半導体膜から不安定なキャリア源である水素を脱離させることができるため、トランジスタ１０４のしきい値電圧がマイナス方向へ変動することを抑制させることができる。さらに、トランジスタ１０４の信頼性を向上させることができる。

次に、フォトリソグラフィ工程により酸化物半導体膜上にレジストマスクを形成し、該レジストマスクを用いて、酸化物半導体膜を所望の形状にエッチングし、島状の酸化物半導体膜３４４を形成する（図７（Ａ）参照）。なお、該レジストマスクは、フォトリソグラフィ工程の他にインクジェット法、印刷法等を適宜用いることができる。該エッチングは、酸化物半導体膜の端部がテーパ形状となるようにエッチングすることが好ましい。島状の酸化物半導体膜の端部をテーパ形状とすることで、本工程以降のトランジスタ１０４の作製において、形成される膜の被覆性を向上させることができ、該膜の断切れを防止することができる。テーパ形状は、該レジストマスクを後退させつつエッチングすることで形成することができる。

次に、酸化物半導体膜３４４などの上に、導電材料を含む層を形成する。

導電材料を含む層は、後にソース電極およびドレイン電極となるものであり、アルミニウム、クロム、銅、チタン、タンタル、モリブデン、タングステン等の金属材料を用いて形成することができる。また、上述した金属材料を成分とする合金等を用いて形成することもできる。さらに、マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いて形成することもできる。

導電材料を含む層は、単層構造であってもよいし、２層以上の積層構造であってもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電材料を含む層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパ形状を有するソース電極又はドレイン電極３４２ａ、３４２ｂへの加工が容易であるというメリットがある。

また、導電材料を含む層は、酸化インジウム、酸化インジウム酸化スズ（ＩＴＯともいう）、酸化インジウム酸化亜鉛、酸化亜鉛、ガリウムを添加した酸化亜鉛、グラフェンなどを用いることができる。

導電材料を含む層を選択的にエッチングしてソース電極又はドレイン電極３４２ａ、３４２ｂ、及び電極３４２ｃを形成する（図７（Ｂ）参照）。ここで、ソース電極又はドレイン電極３４２ａは、容量素子の電極として機能する。また、導電層３３６ｃと、電極３４２ｃとを電極３２９を介して接続することにより、半導体装置の下層に形成されるトランジスタと、上層に形成されるトランジスタとを接続することができる。

導電材料を含む層のエッチングは、形成されるソース電極又はドレイン電極３４２ａ、３４２ｂ、及び電極３４２ｃの端部がテーパ形状となるように行うことが好ましい。ここで、テーパ角は、例えば、３０°以上６０°以下とすることが好ましい。ソース電極又はドレイン電極３４２ａ、３４２ｂの端部がテーパ形状となるようにエッチングすることにより、後に形成されるゲート絶縁膜の被覆性が向上し、段切れを防止することができる。

トランジスタのチャネル長（Ｌ）は、ソース電極又はドレイン電極３４２ａ、及びソース電極又はドレイン電極３４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数十ｎｍと波長の短い超紫外線（ＥｘｔｒｅｍｅＵｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、記憶素子の消費電力を低減することも可能である。

次に、ソース電極又はドレイン電極３４２ａ、３４２ｂ、及び電極３４２ｃを覆い、かつ酸化物半導体膜３４４の一部と接するように、ゲート絶縁膜３４６を形成する（図７（Ｃ）参照）。

ゲート絶縁膜３４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁膜３４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、酸化タンタルなどを用いることができる。また、ゲート絶縁膜３４６として、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙＮ_ｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙＮ_ｚ（ｘ＞０、ｙ＞０、ｚ＞０））などの高誘電率（ｈｉｇｈ−ｋ）材料を用いることもできる。ゲート絶縁膜３４６は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、記憶素子を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。

上述のように、ゲート絶縁膜を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁膜３４６に、上述したｈｉｇｈ−ｋ材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁膜３４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。

また、ゲート絶縁膜３４６は、第１３族元素および酸素を含む絶縁材料としてもよい。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体材料との相性が良い。したがって、第１３族元素および酸素を含む絶縁材料を酸化物半導体膜に接する絶縁膜に用いることで、酸化物半導体膜との界面の状態を良好に保つことができる。

ここで、第１３族元素を含む絶縁材料とは、絶縁材料に一または複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。

例えば、ガリウムを含有する酸化物半導体膜に接してゲート絶縁膜３４６を形成する場合に、ゲート絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体膜とゲート絶縁膜の界面特性を良好に保つことができる。また、酸化物半導体膜と酸化ガリウムを含む絶縁膜とを接して設けることにより、酸化物半導体膜と絶縁膜の界面における水素のパイルアップを低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体膜への水の侵入防止という点においても好ましい。

なお、酸化物半導体膜３４４に第１の熱処理を行うと、水素などが放出されるとともに、酸化物半導体膜３４４に含まれる酸素も放出されてしまう。酸素が放出されることにより、酸化物半導体膜３４４には、酸素欠損が生じてしまう。酸素欠損の一部はドナーとなるため、酸化物半導体膜３４４にキャリアを発生させる原因となり、トランジスタの特性に影響を与えるおそれがある。

そこで、酸化物半導体膜３４４に接するゲート絶縁膜３４６として、熱処理により酸素が脱離する絶縁膜を用いることが好ましい。

本明細書等において、「熱処理により酸素が脱離する」とは、ＴＤＳ（ＴｈｅｒｍａｌＤｅｓｏｒｐｔｉｏｎＳｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算した酸素の脱離量（又は放出量）が１．０×１０^１８ｃｍ^−３以上、好ましくは３．０×１０^２０ｃｍ^−３以上であることをいう。また、「熱処理により酸素が脱離しない」とは、ＴＤＳ分析にて、酸素原子に換算した酸素の脱離量（又は放出量）が１．０×１０^１８ｃｍ^−３未満であることをいう。

以下、酸素の放出量をＴＤＳ分析で酸素原子に換算して定量する方法について説明する。

ＴＤＳ分析したときの気体の脱離量は、イオン強度の積分値に比例する。このため、絶縁膜のイオン強度の積分値と、標準試料の基準値との比により、気体の脱離量を計算することができる。標準試料の基準値とは、所定の密度の原子を含む試料において、当該原子に相当するイオン強度の積分値に対する当該原子の密度の割合である。

例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の脱離量（Ｎ_Ｏ２）は、下記の式で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全てが酸素分子由来と仮定する。質量数３２のものとしてＣＨ_３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。

Ｎ_Ｈ２は、標準試料から脱離した水素分子を密度で換算した値である。Ｓ_Ｈ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、Ｎ_Ｈ２／Ｓ_Ｈ２とする。Ｓ_Ｏ２は、絶縁膜をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。上記の式の詳細に関しては、特開平６−２７５６９７公報を参照できる。なお、上記した酸素の脱離量の数値は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０^１６ｃｍ^−３の水素原子を含むシリコンウェハを用いて測定した数値である。

また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の脱離量を評価することで、酸素原子の脱離量についても見積もることができる。

なお、Ｎ_Ｏ２は酸素分子の脱離量である。絶縁膜においては、酸素原子に換算したときの酸素の脱離量は、酸素分子の脱離量の２倍となる。

熱処理により酸素が脱離する膜の一例として、酸素が過剰な酸化シリコン（ＳｉＯｘ（ｘ＞２））がある。酸素が過剰な酸化シリコン（ＳｉＯｘ（ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定した値である。

酸化物半導体膜３４４に接する絶縁膜（例えば、絶縁膜３４０やゲート絶縁膜３４６）として、熱処理により酸素が脱離する絶縁膜を用い、ゲート絶縁膜３４６の成膜後のいずれかの工程の後に、第２の熱処理を行うことにより、絶縁膜３４０やゲート絶縁膜３４６から酸素が脱離し、酸化物半導体膜３４４に酸素を供給することができる。これにより、酸化物半導体膜３４４に生じた酸素欠損を補償することができる。よって、酸化物半導体膜３４４にキャリアの生成を抑制することができるため、トランジスタの特性の変動を抑制することができる。

次に、上述の工程により形成された各構成を覆うように、導電材料を含む層を成膜する。導電材料を含む層は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。導電材料を含む層を選択的にエッチングしてゲート電極３４８ａおよび導電層３４８ｂを形成する。導電層３４８ｂは、容量素子の電極として機能する。なお、ゲート電極３４８ａおよび導電層３４８ｂは、単層構造としても良いし、積層構造としても良い。

次に、ゲート電極３４８ａ及び導電層３４８ｂが形成された後に、ゲート電極３４８ａ、ソース電極又はドレイン電極３４２ａ、３４２ｂをマスクとして、酸化物半導体膜３４４に、ｎ型の導電性を付与するドーパントを添加し、一対のドーパント領域３４９ａ、３４９ｂを形成する。なお、酸化物半導体膜３４４のうち、ドーパント領域３４９ａとドーパント領域３４９ｂとの間に挟まれた領域が、チャネル形成領域となる。また、チャネル形成領域は、酸化物半導体膜３４４において、ゲート絶縁膜３４６を介してゲート電極３４８ａと重なる領域に形成される。

ドーパント領域３４９ａ、３４９ｂを形成するためのドーパントの添加は、イオン注入法を用いることができる。ドーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、ヒ素、アンチモンなどの１５族原子などを用いることができる。例えば、窒素をドーパントとして用いた場合、ドーパント領域３４９ａ、３４９ｂ中の窒素原子の濃度は、５×１０^１９／ｃｍ^３以上１×１０^２２／ｃｍ^３以下であることが望ましい。ｎ型の導電性を付与するドーパントが添加されているドーパント領域３４９ａ、３４９ｂは、酸化物半導体膜３４４中の他の領域に比べて導電性が高くなる。よって、ドーパント領域３４９ａ、３４９ｂを酸化物半導体膜３４４に設けることで、ソース電極又はドレイン電極３４２ａ、３４２ｂの間の抵抗を下げることができる。

次に、ゲート絶縁膜３４６、ゲート電極３４８ａ、および導電層３４８ｂ上に、絶縁膜３５０及び絶縁膜３５２を形成する（図８（Ａ）参照）。絶縁膜３５０及び絶縁膜３５２は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料、ポリイミド、アクリル等の有機材料を含む材料を用いて形成することができる。なお、絶縁膜３５０及び絶縁膜３５２には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁膜３５０及び絶縁膜３５２の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。例えば、絶縁膜３５０に、無機材料を含む材料を用い、絶縁膜３５２に有機材料を含む材料を用いることもできる。

また、酸化アルミニウム膜は、水素や水などに対するブロッキング性を有するため、絶縁膜３５０として用いることで、半導体装置の外部から混入する水素や水などが、酸化物半導体膜３４４に混入することを防止することができるため、好ましい。また、酸化アルミニウム膜は、酸素に対するブロッキング性も有するため、酸化物半導体膜３４４に含まれる酸素が外方拡散されてしまうことを抑制することもできる。絶縁膜３５０として、酸化アルミニウム膜を用いることにより、水素や水などが酸化物半導体膜３４４に混入することを防止するとともに、酸化物半導体膜３４４に含まれる酸素が外方拡散されてしまうことを抑制することができるため、トランジスタの電気的特性が変動してしまうことを抑制することができる。

次に、ゲート絶縁膜３４６、絶縁膜３５０及び絶縁膜３５２に、ソース電極又はドレイン電極３４２ｂ、又は電極３４２ｃにまで達する開口を形成する。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。その後、ソース電極又はドレイン電極３４２ｂ及び電極３４２ｃに接する導電材料を有する層を形成する。次に、導電材料を有する層にエッチング又はＣＭＰ処理することにより、電極３５４ａ、電極３５４ｂを形成する（図８（Ａ）参照）。

次に、絶縁膜３５２を覆い、電極３５４ａ及び電極３５４ｂと接するように、配線３５６を形成する（図８（Ｂ）参照）。配線３５６は、ＰＶＤ法や、ＣＶＤ法を用いて導電材料を有する層を形成した後、当該導電材料を有する層をパターニングすることによって形成される。また、導電材料を有する層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。

また、電極３５４ａ、電極３５４ｂを用いずに、配線３５６を形成してもよい。例えば、絶縁膜３５０の開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、その後に、開口に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは、ソース電極又はドレイン電極３４２ｂ、電極３４２ｃ）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。

配線３５６を形成することにより、下層に形成されたトランジスタと、トランジスタ１０４のソース電極又はドレイン電極３４２ｂとを、接続することができる（図８（Ｂ）参照）。

これにより、高純度化された酸化物半導体膜３４４を用いたトランジスタ１０４および容量素子１０６を有する記憶素子が完成する（図８（Ｂ）参照）。

以上の工程により、酸化物半導体以外の半導体材料を用いたトランジスタ上に、酸化物半導体材料を用いたトランジスタが形成された記憶素子を作製することができる。

上述の作製方法を用いることにより、水素やアルカリ金属の不純物が極めて低減された酸化物半導体膜３４４を得ることができる。このように酸化物半導体膜３４４に含まれる水素濃度は、５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、望ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より望ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とすることができる。また、酸化物半導体膜３４４中に含まれる、Ｌｉ、Ｎａなどのアルカリ金属、及びＣａなどのアルカリ土類金属などの不純物は、低減されていることが好ましい。具体的には、ＳＩＭＳにより検出されるＬｉが５×１０^１５ｃｍ^−３以下、好ましくは１×１０^１５ｃｍ^−３以下、Ｎａが５×１０^１５ｃｍ^−３以下、好ましくは１×１０^１５ｃｍ^−３以下、Ｋは５×１０^１５ｃｍ^−３以下、好ましくは１×１０^１５ｃｍ^−３以下であることが好ましい。

このような酸化物半導体膜３４４を用いてトランジスタ１０４を作製することにより、オフ電流が極めて小さいトランジスタを作製することができる。具体的には、オフ電流密度を１００ｚＡ／μｍ以下、好ましくは１０ｚＡ／μｍ以下とすることができる。このオフ電流密度は、結晶性を有するシリコン膜にチャネルが形成されるトランジスタのオフ電流密度と比較して極めて低い値である。このように、トランジスタ１０４は、オフ電流が極めて小さくすることができるため、記憶素子として用いることにより、長期にわたり記憶内容を保持することができる。

本発明の一態様に係る記憶素子は、チャネルが酸化物半導体以外の半導体膜に形成されるトランジスタで構成されるラッチ回路１０１、選択回路１０２、選択回路１０３上に、チャネルが酸化物半導体膜に形成されるトランジスタ１０４及びトランジスタ１０５、容量素子１０６、容量素子１０７を形成することができる。このように、チャネルが酸化物半導体膜に形成されるトランジスタ１０４及びトランジスタ１０５は、チャネルが酸化物半導体以外の半導体膜に形成されるトランジスタの上に積層することが可能であるため、３次元的に記憶素子を構成することができる。したがって、記憶素子の２次元平面の面積を大幅に削減することができる。

ところで、不揮発性のランダムアクセスメモリとして磁気トンネル接合素子（ＭＴＪ（ＭａｇｎｅｔｉｃＴｕｎｎｅｌｉｎｇＪｕｎｃｔｉｏｎ）素子）が知られている。ＭＴＪ素子は、絶縁膜を介して上下に配置している膜中のスピンの向きが平行であれば低抵抗状態、反平行であれば高抵抗状態となることで情報を記憶する素子である。一方、本発明の一態様に係る記憶素子が有する第１及び第２の不揮発性記憶回路は、チャネルが酸化物半導体膜に形成されるトランジスタを利用したものであるので、原理が全く異なっている。表１はＭＴＪ素子（表中、「スピントロニクス（ＭＴＪ素子）」で示す。）と、上記実施の形態で示す酸化物半導体を用いた第１及び第２の不揮発性記憶回路（表中、「ＯＳ／Ｓｉ」で示す。）との対比を示す。

ＭＴＪ素子は磁性材料を使用するためキュリー温度以上にすると磁性が失われてしまうという欠点がある。また、ＭＴＪ素子は電流駆動であるため、シリコンのバイポーラデバイスと相性が良いが、バイポーラデバイスは集積化に不向きである。そして、ＭＴＪ素子は書き込み電流が微少とはいえメモリの大容量化によって消費電力が増大してしまうといった問題がある。

原理的にＭＴＪ素子は磁界耐性に弱く強磁界にさらされるとスピンの向きが狂いやすい。また、ＭＴＪ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御する必要がある。

さらに、ＭＴＪ素子は希土類元素を使用するため、金属汚染を嫌うシリコン半導体のプロセスに組み入れるには相当の注意を要する。ＭＴＪ素子はビット当たりの材料コストから見ても高価であると考えられる。

一方、上記本実施の形態で示す第１及び第２の不揮発性記憶回路が有する、酸化物半導体を用いたトランジスタは、チャネルを形成する半導体材料が金属酸化物であること以外は、素子構造や動作原理がシリコンＭＯＳＦＥＴと同様である。また、酸化物半導体を用いたトランジスタは磁界の影響を受けず、ソフトエラーも生じ得ないといった特質を有する。このことからシリコン集積回路と非常に整合性が良いといえる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態３）
本実施の形態では、ＣＰＵなどの信号処理回路などに好適な酸化物材料について、図１２乃至図１５を参照して説明する。

ＣＰＵなどに用いられるトランジスタには、高い周波数帯でも動作することが求められる場合がある。当該トランジスタとしては、電界効果移動度が高いトランジスタを適用することが好ましい。例えば、当該トランジスタの電界効果移動度は、１〜３０ｃｍ^２／Ｖ・ｓ以上を有することが好ましい。このような高い電界効果移動度を有するトランジスタとして、チャネルが形成される酸化物膜にＣＡＡＣ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌともいう。）を有することで実現することが可能である。

ＣＡＡＣに含まれる結晶構造の一例について図１２乃至図１４を用いて詳細に説明する。なお、特に断りがない限り、図１２乃至図１４は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１２において丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。

図１２（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１２（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１２（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１２（Ａ）に示す小グループは電荷が０である。

図１２（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１２（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１２（Ｂ）に示す構造をとりうる。図１２（Ｂ）に示す小グループは電荷が０である。

図１２（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１２（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１２（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１２（Ｃ）に示す小グループは電荷が０である。

図１２（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１２（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１２（Ｄ）に示す小グループは電荷が＋１となる。

図１２（Ｅ）に、２個のＺｎを含む小グループを示す。図１２（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１２（Ｅ）に示す小グループは電荷が−１となる。

ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。

ここで、これらの小グループ同士が結合する規則について説明する。図１２（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図１２（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図１２（Ｃ）に示す４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、４配位の金属原子（Ｚｎ）のいずれかと結合することになる。

これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。

図１３（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１３（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１３（Ｃ）は、図１３（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。

図１３（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１３（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１３（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。

図１３（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。

ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１２（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。

具体的には、図１３（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ_２ＳｎＺｎ_３Ｏ_８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ_２ＳｎＺｎ_２Ｏ_７（ＺｎＯ）_ｍ（ｍは０または自然数。）とする組成式で表すことができる。

また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物、などを用いた場合も同様である。

例えば、図１４（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。

図１４（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。

図１４（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１４（Ｃ）は、図１４（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。

ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。

また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１４（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。

ＣＰＵなどに用いられるトランジスタには、高い周波数帯で動作可能であることが求められる。その場合のトランジスタの電界効果移動度は、３０ｃｍ^２／Ｖｓ以上有することが好ましい。このような電界移動度を有するトランジスタとして、酸化物半導体膜をＣＡＡＣとすることにより実現することが可能である。

このようなＣＡＡＣを、チャネルが形成される酸化物膜に用いることにより、３０ｃｍ^２／Ｖ・ｓ以上の電界効果移動度を有するトランジスタを作製することができる。該トランジスタは、高い周波数でも動作することが可能であるため、ＣＰＵなどの高周波数帯で用いられるトランジスタとして、好適である。

（実施の形態４）
本実施の形態では、図１で示した記憶素子１００や、図４で示した記憶装置２００を用いた信号処理回路の構成について説明する。

図９に、本発明の一態様に係る信号処理回路の一例を示す。信号処理回路は、一または複数の演算回路と、一または複数の記憶装置とを少なくとも有する。具体的に、図９に示す信号処理回路４００は、演算回路４０１、演算回路４０２、記憶装置４０３、記憶装置４０４、記憶装置４０５、制御装置４０６、電源制御回路４０７、記憶装置４０８を有する。

演算回路４０１、演算回路４０２は、単純な論理演算を行う論理回路をはじめ、加算器、乗算器、さらには各種演算回路などを含む。そして、記憶装置４０３は、演算回路４０１における演算処理の際に、データを一時的に保持するレジスタとして機能する。記憶装置４０４は、演算回路４０２における演算処理の際に、データを一時的に保持するレジスタとして機能する。

また、記憶装置４０５はメインメモリとして用いることができ、制御装置４０６が実行するプログラムをデータとして記憶する、或いは演算回路４０１、演算回路４０２からのデータを記憶することができる。

制御装置４０６は、信号処理回路４００が有する演算回路４０１、演算回路４０２、記憶装置４０３、記憶装置４０４、記憶装置４０５の動作を統括的に制御する回路である。なお、図９では、制御装置４０６が信号処理回路４００の一部である構成を示しているが、制御装置４０６は信号処理回路４００の外部に設けられていても良い。

また、記憶装置への電源電圧の供給が停止されるのに合わせて、当該記憶装置とデータのやり取りを行う演算回路または制御回路への、電源電圧の供給を停止するようにしても良い。例えば、演算回路４０１と記憶装置４０３において、動作が行われない場合、演算回路４０１及び記憶装置４０３への電源電圧の供給を停止するようにしても良い。

また、電源制御回路４０７は、信号処理回路４００が有する演算回路４０１、演算回路４０２、記憶装置４０３、記憶装置４０４、記憶装置４０５、制御装置４０６、記憶装置４０８へ供給する電源電圧の大きさを制御する。そして、電源電圧の供給を停止する場合、電源電圧の供給を停止するためのスイッチング素子は、電源制御回路４０７に設けられていても良いし、演算回路４０１、演算回路４０２、記憶装置４０３、記憶装置４０４、記憶装置４０５、制御装置４０６、記憶装置４０８のそれぞれに設けられていても良い。後者の場合、電源制御回路４０７は、必ずしも本発明の信号処理回路に設ける必要はない。

また、メインメモリである記憶装置４０５と、制御装置４０６との間に、キャッシュメモリとして機能する記憶装置４０８を設けることが好ましい。キャッシュメモリを設けることで、低速なメインメモリへのアクセスを減らして演算処理などの信号処理を高速化させることができる。キャッシュメモリとして機能する記憶装置４０８に、本発明の一態様に係る記憶装置２００を用いることで、信号処理回路４００の消費電力を抑えることができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。また、本発明の一態様に係る記憶素子は、小面積化が図られている。該記憶素子を記憶装置として用いることにより、記憶装置を高集積化することができる。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態５）
本発明の一態様に係る記憶装置を用いることで、消費電力の低い電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係る消費電力の低い記憶装置をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。また、オフ電流が低いトランジスタを用いることで、オフ電流の高さをカバーするための冗長な回路設計が不要となるため、記憶装置の集積度を高めることができ、記憶装置を高機能化させることができる。

本発明の一態様に係る記憶装置は、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る記憶装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。

本発明の一態様に係る記憶装置を、携帯電話、スマートフォン、電子書籍などの携帯用の電子機器に応用した場合について説明する。

図１０は、携帯用の電子機器のブロック図である。図１０に示す携帯用の電子機器はＲＦ回路４２１、アナログベースバンド回路４２２、デジタルベースバンド回路４２３、バッテリー４２４、電源回路４２５、アプリケーションプロセッサ４２６、フラッシュメモリ４３０、ディスプレイコントローラ４３１、メモリ回路４３２、ディスプレイ４３３、タッチセンサ４３９、音声回路４３７、キーボード４３８などより構成されている。ディスプレイ４３３は表示部４３４、ソースドライバ４３５、ゲートドライバ４３６によって構成されている。アプリケーションプロセッサ４２６はＣＰＵ４２７、ＤＳＰ４２８、インターフェース４２９、キャッシュメモリ４４０を有している。キャッシュメモリ４４０には本発明の一態様に係る記憶装置を採用することによって、アプリケーションプロセッサ４２６の消費電力を低減することができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。また、本発明の一態様に係る記憶素子は、小面積化が図られている。該記憶素子を記憶装置として用いることにより、記憶装置を高集積化することができる。なお、メモリ回路４３２はＤＲＡＭで構成されている。

図１１は電子書籍のブロック図である。電子書籍はバッテリー４５１、電源回路４５２、マイクロプロセッサ４５３、フラッシュメモリ４５４、音声回路４５５、キーボード４５６、メモリ回路４５７、タッチパネル４５８、ディスプレイ４５９、ディスプレイコントローラ４６０によって構成される。マイクロプロセッサ４５３には、キャッシュメモリ４６１が含まれている。キャッシュメモリ４６１には本発明の一態様に係る記憶装置を採用することによって、マイクロプロセッサ４５３の消費電力を低減することができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。また、本発明の一態様に係る記憶素子は、小面積化が図られている。該記憶素子を記憶装置として用いることにより、記憶装置を高集積化することができる。

例えば、ユーザーが、書籍データ中の特定の箇所において、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどにより、当該箇所とそれ以外の箇所との違いを明確にするハイライト機能を利用する場合、書籍データのうちユーザーが指定した箇所のデータを記憶する必要がある。メモリ回路４５７は、上記データを一時的に記憶する機能を持つ。なお、上記データを長期に渡って保存する場合には、フラッシュメモリ４５４に上記データをコピーしておいても良い。

本実施形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態６）
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。

半導体本来の移動度をμ_０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、以下の式で表現できる。

ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式で表される。

ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃ_ｏｘは単位面積当たりの容量、Ｖ_ｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体膜であれば、チャネルの厚さは半導体膜の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉ_ｄは、以下の式となる。

ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖ_ｄはドレイン電圧である。
上式の両辺をＶ_ｇで割り、更に両辺の対数を取ると、以下のようになる。

上記の式の右辺はＶ_ｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉ_ｄ／Ｖ_ｇ）、横軸を１／Ｖ_ｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩ_ｄ―Ｖ_ｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０^１２／ｃｍ^２程度である。

このようにして求めた欠陥密度等をもとに数３および数４よりμ_０＝１２０ｃｍ^２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ^２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ_０は１２０ｃｍ^２／Ｖｓとなると予想できる。

ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における移動度μ_１は、以下の式で表される。

ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０^７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数７の第２項が増加するため、移動度μ_１は低下することがわかる。

半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ_２を計算した結果を図１５に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、ＳｅｎｔａｕｒｕｓＤｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。

さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖ_ｄは０．１Ｖである。

図１５で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ^２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体膜表面を原子レベルで平坦にすること（ＡｔｏｍｉｃＬａｙｅｒＦｌａｔｎｅｓｓ）が望ましい。

このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図１６乃至図１８に示す。なお、計算に用いたトランジスタの断面構造を図１９に示す。図１９に示すトランジスタは酸化物半導体膜にｎ^＋の導電型を呈する半導体領域２１０３ａおよび半導体領域２１０３ｃを有する。半導体領域２１０３ａおよび半導体領域２１０３ｃの抵抗率は２×１０^−３Ωｃｍとする。

図１９（Ａ）に示すトランジスタは、下地絶縁膜２１０１と、下地絶縁膜２１０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物２１０２の上に形成される。トランジスタは半導体領域２１０３ａ、半導体領域２１０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域２１０３ｂと、ゲート２１０５を有する。ゲート２１０５の幅を３３ｎｍとする。

ゲート２１０５と半導体領域２１０３ｂの間には、ゲート絶縁膜２１０４を有し、また、ゲート２１０５の両側面には側壁絶縁物２１０６ａおよび側壁絶縁物２１０６ｂ、ゲート２１０５の上部には、ゲート２１０５と他の配線との短絡を防止するための絶縁物２１０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域２１０３ａおよび半導体領域２１０３ｃに接して、ソース２１０８ａおよびドレイン２１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。

図１９（Ｂ）に示すトランジスタは、下地絶縁膜２１０１と、酸化アルミニウムよりなる埋め込み絶縁物２１０２の上に形成され、半導体領域２１０３ａ、半導体領域２１０３ｃと、それらに挟まれた真性の半導体領域２１０３ｂと、幅３３ｎｍのゲート２１０５とゲート絶縁膜２１０４と側壁絶縁物２１０６ａおよび側壁絶縁物２１０６ｂと絶縁物２１０７とソース２１０８ａおよびドレイン２１０８ｂを有する点で図１９（Ａ）に示すトランジスタと同じである。

図１９（Ａ）に示すトランジスタと図１９（Ｂ）に示すトランジスタの相違点は、側壁絶縁物２１０６ａおよび側壁絶縁物２１０６ｂの下の半導体領域の導電型である。図１９（Ａ）に示すトランジスタでは、側壁絶縁物２１０６ａおよび側壁絶縁物２１０６ｂの下の半導体領域はｎ^＋の導電型を呈する半導体領域２１０３ａおよび半導体領域２１０３ｃであるが、図１９（Ｂ）に示すトランジスタでは、真性の半導体領域２１０３ｂである。すなわち、図１９（Ｂ）に示す半導体層において、半導体領域２１０３ａ（半導体領域２１０３ｃ）とゲート２１０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物２１０６ａ（側壁絶縁物２１０６ｂ）の幅と同じである。

その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、ＳｅｎｔａｕｒｕｓＤｅｖｉｃｅを使用した。図１６は、図１９（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖ_ｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。

図１６（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１６（Ｂ）は１０ｎｍとしたものであり、図１６（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。

図１７は、図１９（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉ_ｄ（実線）および移動度μ（点線）のゲート電圧Ｖ_ｇ依存性を示す。ドレイン電流Ｉ_ｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１７（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１７（Ｂ）は１０ｎｍとしたものであり、図１７（Ｃ）は５ｎｍとしたものである。

また、図１８は、図１９（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉ_ｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１８（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１８（Ｂ）は１０ｎｍとしたものであり、図１８（Ｃ）は５ｎｍとしたものである。

いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。

なお、移動度μのピークは、図１６では８０ｃｍ^２／Ｖｓ程度であるが、図１７では６０ｃｍ^２／Ｖｓ程度、図１８では４０ｃｍ^２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。

Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域とするトランジスタは、該酸化物半導体膜を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。

Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。

例えば、図２０（Ａ）〜（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁膜を用いたトランジスタの特性である。なお、Ｖ_ｄは１０Ｖとした。

図２０（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ^２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図２０（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ^２／Ｖｓｅｃが得られている。

電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図２０（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ^２／Ｖｓｅｃが得られている。

基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ^２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。

Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。

基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図２０（Ａ）と図２０（Ｂ）の対比からも確認することができる。

なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。

意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。

また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。

実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。

まず基板温度を２５℃とし、Ｖ_ｄを１０Ｖとし、トランジスタのＶ_ｇ−Ｉ_ｄ特性の測定を行った。なお、Ｖ_ｄはドレイン電圧（ドレインとソースの電位差）を示す。次に、基板温度を１５０℃とし、Ｖ_ｄを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が２ＭＶ／ｃｍとなるようにＶ_ｇに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖ_ｇを０Ｖとした。次に、基板温度２５℃とし、Ｖ_ｄを１０Ｖとし、トランジスタのＶ_ｇ−Ｉ_ｄ測定を行った。これをプラスＢＴ試験と呼ぶ。

同様に、まず基板温度を２５℃とし、Ｖ_ｄを１０Ｖとし、トランジスタのＶ_ｇ−Ｉ_ｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖ_ｄを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶ_ｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖ_ｇを０Ｖとした。次に、基板温度２５℃とし、Ｖ_ｄを１０Ｖとし、トランジスタのＶ_ｇ−Ｉ_ｄ測定を行った。これをマイナスＢＴ試験と呼ぶ。

試料１のプラスＢＴ試験の結果を図２１（Ａ）に、マイナスＢＴ試験の結果を図２１（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図２２（Ａ）に、マイナスＢＴ試験の結果を図２２（Ｂ）に示す。

試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。

熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。

酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０^１６／ｃｍ^３以上２×１０^２０／ｃｍ^３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。

また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−ＲａｙＤｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。

実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、ＢｒｕｋｅｒＡＸＳ社製Ｘ線回折装置Ｄ８ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。

ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。

脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。

Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。

次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。

図２３に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。

このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。

この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。

図２４に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。

具体的には、図２４に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０^−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０^−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０^−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０^−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０^−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０^−２２Ａ／μｍ）以下にすることができる。これらのオフ電流値は、Ｓｉを半導体膜として用いたトランジスタに比べて、極めて低いものであることは明らかである。

もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。

また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料Ｂのトランジスタにおいて、基板温度と電気的特性の関係について評価した。

測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖ_ｄは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。

図２５に、Ｉ_ｄ（実線）および電界効果移動度（点線）のＶ_ｇ依存性を示す。また、図２６（Ａ）に基板温度としきい値電圧の関係を、図２６（Ｂ）に基板温度と電界効果移動度の関係を示す。

図２６（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。

また、図２６（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ^２／Ｖｓ〜３２ｃｍ^２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。

上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ^２／Ｖｓｅｃ以上、好ましくは４０ｃｍ^２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ^２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。

本実施例では、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの一例について、図２７などを用いて説明する。

図２７は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図および断面図である。図２７（Ａ）にトランジスタの上面図を示す。また、図２７（Ｂ）に図２７（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面Ａ１−Ａ２を示す。

図２７（Ｂ）に示すトランジスタは、基板３１００と、基板３１００上に設けられた下地絶縁膜３１０２と、下地絶縁膜３１０２の周辺に設けられた保護絶縁膜３１０４と、下地絶縁膜３１０２および保護絶縁膜３１０４上に設けられた高抵抗領域３１０６ａおよび低抵抗領域３１０６ｂを有する酸化物半導体膜３１０６と、酸化物半導体膜３１０６上に設けられたゲート絶縁膜３１０８と、ゲート絶縁膜３１０８を介して酸化物半導体膜３１０６と重畳して設けられたゲート電極３１１０と、ゲート電極３１１０の側面と接して設けられた側壁絶縁膜３１１２と、少なくとも低抵抗領域３１０６ｂと接して設けられた一対の電極３１１４と、少なくとも酸化物半導体膜３１０６、ゲート電極３１１０および一対の電極３１１４を覆って設けられた層間絶縁膜３１１６と、層間絶縁膜３１１６に設けられた開口部を介して少なくとも一対の電極３１１４の一方と接続して設けられた配線３１１８と、を有する。

なお、図示しないが、層間絶縁膜３１１６および配線３１１８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜３１１６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。

本実施例では、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。

図２８は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図２８（Ａ）はトランジスタの上面図である。また、図２８（Ｂ）は図２８（Ａ）の一点鎖線Ｂ１−Ｂ２に対応する断面図である。

図２８（Ｂ）に示すトランジスタは、基板３６００と、基板３６００上に設けられた下地絶縁膜３６０２と、下地絶縁膜３６０２上に設けられた酸化物半導体膜３６０６と、酸化物半導体膜３６０６と接する一対の電極３６１４と、酸化物半導体膜３６０６および一対の電極３６１４上に設けられたゲート絶縁膜３６０８と、ゲート絶縁膜３６０８を介して酸化物半導体膜３６０６と重畳して設けられたゲート電極３６１０と、ゲート絶縁膜３６０８およびゲート電極３６１０を覆って設けられた層間絶縁膜３６１６と、層間絶縁膜３６１６に設けられた開口部を介して一対の電極３６１４と接続する配線３６１８と、層間絶縁膜３６１６および配線３６１８を覆って設けられた保護膜３６２０と、を有する。

基板３６００としてはガラス基板を、下地絶縁膜３６０２としては酸化シリコン膜を、酸化物半導体膜３６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極３６１４としてはタングステン膜を、ゲート絶縁膜３６０８としては酸化シリコン膜を、ゲート電極３６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜３６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線３６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜３６２０としてはポリイミド膜を、それぞれ用いた。

なお、図２８（Ａ）に示す構造のトランジスタにおいて、ゲート電極３６１０と一対の電極３６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜３６０６に対する一対の電極３６１４のはみ出しをｄＷと呼ぶ。

１００記憶素子
１０１ラッチ回路
１０２選択回路
１０３選択回路
１０４トランジスタ
１０５トランジスタ
１０６容量素子
１０７容量素子
１０８トランジスタ
１０９トランジスタ
１１０トランジスタ
１１１トランジスタ
１１２トランジスタ
１１３トランジスタ
１１４インバータ
１２１不揮発性記憶回路
１２２不揮発性記憶回路
１５０記憶素子
２００記憶装置
２１０メモリセルアレイ
２１１駆動回路
２１２駆動回路
３００基板
３０２保護層
３０４半導体領域
３０６素子分離絶縁膜
３０８ゲート絶縁膜
３１０ゲート電極
３１６チャネル形成領域
３２０不純物領域
３２２金属層
３２４金属化合物領域
３２８絶縁膜
３２９電極
３３０ａソース電極又はドレイン電極
３３０ｂソース電極又はドレイン電極
３３６ａ導電層
３３６ｂ導電層
３３６ｃ導電層
３４０絶縁膜
３４２ａソース電極又はドレイン電極
３４２ｂソース電極又はドレイン電極
３４２ｃ電極
３５４ａ電極
３５４ｂ電極
３４４酸化物半導体膜
３４６ゲート絶縁膜
３４８ａゲート電極
３４８ｂ導電層
３５０絶縁膜
３５２絶縁膜
３５６配線
４００信号処理回路
４０１演算回路
４０２演算回路
４０３記憶装置
４０４記憶装置
４０５記憶装置
４０６制御装置
４０７電源制御回路
４０８記憶装置
４２１ＲＦ回路
４２２アナログベースバンド回路
４２３デジタルベースバンド回路
４２４バッテリー
４２５電源回路
４２６アプリケーションプロセッサ
４２７ＣＰＵ
４２８ＤＳＰ
４２９インターフェース
４３０フラッシュメモリ
４３１ディスプレイコントローラ
４３２メモリ回路
４３３ディスプレイ
４３４表示部
４３５ソースドライバ
４３６ゲートドライバ
４３７音声回路
４３８キーボード
４３９タッチセンサ
４５１バッテリー
４５２電源回路
４５３マイクロプロセッサ
４５４フラッシュメモリ
４５５音声回路
４５６キーボード
４５７メモリ回路
４５８タッチパネル
４５９ディスプレイ
４６０ディスプレイコントローラ
２１０１下地絶縁膜
２１０２埋め込み絶縁物
２１０３ａ半導体領域
２１０３ｂ半導体領域
２１０３ｃ半導体領域
２１０４ゲート絶縁膜
２１０５ゲート
２１０６ａ側壁絶縁物
２１０６ｂ側壁絶縁物
２１０７絶縁物
２１０８ａソース
２１０８ｂドレイン
３１００基板
３１０２下地絶縁膜
３１０４保護絶縁膜
３１０６酸化物半導体膜
３１０６ａ高抵抗領域
３１０６ｂ低抵抗領域
３１０８ゲート絶縁膜
３１１０ゲート電極
３１１２側壁絶縁膜
３１１４電極
３１１６層間絶縁膜
３１１８配線
３６００基板
３６０２下地絶縁膜
３６０６酸化物半導体膜
３６０８ゲート絶縁膜
３６１０ゲート電極
３６１４電極
３６１６層間絶縁膜
３６１８配線
３６２０保護膜

Claims

第１の制御信号に応じて、第１のデータ信号を出力する第１の選択回路と、
前記第１の制御信号に応じて、前記第１のデータ信号の反転信号である第２のデータ信号を出力する第２の選択回路と、
前記第１のデータ信号及び前記第２のデータ信号が入力され、電源電圧が供給されている期間のみ、前記第１のデータ信号及び前記第２のデータ信号を保持するラッチ回路と、
第２の制御信号に応じて、前記ラッチ回路に保持された前記第１のデータ信号が入力される第１の不揮発性記憶回路と、
前記第２の制御信号に応じて、前記ラッチ回路に保持された前記第２のデータ信号が入力される第２の不揮発性記憶回路と、を有し、
前記第１の不揮発性記憶回路及び前記第２の不揮発性記憶回路は、前記電源電圧の供給が停止したあとも、前記第１のデータ信号及び前記第２のデータ信号を保持する、記憶素子。
請求項１において、
前記第１の不揮発性記憶回路は、第１のトランジスタ及び第１の容量素子を有し、
前記第２の不揮発性記憶回路は、第２のトランジスタ及び第２の容量素子を有し、
前記第１のトランジスタ及び前記第２のトランジスタは、チャネルが酸化物半導体膜に形成されるトランジスタである記憶素子。
請求項１又は２において、
前記ラッチ回路は、少なくとも２つのトランジスタで構成され、該トランジスタは、チャネルが酸化物半導体以外の半導体膜に形成される記憶素子。
請求項１乃至３のいずれか一において、
前記第１の選択回路及び前記第２の選択回路は、少なくとも１つのトランジスタで構成され、該トランジスタは、チャネルが酸化物半導体以外の半導体膜に形成される記憶素子。
請求項１乃至４のいずれか一において、
前記記憶素子を複数用いて構成された記憶装置。