JP2016149552A - 半導体装置、および半導体装置の作製方法 - Google Patents

半導体装置、および半導体装置の作製方法 Download PDF

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Abstract

【課題】微細な構造であっても、高く安定した電気特性を有するトランジスタを提供する。また、該トランジスタを含む半導体装置においても、高性能化、高信頼性化を達成する。
【解決手段】第１の電極と、第２の電極と、第３の電極と、酸化物半導体層と、第１の絶縁層と、第２の絶縁層と、を有するトランジスタを有し、トランジスタは第１の領域と、第１の領域に囲まれた第２の領域を有し、第１の領域は、第１の絶縁層、第２の電極、酸化物半導体層、第２の絶縁層が積層し、第２の領域は、第１の電極、酸化物半導体層、第２の絶縁層、第３の電極が積層している。
【選択図】図１

Description

本発明は、例えば、酸化物、トランジスタおよび半導体装置、ならびにそれらの製造方法に関する。または、本発明は、例えば、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、プロセッサ、撮像装置、電子機器に関する。または、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、プロセッサ、撮像装置、電子機器の製造方法に関する。または、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、プロセッサ、撮像装置、電子機器の駆動方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機器は、半導体装置を有する場合がある。
絶縁表面を有する基板上の半導体を用いて、トランジスタを構成する技術が注目されている。当該トランジスタは集積回路や表示装置のような半導体装置に広く応用されている。トランジスタに適用可能な半導体としてシリコンが知られている。
トランジスタの半導体に用いられるシリコンは、用途によって非晶質シリコンと多結晶シリコンとが使い分けられている。例えば、大型の表示装置を構成するトランジスタに適用する場合、大面積基板への成膜技術が確立されている非晶質シリコンを用いると好適である。一方、駆動回路を一体形成した高機能の表示装置を構成するトランジスタに適用する場合、高い電界効果移動度を有するトランジスタを作製可能な多結晶シリコンを用いると好適である。多結晶シリコンは、非晶質シリコンに対し高温での熱処理、またはレーザ光処理を行うことで形成する方法が知られる。
近年では、酸化物半導体（代表的にはＩｎ−Ｇａ−Ｚｎ酸化物）を用いたトランジスタの開発が活発化している。
酸化物半導体の歴史は古く、１９８８年には、結晶Ｉｎ−Ｇａ−Ｚｎ酸化物を半導体素子へ利用することが開示されている（特許文献１参照。）。また、１９９５年には、酸化物半導体を用いたトランジスタが発明されており、その電気特性が開示されている（特許文献２参照。）。
また、非晶質酸化物半導体を用いたトランジスタが開示されている（特許文献３参照。）。酸化物半導体は、スパッタリング法などを用いて成膜できるため、大型の表示装置を構成するトランジスタの半導体に用いることができる。また、酸化物半導体を用いたトランジスタは、高い電界効果移動度を有するため、駆動回路を一体形成した高機能の表示装置を実現できる。また、非晶質シリコンを用いたトランジスタの生産設備の一部を改良して利用することが可能であるため、設備投資を抑えられるメリットもある。
また、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献４参照。）。また、酸化物半導体からなる活性層で井戸型ポテンシャルを構成することにより、高い電界効果移動度を有するトランジスタが得られることが開示されている（特許文献５参照。）。
特開昭６３−２３９１１７ 特表平１１−５０５３７７ 特許５２１５５８９号 特開２０１２−２５７１８７号公報 特開２０１２−５９８６０号公報
しかし、トランジスタの微細化に伴って、作製工程が複雑化することで、トランジスタ間の特性ばらつきも大きくなってしまう。
酸化物半導体層を用いることでトランジスタのオフ電流を小さくすることができる。しかしながら、酸化物半導体層中に酸素欠損が含まれているとトランジスタの電気的特性の劣化が生じる可能性がある。
そこで、開示する発明の一態様は、微細化及び高集積化が可能であり、安定した電気特性を有するトランジスタを提供することを課題の一とする。または、開示する発明の一態様は、チャネル長の大きさを制御しやすいトランジスタを提供することを課題の一とする。または、開示する発明の一態様は、チャネル幅の大きなトランジスタを提供することを課題の一とする。または、開示する発明の一態様は、オン電流の大きいトランジスタを提供することを課題の一とする。
また、該トランジスタを含む半導体装置においても、高性能化、高信頼性化、及び高生産性化を達成することを課題の一とする。または、開示する発明の一態様は、酸素を供給しやすい半導体装置を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
半導体装置に設けられるトランジスタは、第１の電極と、第２の電極と、第３の電極と、酸化物半導体層と、第１の絶縁層と、第２の絶縁層と、を有するトランジスタを有し、トランジスタは第１の領域と、第１の領域に囲まれた第２の領域を有し、第１の領域は、第１の絶縁層、第２の電極、酸化物半導体層、第２の絶縁層が積層し、第２の領域は、第１の電極、酸化物半導体層、第２の絶縁層、第３の電極が積層している。
半導体装置に設けられるトランジスタは、第１の電極と、開口を有する第２の電極と、第３の電極と、酸化物半導体層と、第１の絶縁層と、第２の絶縁層と、を有するトランジスタを有し、トランジスタは第２の電極と重なる第１の領域と、開口と重なる第２の領域を有し、第１の領域は、第１の絶縁層、第２の電極、酸化物半導体層、第２の絶縁層が積層し、第２の領域は、第１の電極、酸化物半導体層、第２の絶縁層、第３の電極が積層している。
半導体装置に設けられるトランジスタは、第１の電極と、第２の電極と、第３の電極と、酸化物半導体層と、第１の絶縁層と、第２の絶縁層と、を有するトランジスタを有し、第２の電極及び第１の絶縁層は、開口を有し、第３の電極の側面及び底面は、第２の絶縁層に覆われおり、かつ、第３の電極は開口に埋め込まれている。
上記構成において、第１の絶縁層は酸素を含むことが好ましい。
上記構成において、第１の電極はソース電極及びドレイン電極の一方として機能し、第２の電極はソース電極及びドレイン電極の他方として機能する。
本発明の一は、上記構成の半導体装置を有する電子機器である。
縦型トランジスタを用いることで、微細な構造であっても酸化物半導体層の膜厚によりトランジスタのチャネル長を容易に制御することができる。さらに、ソース電極またはドレイン電極の一方が、ゲート絶縁膜及び酸化物半導体層を介して、ゲート電極の側面を取り囲む構造とすることにより、トランジスタの実効チャネル幅を大きくすることができる。これにより、トランジスタのオン電流を高めることができる。
さらに、酸素を含む絶縁層に酸化物半導体層のチャネルとなる領域が接する構造とすることにより、酸化物半導体層に酸素を供給することができる。供給された酸素が酸化物半導体層中の酸素欠損を補償することにより、酸化物半導体層をもちいたトランジスタの信頼性を高めることができる。
上記の構成により、微細な構造であっても、高く安定した電気特性を有するトランジスタを提供することができる。
また、該トランジスタを含む半導体装置においても、高性能化、高信頼性化、及び高生産性化を達成することができる。または、新規な半導体装置などを提供することが出来る。なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
半導体装置の一形態を示す断面図及び上面図。 半導体装置の一形態を示す断面図。 半導体装置の一形態を示す上面図。 半導体装置の一形態を示す断面図及び上面図。 半導体装置の作製方法の一形態を説明する断面図。 半導体装置の作製方法の一形態を説明する断面図。 半導体装置の作製方法の一形態を説明する断面図。 本発明の一態様に係る酸化物半導体膜の原子数比を説明する図。 ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。 ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 ＣＡＡＣ−ＯＳの成膜方法を説明する図。 ＩｎＭＺｎＯ４の結晶を説明する図。 ＣＡＡＣ−ＯＳの成膜方法を説明する図。 ＣＡＡＣ−ＯＳの成膜方法を説明する図。 ｎｃ−ＯＳの成膜方法を説明する図。 半導体装置の一態様を示す断面図及び回路図。 半導体装置の一態様を示す断面図。 半導体装置の一態様を示す断面図。 半導体装置の一態様を示す断面図及び回路図。 本発明の一態様に係るＣＰＵを示すブロック図。 本発明の一態様に係る記憶素子の回路図。 本発明の一態様に係る表示装置の上面図および回路図。 本発明の一態様に係る電子機器を示す図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。また、図面において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
また、本明細書等において、第１、第２等として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
また、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は、半導体装置を有する場合がある。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
なお、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは酸素が５５原子％以上６５原子％以下、窒素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いのもであって、好ましくは窒素が５５原子％以上６５原子％以下、酸素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
（実施の形態１）
本実施の形態では、半導体装置の一形態を、図１乃至図４を用いて説明する。
＜半導体装置の構成例＞
図１（Ａ）は、トランジスタ１００の上面図の一例を示す。なお、簡単のため、図１（Ａ）において一部の膜は省略されている。なお、図１（Ｂ）は図１（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図１（Ｃ）はＹ１−Ｙ２に対応する断面図である。
トランジスタ１００は、配線１８１に電気的に接続される第１の電極１４０、第１の絶縁層１２０、配線１８２に電気的に接続される第２の電極１５０が積層し、第１の電極１４０の上面、第１の絶縁層１２０の側面、第２の電極１５０の側面及び上面に接する酸化物半導体層１３０を有し、第２の電極１５０は、酸化物半導体層１３０と第２の絶縁層１６０とを介して、配線１８３に電気的に接続される第３の電極１７０を囲む形状を有する縦型トランジスタである。
第１の電極１４０はソースまたはドレインの一方として機能を有し、第２の電極１５０はソースまたはドレインの他方として機能を有し、第３の電極１７０は、ゲートとして機能を有する。従って、第１の電極１４０と第２の電極１５０の間にチャネルが形成される。
第２の電極１５０は、第２の絶縁層１６０と酸化物半導体層１３０とを介して、第３の電極１７０の側面を囲う形状を有することが好ましい。例えば、図１（Ａ）に示すような多角環状に限定されず、丸みを帯びた環状でもよい。さらに、環状に限定されず、Ｕ字状、Ｌ字状、Ｉ字状などであっても構わない。さらに、これらの形状を組み合わせてよい。
また、第３の電極１７０は、第２の電極１５０が有する開口に埋め込まれていることが好ましい。しかしながら、設計されるチャネル長と酸化物半導体層１３０の膜厚との兼ね合いで、酸化物半導体層１３０及び第２の絶縁層１６０で開口部が埋まっていてもかまわない。
また、配線１８２は、第２の電極１５０と電気的に接続されている。また、配線１８３は、第３の電極１７０と電気的に接続されている。なお、図１において、配線１８２は、第２の電極１５０上に形成されているが、本構成に限定されず、配線１８２の底部が第１の絶縁層１２０と接していてもよい。また、図１において、配線１８３は、第２の絶縁層１６０及び第３の電極１７０と接しているが、本構成に限定されず、配線１８３の底部が第３の電極１７０のみと接していてもよい。
第１の絶縁層１２０は、第１の電極１４０の上面の少なくとも一部に達する開口部を有する。また、第１の絶縁層１２０は、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁層であることが好ましい。
なお、第１の絶縁層１２０として過剰酸素を含む（化学量論的組成よりも過剰に酸素を含む）絶縁層を用いることが好ましい。このような過剰酸素を含む絶縁層を酸化物半導体層１３０に接して設けることにより、酸化物半導体層１３０中の酸素欠損を補償することができる。
また、酸化物半導体層１３０は、第１の電極１４０の上面、開口部における第１の絶縁層１２０の側面、及び第２の電極１５０の上面と側面とに接する。
なお、酸化物半導体層１３０を構成する酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、酸化物半導体を適切な条件で加工し、そのキャリア密度を十分に低減して得られた酸化物半導体膜が適用されたトランジスタにおいては、オフ状態でのソースとドレイン間のリーク電流（オフ電流）を、従来のシリコンを用いたトランジスタと比較して極めて低いものとすることができる。
以下では、酸化物半導体層１３０中における不純物の影響について説明する。なお、トランジスタの電気特性を安定にするためには、酸化物半導体層１３０中の不純物濃度を低減し、低キャリア密度化および高純度化することが有効である。なお、酸化物半導体層１３０のキャリア密度は、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体とすることが好ましい。また、酸化物半導体層１３０中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。
また、酸化物半導体層１３０中に窒素が含まれると、キャリア密度を増大させてしまう場合がある。酸化物半導体層１３０の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体層１３０中に水素が含まれると、キャリア密度を増大させてしまう場合がある。さらに、酸化物半導体層１３０おいて、不純物として含まれる水素は、半導体表面に移動すると、表面近くの酸素と結合し、水分子となって脱離することがある。その際、水分子として脱離したＯの位置に酸素欠損ＶＯが形成される。そのため、酸化物半導体層１３０の水素濃度は十分に低減されていることが望ましい。したがって、酸化物半導体層１３０は、ＴＤＳ分析（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）の水分子数換算にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で、１．０×１０２１個／ｃｍ３（１．０個／ｎｍ３）以下、好ましくは１．０×１０２０個／ｃｍ３（０．１個／ｎｍ３）以下の水分子として観測できるものとする。
ここで、ＴＤＳ分析を用いた水の放出量の測定方法について、以下に説明する。
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そして標準試料との比較により、気体の全放出量を計算することができる。
例えば、標準試料である所定の密度の水素を含むシリコン基板のＴＤＳ分析結果、および測定試料のＴＤＳ分析結果から、測定試料の水分子の放出量（ＮＨ２Ｏ）は、下に示す式で求めることができる。ここでは、ＴＤＳ分析で得られる質量電荷比１８で検出されるガスの全てが水分子由来と仮定する。ＣＨ４の質量電荷比は１８であるが、存在する可能性が低いものとしてここでは考慮しない。また、水素の同位体である質量数２および質量数３の水素分子を含む水分子と、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む水分子とについても、自然界における存在比率が極微量であるため考慮しない。
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＨ２Ｏは、測定試料をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。上記式の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として一定量の水素原子を含むシリコン基板を用いて測定した。
なお、ＮＨ２Ｏは水分子の放出量である。水素原子に換算したときの放出量は、水分子の放出量の２倍となる。
なお、半導体中の不純物としての水素は、水素原子、水素イオン、水素分子、ヒドロキシ基、水酸化物イオンなどの状態となっており、水分子として存在することは難しい。
水素濃度が十分に低減された結晶を有する酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。つまり、電気特性の変動を抑制すると共に、信頼性を向上させることができる。また、消費電力が低減された半導体装置を提供することができる。
また、図１（Ａ）に示す半導体装置において、トランジスタ１００は基板１０１上に設けられている。基板１０１上には、下地膜１１０を形成してもよい。また、下地膜１１０の他にバリア膜が積層されていてもよい。さらに、トランジスタ１００を覆って絶縁層１２５が設けられている。また、絶縁層１２５の他にバリア膜などが積層されていてもよい。
なお、バリア膜としては、酸素や水素に対してバリア性のある絶縁膜を用いることが望ましい。このような絶縁膜として、たとえば酸化アルミニウム膜を用いることができる。このような材料を用いて形成した場合、バリア膜は酸化物半導体層１３０からの酸素の放出や第１の絶縁層１２０から酸化物半導体層１３０以外への酸素の拡散を抑え、また、外部からの水素等の不純物の侵入を防ぐ層として機能する。
過剰酸素を含む絶縁膜を酸化物半導体層に接して設け、さらにバリア膜で包み込むことで、酸化物半導体層を化学量論比組成とほぼ一致するような状態、または化学量論的組成より酸素が多い過飽和の状態とすることができる。また、酸化物半導体層への水素等の不純物の侵入を防ぐことができる。
＜半導体装置の変形例１＞
図２には、トランジスタ１００の変形例の一例の断面図を示す。
図２（Ａ）に示すように、開口部において、第１の絶縁層１２０と第２の電極１５０の側面は傾斜を有していてもよい。傾斜を有することで、第１の絶縁層１２０の膜厚から第１の電極１４０の膜厚を引いた長さよりも、チャネル長を長くすることができる。また、傾斜を有することで第１の電極１４０と第２の電極１５０の距離を調節することでき、寄生容量の生成を防止することができる。
図２（Ｂ）に示すように、第１の絶縁層１２０の厚みが不十分な場合、第１の絶縁層１２０と第２の電極１５０の側面の傾斜を緩やかにすることで、チャネル長の長さを保つことができる。また、第１の絶縁層１２０と第２の電極１５０の側面の傾斜を緩やかにすることで、後工程で形成される膜の被覆性が向上する。従って、第１の電極１４０の上面と第１の絶縁層１２０側面とが成す角θが５度以上８５度以下、好ましくは２５度以上７５度以下とすればよい。
また、図２（Ｃ）に示すように絶縁体１９０、および絶縁体１９５（絶縁体１９５ａ、絶縁体１９５ｂ）を形成してもよい。これらの絶縁体は、酸化物半導体層１３０からの酸素の放出、及び第１の絶縁層１２０から酸化物半導体層１３０以外の層への酸素の拡散を抑え、また、外部からの水素等の不純物の侵入を防ぐ層として機能する。
なお、図２（Ｃ）では、絶縁体１９５を、絶縁体１９５ａ、および絶縁体１９５ｂにより形成しているが、当該構成に限定されない。例えば、絶縁体を開口部における第１の絶縁層１２０の側面に沿った領域にも形成し、絶縁体１９５ａと絶縁体１９５ｂの隙間が埋められている連続膜を絶縁体１９５としてもよい。絶縁体１９５は、酸化物半導体層１３０からの酸素の放出の抑制、及び絶縁体１９５から酸化物半導体層１３０への酸素の供給を行う層として機能する。
過剰酸素を含む絶縁膜を酸化物半導体層に接して設け、さらにバリア膜で包み込むことで、酸化物半導体層を化学量論比組成とほぼ一致するような状態、または化学量論的組成より酸素が多い過飽和の状態とすることができる。また、酸化物半導体層への水素等の不純物の侵入を防ぐことができる。
また、図３（Ａ）、図３（Ｂ）または図３（Ｃ）に示すように、各電極及び各層の形状は矩形、円形、楕円形、多角形、あるいは曲線を有する形状であってもよい。また、図３（Ｂ）あるいは図３（Ｃ）に示すように、第２の電極１５０の一部を突出させてもよい。例えば、第２の電極１５０の一部を突出させることで、トランジスタ構造が微細であっても他の配線等へのコンタクト部を容易に形成することが可能である。
また、第２の電極１５０の上面形状は、円環状でもよいし、多角環状としてもよい。また、第２の電極１５０は環状に限定されず、Ｕ字状、Ｌ字状、Ｉ字状などであっても構わない。さらに、これらの形状を組み合わせてよい。
＜半導体装置の変形例２＞
また、図４には、トランジスタ２００およびトランジスタ３００を示す。図４（Ａ）及び図４（Ｂ）は、トランジスタ２００およびトランジスタ３００の上面図の一例を示す。なお、図４（Ｃ）は、図４（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図である。
トランジスタ１００の第一の電極１４０、第２の電極１５０、酸化物半導体層１３０を分割し、トランジスタを２個として形成することにより、さらにトランジスタの集積度が高い半導体装置を作製することができる。
例えば、図４（Ａ）に示すように、トランジスタ２００とトランジスタ３００において、第１の電極、第２の電極、及び酸化物半導体層が、それぞれ線対称に配置され、第２の絶縁層１６０、及び第３の電極１７０は共通とすればよい。従って、第１の電極に電気的に接続される配線２８１および配線３８１と、第２の電極に接続される配線２８２および配線３８２とを、トランジスタ２００およびトランジスタ３００に、それぞれ形成するものとする。なお、第３の電極１７０を分割して形成することで、トランジスタ２００は、トランジスタ３００と異なる動作を行うようにすることもできる。
また、図４（Ｂ）に示すように、トランジスタ２００とトランジスタ３００において、第１の電極、第２の電極、及び酸化物半導体層が、それぞれ点対称に配置され、第２の絶縁層１６０、及び第３の電極１７０は共通としてもよい。
なお、第２の電極は、Ｌ字状に限定されず、Ｕ字状、円弧形状などであっても構わない。また、配線と接続するために、第２の電極の一部を突出させてもよい。第２の電極の一部を突出させることで、トランジスタ構造が微細であっても他の配線等へのコンタクト部を容易に形成することが可能である。
なお、本実施の形態（実施の形態１）において、本発明の一態様について述べた。または、他の実施の形態（実施の形態２乃至４）において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、トランジスタ１００、トランジスタ２００、または、トランジスタ３００などのトランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様におけるトランジスタ１００、トランジスタ２００、または、トランジスタ３００などのトランジスタのチャネル形成領域、または、ソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明の一態様におけるトランジスタ１００、トランジスタ２００、または、トランジスタ３００などのトランジスタのチャネル形成領域、または、ソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様におけるトランジスタ１００、トランジスタ２００、または、トランジスタ３００などのトランジスタのチャネル形成領域、または、のソースドレイン領域などは、酸化物半導体を有していなくてもよい。
（実施の形態２）
本実施の形態では、半導体装置の作製方法の一例について、図５乃至図７を用いて説明する。
なお、実施の形態１の図１乃至図４で示した構成と同じ部分は同じ符号を用いて示し、説明は省略する。
以下に、図２（Ｃ）に示す半導体装置の作製方法の一例を図５及び図７を参照して説明する。
はじめに、基板１０１を準備する。基板１０１として使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム、ガリウムヒ素、インジウムヒ素、インジウムガリウムヒ素からなる化合物半導体基板、ＳＯＩ基板、ＧＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板として用いてもよい。
また、基板として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半導体装置を作製するには、可撓性基板上にトランジスタを直接作製してもよいし、他の作製基板にトランジスタを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体膜を含むトランジスタとの間に剥離層を設けるとよい。
まず、基板１０１上に、下地膜１１０を形成する。下地膜１１０は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。また、酸素と水素を含む窒化シリコン（ＳｉＮＯＨ）を用いると、加熱によって脱離する水素の量を多くすることができるため好ましい。また、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化シリコンを用いることもできる。
下地膜１１０は、例えば、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。また、プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
続いて、絶縁体１９０を形成する。絶縁体１９０として、例えば酸素や水素に対してバリア性のある絶縁膜を形成することが望ましい。このような絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどがある。
また、第１の電極１４０と電気的に接続される配線１８１を形成してもよい。なお配線１８１には、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。特に、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。上記のような材料を用いることで配線抵抗を低くすることができる。なお、配線１８１は、後のトランジスタ１００を形成することを考慮すると、平坦性が高い埋め込み配線として形成することが好ましい。
次に、図５（Ａ）に示すように、電極１４０となる導電膜１４０Ａを形成する。導電膜１４０Ａには、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、導電膜１４０Ａとしてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、導電膜１４０Ａは、上記導電性材料と、上記金属材料の積層構造とすることもできる。例えば、チタン膜５ｎｍと窒化チタン膜１０ｎｍ、タングステン膜１００ｎｍの積層とすることができる。
導電膜１４０Ａは、スパッタリング法、蒸着法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）などにより成膜することができる。また、プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
続いて、導電膜１４０Ａ上にリソグラフィ法等を用いてレジストマスク１４５を形成し、当該導電膜１４０Ａの不要な部分を除去する。その後、レジストマスク１４５を除去することにより、第１の電極１４０を形成することができる（図５（Ｂ）及び図５（Ｃ））。
ここで、被加工膜の加工方法について説明する。被加工膜を微細に加工する場合には、様々な微細加工技術を用いることができる。例えば、リソグラフィ法等で形成したレジストマスクに対してスリミング処理を施す方法を用いてもよい。また、リソグラフィ法等でダミーパターンを形成し、当該ダミーパターンにサイドウォールを形成した後にダミーパターンを除去し、残存したサイドウォールをレジストマスクとして用いて、被加工膜をエッチングしてもよい。また、被加工膜のエッチングとして、高いアスペクト比を実現するために、異方性のドライエッチングを用いることが好ましい。また、無機膜または金属膜からなるハードマスクを用いてもよい。
レジストマスクの形成に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線やＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外光（ＥＵＶ：Ｅｘｔｒｅｍｅ Ｕｌｔｒａ−ｖｉｏｌｅｔ）やＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
また、レジストマスクとなるレジスト膜を形成する前に、被加工膜とレジスト膜との密着性を改善する機能を有する有機樹脂膜を形成してもよい。当該有機樹脂膜は、例えばスピンコート法などにより、その下層の段差を被覆して表面を平坦化するように形成することができ、当該有機樹脂膜の上層に設けられるレジストマスクの厚さのばらつきを低減できる。また、特に微細な加工を行う場合には、当該有機樹脂膜として、露光に用いる光に対する反射防止膜として機能する材料を用いることが好ましい。このような機能を有する有機樹脂膜としては、例えばＢＡＲＣ（Ｂｏｔｔｏｍ Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ）膜などがある。当該有機樹脂膜は、レジストマスクの除去と同時に除去するか、レジストマスクを除去した後に除去すればよい。
次に、第１の電極１４０上に、絶縁膜１２０Ａを形成する。絶縁膜１２０Ａは、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁膜である。
なお、絶縁膜１２０Ａは、過剰酸素を含む絶縁膜であることが好ましい。過剰酸素を含む絶縁膜を形成する方法としては、プラズマＣＶＤ法やスパッタリング法における成膜条件を適宜設定して膜中に酸素を多く含ませた酸化シリコン膜や酸化窒化シリコン膜を形成することができる。また、酸化シリコン膜や酸化窒化シリコン膜を形成した後、イオン注入法やイオンドーピング法やプラズマ処理によって酸素を添加してもよい。
また、絶縁膜１２０Ａを積層構造としてもよい。例えば、プラズマＣＶＤ法で成膜した絶縁膜に、スパッタリング法で成膜した酸化物膜を積層することが好ましい。スパッタリング法を用いることで、容易にプラズマＣＶＤ法で成膜した酸化シリコン膜に酸素過剰領域を形成することができる。
スパッタリング法を用いて成膜する際に、プラズマ内のイオンが加速され、ターゲットに衝突することにより、ターゲットからスパッタされた粒子がはじき出される。このスパッタされた粒子が成膜表面に付着することにより、膜が形成される。また、一部のイオンはターゲットによって反跳し、反跳イオンとして、形成された膜の下方にある構造物に取り込まれる場合がある。また、プラズマ内のイオンは、成膜表面に衝撃する場合がある。この際、イオンの一部のイオンは、形成された膜の下方にある構造物の内部まで到達する。該構造物にイオンが取り込まれることにより、該構造物に過剰にイオンが取り込まれた領域が形成される。つまり、イオンが酸素を含むイオンであった場合において、該構造物に酸素過剰領域が形成される。
続いて、絶縁膜１２０Ａ上にスパッタリング法、蒸着法、ＣＶＤ法などを用いて導電膜１５０Ａおよび導電膜１５０Ｂを形成する。その後、絶縁膜１２０Ａ、導電膜１５０Ａ、及び導電膜１５０Ｂをエッチングして開口部を形成し、第１の絶縁層１２０、開口部を有する導電膜１５０Ａ、及び開口部を有する導電膜１５０Ｂを形成する。なお、該開口部からは第１の電極１４０が露出する（図５（Ｄ）及び図５（Ｅ）参照。）。
なお、導電膜１５０Ａ及び導電膜１５０Ｂは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、導電膜１５０Ａ及び導電膜１５０Ｂとしてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。例えば、チタン膜５ｎｍと窒化チタン膜１０ｎｍ、タングステン膜１００ｎｍの積層とすることができる。
本実施の形態において、導電膜１５０Ａは、タングステンを用いることが好ましい。また、導電膜１５０Ｂは導電膜１５０Ａと同時にエッチングできるものを用いることが好ましい。後の工程で酸化物半導体膜１３０Ａをエッチングする際にハードマスク１３５としてタングステンを用いた場合、導電膜１５０Ａがタングステンで形成されていると、ハードマスク１３５を除去する際に、導電膜１５０Ａ及び導電膜１５０Ｂを同時にエッチングすることができる。つまり、ハードマスク１３５を除去すると同時に、第２の電極１５０を形成することができる。
続いて、第１の絶縁層１２０、開口部が設けられた導電膜１５０Ａ、開口部が設けられた導電膜１５０Ｂ、及び露出した第１の電極１４０上に接して酸化物半導体膜１３０Ａを形成する。酸化物半導体膜１３０Ａの成膜方法は、スパッタリング法、塗布法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。
例えば、酸化物半導体膜１３０Ａをスパッタリング法を用いて成膜する場合、基板温度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中の酸素割合を３０体積％以上、好ましくは１００体積％として成膜することができる。
また、適用可能な酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタノイド（例えば、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ガドリニウム（Ｇｄ））から選ばれた一種、または複数種が含まれていることが好ましい。
ここで、酸化物半導体膜が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。ここで、元素Ｍは、好ましくは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。酸化物半導体膜が有するインジウム、元素Ｍ及び亜鉛の原子数比、ｘ：ｙ：ｚの好ましい範囲について、図８（Ａ）および図８（Ｂ）を用いて説明する。
図８（Ａ）および図８（Ｂ）は、酸化物半導体膜が有するインジウム、元素Ｍ及び亜鉛の原子数比の範囲について示している。ここで図８（Ａ）および図８（Ｂ）では、元素ＭがＧａの例を示している。なお、酸素の原子数比については図８（Ａ）および図８（Ｂ）には記載しない。
例えば、インジウム、元素Ｍ及び亜鉛を有する酸化物では、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍは自然数）で表されるホモロガス相（ホモロガスシリーズ）が存在することが知られている。ここで、例として元素ＭがＧａである場合を考える。図８に太い直線で示した領域は、例えばＩｎ２Ｏ３、Ｇａ２Ｏ３、及びＺｎＯの粉末を混合し、１３５０℃で焼成した場合に、単一相の固溶域をとり得ることが知られている組成である。また、図８に四角のシンボルで示す座標は、スピネル型の結晶構造が混在しやすいことが知られている組成である。
例えば、スピネル型の結晶構造を有する化合物として、ＺｎＧａ２Ｏ４などのＺｎＭ２Ｏ４で表される化合物が知られている。また、図８（Ａ）および図８（Ｂ）に示すようにＺｎＧａ２Ｏ４の近傍の組成、つまりｘ，ｙ及びｚが（ｘ：ｙ：ｚ）＝（０：１：２）に近い値を有する場合には、スピネル型の結晶構造が形成、あるいは混在しやすい。
ここで、酸化物半導体膜はＣＡＡＣ−ＯＳ膜であることが好ましい。また、ＣＡＡＣ−ＯＳ膜は、特にスピネル型の結晶構造が含まれないことが好ましい。また、キャリア移動度を高めるためにはＩｎの含有率を高めることが好ましい。インジウム、元素Ｍ及び亜鉛を有する酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を多くすることにより、より多くのｓ軌道が重なるため、インジウムの含有率が多い酸化物はインジウムの含有率が少ない酸化物と比較して移動度が高くなる。そのため、酸化物半導体膜にインジウムの含有量が多い酸化物を用いることで、キャリア移動度を高めることができる。
よって、酸化物半導体膜の有するインジウム、元素Ｍ及び亜鉛の原子数比、ｘ：ｙ：ｚは、例えば図８（Ｂ）に示す領域１１の範囲であることが好ましい。ここで、領域１１は、第１の座標Ｋ（ｘ：ｙ：ｚ＝８：１４：７）と、第２の座標Ｌ（ｘ：ｙ：ｚ＝２：５：７）と、第３の座標Ｍ（ｘ：ｙ：ｚ＝５１：１４９：３００）と、第４の座標Ｎ（ｘ：ｙ：ｚ＝４６：２８８：８３３）と、第５の座標Ｏ（ｘ：ｙ：ｚ＝０：２：１１）と、第６の座標Ｐ（ｘ：ｙ：ｚ＝０：０：１）と、第７の座標Ｑ（ｘ：ｙ：ｚ＝１：０：０）と、前記第１の座標Ｋとを、順番に線分で結んだ範囲内の原子数比を有する領域である。なお、領域１１には、線分上の座標も含む。
ｘ：ｙ：ｚを図８（Ｂ）に示す領域１１とすることにより、ナノビーム電子回折においてスピネル型の結晶構造が観測される割合をなくすことができる、または極めて低くすることができる。よって、優れたＣＡＡＣ−ＯＳ膜を得ることができる。また、ＣＡＡＣ構造とスピネル型の結晶構造の境界におけるキャリア散乱等を減少させることができるため、酸化物半導体膜をトランジスタに用いた場合に、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、酸化物半導体膜をスパッタリング法で成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される場合がある。特に、亜鉛は、ターゲットの原子数比よりも膜の原子数比が小さくなる場合がある。具体的には、ターゲットに含まれる亜鉛の原子数比の４０％以上９０％程度以下となる場合がある。ここで、用いるターゲットは多結晶であることが好ましい。
また、酸化物半導体膜１３０Ａは単一層でなくｎ層（ｎは２以上）からなる積層構造によって形成されていてもよい。なお、複数の膜のそれぞれのＣＡＡＣ比率が異なってもよい。また、積層された複数の膜のうち、少なくとも一層の膜は例えばＣＡＡＣ比率が９０％より高いことが好ましく、９５％以上であることがより好ましく、９７％以上１００％以下であることがさらに好ましい。
例えば、不純物を低減した第１の半導体上に、第２の半導体を形成することで、第２の半導体は、第１の半導体よりもさらに不純物が少なく形成され、かつ、下層からの不純物の拡散を防止ことができる。また、後の工程で、酸化物半導体膜１３０Ａ上にさらに積層を行う場合、第２の半導体上に第３の半導体を薄く形成しておくことで、酸化物半導体膜１３０Ａの上層から、第２の半導体への不純物拡散も抑制することができる。不純物が低減された第２の半導体をチャネル領域となるようにトランジスタを形成することで、信頼性の高い半導体装置を提供することができる。
また、酸化物半導体膜１３０Ａの厚さは、例えば１ｎｍ以上５００ｎｍ以下、好ましくは１ｎｍ以上、３００ｎｍ以下とするとよい。
酸化物半導体膜１３０Ａを成膜後、熱処理を行うことが好ましい。熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、又は減圧雰囲気で行えばよい。また、熱処理は、不活性ガス雰囲気で熱処理を行った後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。ここでの加熱処理によって、酸化物半導体膜１３０Ａから水素や水などの不純物を除去することができる。また、この加熱処理により、第１の絶縁層１２０から酸化物半導体膜１３０Ａに酸素を供給することができる。この際、第１の絶縁層１２０及び絶縁層１０４が過剰酸素を含んでいると酸化物半導体膜１３０Ａに効率よく酸素を供給することができるので好適である。なお、当該熱処理は、後の工程で酸化物半導体膜１３０Ａを島状に加工し、酸化物半導体層１３０を形成した後に行ってもよい。
次に、酸化物半導体膜１３０Ａ上に絶縁膜１６０Ａを形成する。絶縁膜１６０Ａの膜厚は、例えば１ｎｍ以上２０ｎｍ以下とし、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。また、絶縁膜１６０Ａは、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。また、有機金属気相成長（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いてもよい。例えば、ＭＯＣＶＤ法を用いて成膜した酸化ガリウム膜を、絶縁膜１６０Ａとして用いることができる。
絶縁膜１６０Ａの材料としては、酸化シリコン膜、酸化ガリウム膜、酸化ガリウム亜鉛膜、酸化亜鉛膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。絶縁膜１６０Ａは、酸化物半導体膜１３０Ａと接する部分において酸素を含むことが好ましい。特に、絶縁膜１６０Ａは、膜中（バルク中）に少なくとも化学量論的組成を超える量の酸素（過剰酸素）が存在することが好ましく、本実施の形態では、絶縁膜としてＣＶＤ法で形成する酸化窒化シリコン膜を用いる。過剰酸素を含む酸化窒化シリコン膜をゲート絶縁膜として用いると、酸化物半導体膜１３０Ａに酸素を供給することができ、特性を良好にすることができる。さらに、絶縁膜１６０Ａは、後の工程で第２の絶縁層１６０に加工されることから、作製するトランジスタ１００のサイズなどを考慮して形成することが好ましい。
また、絶縁膜１６０Ａの材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮＺ（ｘ＞０、ｙ＞０、ｚ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることもできる。さらに、絶縁膜１６０Ａは、単層構造としてもよいし、積層構造としてもよい（図６（Ａ））。
続いて、絶縁体１９５Ａ及び絶縁体１９５ｂを形成する。絶縁体１９５には、バリア性のある絶縁体を用いて形成することが好ましい。例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いることもでき、積層または単層でもよい。
なお、酸化物半導体膜１３０Ａにおいてチャネルとなる領域、つまり、開口部における第１の絶縁層１２０の側面（あるいは開口部の側面ともいう）と接する酸化物半導体膜１３０Ａの領域を覆う絶縁膜１６０Ａの表面には、絶縁体は形成しない（図６（Ｂ））。
従って、例えば、当該絶縁体１９５Ａ及び絶縁体１９５ｂは、コリメートスパッタリング法、またはロングスロースパッタリング法等で成膜することにより、開口部の側面に沿った領域を除いた領域にのみ絶縁体を形成することができる。
また、上記作成方法に限定されず、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法（熱ＣＶＤ法、ＰＥＣＶＤ（ＰｌａｓｍａＥｎｈａｎｃｅｄ ＣＶＤ）法等を含む）、ＭＯＣＶＤ（Ｍｅｔａｌ ＯｒｇａｎｉｃＣＶＤ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、高密度プラズマ（Ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ）−ＣＶＤ法、減圧ＣＶＤ法（ＬＰ−ＣＶＤ：ｌｏｗ ｐｒｅｓｓｕｒｅ ＣＶＤ）、常圧ＣＶＤ法（ＡＰ−ＣＶＤ：ａｔｍｏｓｐｈｅｒｉｃ ｐｒｅｓｓｕｒｅ ＣＶＤ）を用いて、絶縁膜１６０Ａの全面を覆って形成した後、開口部内の絶縁体を除去してもよい。その場合、絶縁体１９５ｂを除去してもかまわない。後工程により、開口部内の領域を第３の電極１７０で充填することにより、開口部内の酸化物半導体膜１３０Ａは保護されるため、少なくとも、第２の電極と重なる領域が、絶縁体１９５Ａの領域に保護されていればよい。
続いて、絶縁体１９５Ａ、絶縁体１９５ｂ及び絶縁膜１６０Ａ上に導電膜１７０Ａと導電膜１７０Ｂとを形成する。導電膜１７０Ａ及び導電膜１７０Ｂは、導電膜１５０Ａ、導電膜１５０Ｂ、及び第１の電極１４０と同様の材料を用いて形成することができる。なお、ここでは２層構造を示しているが、第３の電極１７０となる導電膜は、単層構造としてもよいし、３層以上の積層構造としてもよい。
続いて、ＣＭＰ処理などにより導電膜１７０Ａ及び導電膜１７０Ｂの一部を除去し、第３の電極１７０を形成する。この際、絶縁体１９５Ａも一部が除去され厚さが減少する場合がある。また、絶縁体１９５Ａはストッパー層として使用することもできる。なお、当該ＣＭＰ処理は、絶縁体１９５Ａの表面の二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下（好ましくは０．５ｎｍ以下）となる条件で行う。このような条件でＣＭＰ処理を行うことにより、後に配線等が形成される表面の平坦性を向上し、トランジスタ１００の特性を向上させることができる。
ここで、ＣＭＰ処理とは、被加工物の表面を化学的・機械的な複合作用により平坦化する手法である。より具体的には、研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転または揺動させて、スラリーと被加工物表面との間での化学反応と、研磨布と被加工物との機械的研磨の作用により、被加工物の表面を研磨する方法である。
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、絶縁体１９５Ａ、第３の電極１７０の表面の平坦性をさらに向上させることができる。
第３の電極１７０および絶縁体１９５Ａ上に、導電膜を形成し、上記と同様の方法によりレジストマスクを形成し、該導電膜の不要な部分をエッチングにより除去することで、ハードマスク１３５を形成する。なお、ハードマスク１３５となる導電膜に導電膜１７０Ｂと同じ材料を用いる場合、導電膜１７０Ｂをハーフエッチングして、ハードマスク１３５を形成してもよい（図６（Ｄ））。
その後、ハードマスク１３５をマスクとして、絶縁体１９５Ａ、酸化物半導体膜１３０Ａと絶縁膜１６０Ａの不要な部分をエッチングにより除去する（図７（Ａ））。当該エッチング処理により、導電膜１５０Ａ及び導電膜１５０Ｂの一部がハードマスク１３５に対して露出する。そこで、ハードマスク１３５と、導電膜１５０Ａ及び導電膜１５０Ｂが同時にエッチングできる材料である場合、ハードマスク１３５を除去すると同時に、導電膜１５０Ａ及び導電膜１５０Ｂの露出した領域も除去することで、第２の電極１５０が形成される。なお、この際、第３の電極の上面が除去され厚さが減少する場合がある。
以上の工程により、開口部を有する第２の電極１５０、酸化物半導体層１３０、第２の絶縁層１６０、絶縁体１９５、及び開口部内の第３の電極１７０の積層構造を形成することができる（図７（Ｂ））。以上の工程により、トランジスタ１００を作製することができる。
図７（Ｃ）では、さらに、トランジスタ１００を覆って絶縁層１２５を形成している。なお、絶縁層１２５は単層でも積層構造でもよい。また、絶縁層１２５の他に、絶縁体を形成してもよい。絶縁体としては、絶縁体１９０および絶縁体１９５と同様に、酸素や水素に対してバリア性のある絶縁膜を用いることができる。絶縁体でトランジスタ１００を包み込むことにより、第１の絶縁層１２０、絶縁層１２５及び酸化物半導体層１３０に含まれる酸素が放出されることを防ぐことができる。また、外部から水素等の不純物が酸化物半導体層１３０に侵入することを防ぐことができる。
また、第２の電極１５０や、第３の電極１７０と電気的に接続される配線１８２、配線１８３を形成してもよい。なお配線１８２および配線１８３には、配線１８１と同様に、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。特に、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。上記のような材料を用いることで配線抵抗を低くすることができる。なお、配線１８２は、後の工程を考慮すると、平坦性が高い埋め込み配線として形成することが好ましい（図７（Ｃ））。
なお、上述の形成工程において、第１の絶縁層１２０、第２の電極１５０のうち少なくとも一つの端部がテーパー形状になるようにエッチングの条件等を調整してもよい。図２（Ａ）または図２（Ｂ）に、第１の電極１４０、第１の絶縁層１２０、第２の電極１５０の端部がそれぞれテーパー形状になったトランジスタ１００の変形例の断面図を示す。端部をテーパー形状にすることで、トランジスタの形成工程において、その後の工程で形成される膜の被覆性が向上する。
本実施の形態により、微細な構造であってもトランジスタ１００のチャネル長を絶縁層１２０の膜厚により容易に制御することができる。さらに、第２の電極１５０が第２の絶縁層１６０と酸化物半導体層１３０とを介して第３の電極の側面を取り囲む構造とすることにより、トランジスタの実効チャネル幅を大きくすることができ、トランジスタのオン電流を高めることができる。
さらに本実施の形態によれば、第１の絶縁層１２０に酸素を含む絶縁層を用いることで、酸化物半導体層のチャネルとなる領域に第１の絶縁層１２０が接する構造とすることにより、酸化物半導体層１３０に酸素を供給することができる。供給された酸素が酸化物半導体層中の酸素欠損を補償することにより、酸素欠損が低減され、酸化物半導体層１３０をもちいたトランジスタの信頼性を高めることができる。
以上より、微細な構造であっても、高く安定した電気特性を有するトランジスタを提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳなどがある。
非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であって不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。
逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体と呼ぶことはできない。ただし、ａ−ｌｉｋｅ ＯＳは、微小な領域において周期構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため、物性的には非晶質酸化物半導体に近いといえる。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。図９（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うことができる。
図９（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図９（Ｂ）に示す。図９（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
図９（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図９（Ｃ）は、特徴的な原子配列を、補助線で示したものである。図９（Ｂ）および図９（Ｃ）より、ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあり、ペレットとペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレット５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造となる（図９（Ｄ）参照。）。図９（Ｃ）で観察されたペレットとペレットとの間で傾きが生じている箇所は、図９（Ｄ）に示す領域５１６１に相当する。
また、図１０（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図１０（Ａ）の領域（１）、領域（２）および領域（３）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図１０（Ｂ）、図１０（Ｃ）および図１０（Ｄ）に示す。図１０（Ｂ）、図１０（Ｃ）および図１０（Ｄ）より、ペレットは、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるペレット間で、金属原子の配列に規則性は見られない。
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図１１（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図１１（Ｂ）に示すように明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、図１１（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、図１２（Ａ）に示すような回折パターン（制限視野透過電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図１２（Ｂ）に示す。図１２（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図１２（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図１２（Ｂ）における第２リングは（１１０）面などに起因すると考えられる。
上述したように、ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いた場合、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークは検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
電子照射を行う試料として、ａ−ｌｉｋｅ ＯＳ（試料Ａと表記する。）、ｎｃ−ＯＳ（試料Ｂと表記する。）およびＣＡＡＣ−ＯＳ（試料Ｃと表記する。）を準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図１３は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である。ただし、上述した格子縞の長さを結晶部の大きさとしている。図１３より、ａ−ｌｉｋｅ ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、図１３中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図１３中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度であることがわかる。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
＜成膜方法＞
以下では、ＣＡＡＣ−ＯＳの成膜方法の一例について説明する。
図１４（Ａ）は、成膜室内の模式図である。ＣＡＡＣ−ＯＳは、スパッタリング法により成膜することができる。
図１４（Ａ）に示すように、基板５２２０とターゲット５２３０とは向かい合うように配置している。基板５２２０とターゲット５２３０との間にはプラズマ５２４０がある。また、基板５２２０の下部には加熱機構５２６０が設けられている。図示しないが、ターゲット５２３０は、バッキングプレートに接着されている。バッキングプレートを介してターゲット５２３０と向かい合う位置には、複数のマグネットが配置される。マグネットの磁場を利用して成膜速度を高めるスパッタリング法は、マグネトロンスパッタリング法と呼ばれる。
基板５２２０とターゲット５２３０との距離ｄ（ターゲット−基板間距離（Ｔ−Ｓ間距離）ともいう。）は０．０１ｍ以上１ｍ以下、好ましくは０．０２ｍ以上０．５ｍ以下とする。成膜室内は、ほとんどが成膜ガス（例えば、酸素、アルゴン、または酸素を５体積％以上の割合で含む混合ガス）で満たされ、０．０１Ｐａ以上１００Ｐａ以下、好ましくは０．１Ｐａ以上１０Ｐａ以下に制御される。ここで、ターゲット５２３０に一定以上の電圧を印加することで、放電が始まり、プラズマ５２４０が確認される。なお、ターゲット５２３０の近傍には磁場によって、高密度プラズマ領域が形成される。高密度プラズマ領域では、成膜ガスがイオン化することで、イオン５２０１が生じる。イオン５２０１は、例えば、酸素の陽イオン（Ｏ＋）やアルゴンの陽イオン（Ａｒ＋）などである。
ターゲット５２３０は、複数の結晶粒を有する多結晶構造を有し、いずれかの結晶粒には劈開面が含まれる。一例として、図１５に、ターゲット５２３０に含まれるＩｎＭＺｎＯ４（元素Ｍは、例えばアルミニウム、ガリウム、イットリウムまたはスズ）の結晶構造を示す。なお、図１５は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ４の結晶構造である。ＩｎＭＺｎＯ４の結晶では、酸素原子が負の電荷を有することにより、近接する二つのＭ−Ｚｎ−Ｏ層の間に斥力が生じている。そのため、ＩｎＭＺｎＯ４の結晶は、近接する二つのＭ−Ｚｎ−Ｏ層の間に劈開面を有する。
高密度プラズマ領域で生じたイオン５２０１は、電界によってターゲット５２３０側に加速され、やがてターゲット５２３０と衝突する。このとき、劈開面から平板状またはペレット状のスパッタ粒子であるペレット５２００が剥離する（図１４（Ａ）参照。）。ペレット５２００は、図１５に示す二つの劈開面に挟まれた部分である。よって、ペレット５２００のみ抜き出すと、その断面は図１４（Ｂ）のようになり、上面は図１４（Ｃ）のようになることがわかる。なお、ペレット５２００は、イオン５２０１の衝突の衝撃によって、構造に歪みが生じる場合がある。なお、ペレット５２００の剥離に伴い、ターゲット５２３０から粒子５２０３も弾き出される。粒子５２０３は、原子１個または原子数個の集合体を有する。そのため、粒子５２０３を原子状粒子（ａｔｏｍｉｃ ｐａｒｔｉｃｌｅｓ）と呼ぶこともできる。
ペレット５２００は、三角形、例えば正三角形の平面を有する平板状またはペレット状のスパッタ粒子である。または、ペレット５２００は、六角形、例えば正六角形の平面を有する平板状またはペレット状のスパッタ粒子である。ただし、ペレット５２００の形状は、三角形、六角形に限定されない、例えば、三角形が複数個合わさった形状となる場合がある。例えば、三角形（例えば、正三角形）が２個合わさった四角形（例えば、ひし形）となる場合もある。
ペレット５２００は、成膜ガスの種類などに応じて厚さが決定する。例えば、ペレット５２００は、厚さを０．４ｎｍ以上１ｎｍ以下、好ましくは０．６ｎｍ以上０．８ｎｍ以下とする。また、例えば、ペレット５２００は、幅を１ｎｍ以上３ｎｍ以下、好ましくは１．２ｎｍ以上２．５ｎｍ以下とする。例えば、Ｉｎ−Ｍ−Ｚｎ酸化物を有するターゲット５２３０にイオン５２０１を衝突させる。そうすると、Ｍ−Ｚｎ−Ｏ層、Ｉｎ−Ｏ層およびＭ−Ｚｎ−Ｏ層の３層を有するペレット５２００が剥離する。
ペレット５２００は、プラズマ５２４０を通過する際に、表面が負または正に帯電する場合がある。例えば、ペレット５２００がプラズマ５２４０中にあるＯ２−から負の電荷を受け取る場合がある。その結果、ペレット５２００の表面の酸素原子が負に帯電する場合がある。また、ペレット５２００は、プラズマ５２４０を通過する際に、プラズマ５２４０中のインジウム、元素Ｍ、亜鉛または酸素などと結合することで成長する場合がある。
プラズマ５２４０を通過したペレット５２００および粒子５２０３は、基板５２２０の表面に達する。なお、粒子５２０３の一部は、質量が小さいため真空ポンプなどによって外部に排出される場合がある。
次に、基板５２２０の表面におけるペレット５２００および粒子５２０３の堆積について図１６を用いて説明する。
まず、一つ目のペレット５２００が基板５２２０に堆積する。ペレット５２００は平板状であるため、平面側を基板５２２０の表面に向けて堆積する（図１６（Ａ）参照。）。このとき、ペレット５２００の基板５２２０側の表面の電荷が、基板５２２０を介して抜ける。
次に、二つ目のペレット５２００が、基板５２２０に達する。このとき、一つ目のペレット５２００の表面、および二つ目のペレット５２００の表面が電荷を帯びているため、互いに反発し合う力が生じる（図１６（Ｂ）参照。）。
その結果、二つ目のペレット５２００は、一つ目のペレット５２００上を避け、基板５２２０の表面の少し離れた場所に堆積する（図１６（Ｃ）参照。）。これを繰り返すことで、基板５２２０の表面には、無数のペレット５２００が一層分の厚みだけ堆積する。また、ペレット５２００と別のペレット５２００との間には、ペレット５２００の堆積していない領域が生じる。
次に、粒子５２０３が基板５２２０の表面に達する（図１６（Ｄ）参照。）。
粒子５２０３は、ペレット５２００の表面などの活性な領域には堆積することができない。そのため、ペレット５２００の堆積していない領域を埋めるように堆積する。そして、ペレット５２００間で粒子５２０３が横方向に成長（ラテラル成長ともいう。）することで、ペレット５２００間を連結させる。このように、ペレット５２００の堆積していない領域を埋めるまで粒子５２０３が堆積する。このメカニズムは、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法の堆積メカニズムに類似する。
なお、ペレット５２００間で粒子５２０３がラテラル成長するメカニズムは複数の可能性がある。例えば、図１６（Ｅ）に示すように、一層目のＭ−Ｚｎ−Ｏ層の側面から連結するメカニズムがある。この場合、一層目のＭ−Ｚｎ−Ｏ層が形成された後で、Ｉｎ−Ｏ層、二層目のＭ−Ｚｎ−Ｏ層の順に、一層ずつ連結していく（第１のメカニズム）。
または、例えば、図１７（Ａ）に示すように、まず一層目のＭ−Ｚｎ−Ｏ層の一側面につき粒子５２０３の一つが結合する。次に、図１７（Ｂ）に示すようにＩｎ−Ｏ層の一側面につき一つの粒子５２０３が結合する。次に、図１７（Ｃ）に示すように二層目のＭ−Ｚｎ−Ｏ層の一側面につき一つの粒子５２０３が結合することで連結する場合もある（第２のメカニズム）。なお、図１７（Ａ）、図１７（Ｂ）および図１７（Ｃ）が同時に起こることで連結する場合もある（第３のメカニズム）。
以上に示したように、ペレット５２００間における粒子５２０３のラテラル成長のメカニズムとしては、上記３種類が考えられる。ただし、そのほかのメカニズムによってペレット５２００間で粒子５２０３がラテラル成長する可能性もある。
したがって、複数のペレット５２００がそれぞれ異なる方向を向いている場合でも、複数のペレット５２００間を粒子５２０３がラテラル成長しながら埋めることにより、結晶粒界の形成が抑制される。また、複数のペレット５２００間を、粒子５２０３が滑らかに結びつけるため、単結晶とも多結晶とも異なる結晶構造が形成される。言い換えると、微小な結晶領域（ペレット５２００）間に歪みを有する結晶構造が形成される。このように、結晶領域間を埋める領域は、歪んだ結晶領域であるため、該領域を指して非晶質構造と呼ぶのは適切ではないと考えられる。
粒子５２０３が、ペレット５２００間を埋め終わると、ペレット５２００と同程度の厚さを有する第１の層が形成される。第１の層の上には新たな一つ目のペレット５２００が堆積する。そして、第２の層が形成される。さらに、これが繰り返されることで、積層体を有する薄膜構造が形成される（図１４（Ｄ）参照。）。
なお、ペレット５２００の堆積の仕方は、基板５２２０の表面温度などによっても変化する。例えば、基板５２２０の表面温度が高いと、ペレット５２００が基板５２２０の表面でマイグレーションを起こす。その結果、ペレット５２００と別のペレット５２００とが、粒子５２０３を介さずに連結する割合が増加するため、配向性の高いＣＡＡＣ−ＯＳとなる。ＣＡＡＣ−ＯＳを成膜する際の基板５２２０の表面温度は、１００℃以上５００℃未満、好ましくは１４０℃以上４５０℃未満、さらに好ましくは１７０℃以上４００℃未満である。したがって、基板５２２０として第８世代以上の大面積基板を用いた場合でも、反りなどはほとんど生じないことがわかる。
一方、基板５２２０の表面温度が低いと、ペレット５２００が基板５２２０の表面でマイグレーションを起こしにくくなる。その結果、ペレット５２００同士が積み重なることで配向性の低いｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）などとなる（図１８参照。）。ｎｃ−ＯＳでは、ペレット５２００が負に帯電していることにより、ペレット５２００は一定間隔を空けて堆積する可能性がある。したがって、配向性は低いものの、僅かに規則性を有することにより、非晶質酸化物半導体と比べて緻密な構造となる。
また、ＣＡＡＣ−ＯＳにおいて、ペレット同士の隙間が極めて小さくなることで、一つの大きなペレットが形成される場合がある。一つの大きなペレットの内部は単結晶構造を有する。例えば、ペレットの大きさが、上面から見て１０ｎｍ以上２００ｎｍ以下、１５ｎｍ以上１００ｎｍ以下、または２０ｎｍ以上５０ｎｍ以下となる場合がある。
以上のようなモデルにより、ペレット５２００が基板５２２０の表面に堆積していくと考えられる。被形成面が結晶構造を有さない場合においても、ＣＡＡＣ−ＯＳの成膜が可能であることから、エピタキシャル成長とは異なる成長機構であることがわかる。また、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳは、大面積のガラス基板などであっても均一な成膜が可能である。例えば、基板５２２０の表面（被形成面）の構造が非晶質構造（例えば非晶質酸化シリコン）であっても、ＣＡＡＣ−ＯＳを成膜することは可能である。
また、被形成面である基板５２２０の表面に凹凸がある場合でも、その形状に沿ってペレット５２００が配列することがわかる。
（実施の形態４）
本実施の形態では、本発明の一態様のトランジスタを利用した半導体装置の構成の一例について図面を参照して説明する。
［断面構造］
図１９（Ａ）及び図１９（Ｂ）に本発明の一態様の半導体装置の断面図を示す。図１９（Ａ）及び図１９（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ２２００を有し、上部に第２の半導体材料を用いたトランジスタ２１００を有している。なお、図１９（Ａ）がトランジスタのチャネル長方向の断面、図１９（Ｂ）チャネル幅方向の断面である。
なお、トランジスタ２１００にバックゲートを設けた構成であってもよい。
第１の半導体材料と第２の半導体材料は異なるエネルギーギャップを持つ材料とすることが好ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体など）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い。
トランジスタ２２００は、ｎチャネル型のトランジスタまたはｐチャネル型のトランジスタのいずれであってもよく、回路によって適切なトランジスタを用いればよい。また、酸化物半導体を用いた本発明の一態様のトランジスタを用いるほかは、用いる材料や構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図１９（Ａ）及び図１９（Ｂ）に示す構成では、トランジスタ２２００の上部に、絶縁膜２２０１、絶縁膜２２０７を介してトランジスタ２１００が設けられている。また、トランジスタ２２００とトランジスタ２１００の間には、複数の配線２２０２が設けられている。また、各種絶縁膜に埋め込まれた複数のプラグ２２０３により、上層と下層にそれぞれ設けられた配線や電極が電気的に接続されている。また、トランジスタ２１００を覆う層間絶縁膜２２０４が設けられている。
このように、２種類のトランジスタを積層することにより、回路の占有面積が低減され、より高密度に複数の回路を配置することができる。
ここで、下層に設けられるトランジスタ２２００にシリコン系半導体材料を用いた場合、トランジスタ２２００の半導体膜の近傍に設けられる絶縁膜中の水素はシリコンのダングリングボンドを終端し、トランジスタ２２００の信頼性を向上させる効果がある。一方、上層に設けられるトランジスタ２１００に酸化物半導体を用いた場合、トランジスタ２１００の半導体膜の近傍に設けられる絶縁膜中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなるため、トランジスタ２１００の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジスタ２２００の上層に酸化物半導体を用いたトランジスタ２１００を積層して設ける場合、これらの間に水素の拡散を防止する機能を有する絶縁膜２２０７を設けることは特に効果的である。絶縁膜２２０７により、下層に水素を閉じ込めることでトランジスタ２２００の信頼性が向上することに加え、下層から上層に水素が拡散することが抑制されることでトランジスタ２１００の信頼性も同時に向上させることができる。
絶縁膜２２０７としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
また、酸化物半導体膜を含んで構成されるトランジスタ２１００を覆うように、トランジスタ２１００上に水素の混入を防止する機能を有するブロック膜を形成してもよい。ブロック膜としては、絶縁膜２２０７と同様の材料を用いることができ、特に酸化アルミニウムを適用することが好ましい。酸化アルミニウム膜は、水素、水分などの不純物および酸素の双方に対して膜を透過させない遮断（ブロッキング）効果が高い。したがって、トランジスタ２１００を覆うブロック膜として酸化アルミニウム膜を用いることで、トランジスタ２１００に含まれる酸化物半導体膜からの酸素の脱離を防止するとともに、酸化物半導体膜への水および水素の混入を防止することができる。
なお、トランジスタ２２００は、プレーナ型のトランジスタだけでなく、様々なタイプのトランジスタとすることができる。例えば、ＦＩＮ（フィン）型、ＴＲＩ−ＧＡＴＥ（トライゲート）型などのトランジスタなどとすることができる。その場合の断面図の例を、図１９（Ｅ）及び図１９（Ｆ）に示す。半導体基板２２１１の上に、絶縁膜２２１２が設けられている。半導体基板２２１１は、先端の細い凸部（フィンともいう）を有する。なお、凸部の上には、絶縁膜が設けられていてもよい。その絶縁膜は、凸部を形成するときに、半導体基板２２１１がエッチングされないようにするためのマスクとして機能するものである。なお、凸部は、先端が細くなくてもよく、例えば、略直方体の凸部であってもよいし、先端が太い凸部であってもよい。半導体基板２２１１の凸部の上には、ゲート絶縁膜２２１４が設けられ、その上には、ゲート電極２２１３が設けられている。なお、本実施の形態では、ゲート電極２２１３は１層構造であるがこれに限られず、２層以上の積層でもよい。半導体基板２２１１には、ソース領域およびドレイン領域２２１５が形成されている。なお、ここでは、半導体基板２２１１が、凸部を有する例を示したが、本発明の一態様に係る半導体装置は、これに限定されない。例えば、ＳＯＩ基板を加工して、凸部を有する半導体領域を形成しても構わない。
［回路構成例］
上記構成において、トランジスタ２１００やトランジスタ２２００の電極の接続構成を異ならせることにより、様々な回路を構成することができる。以下では、本発明の一態様の半導体装置を用いることにより実現できる回路構成の例を説明する。
図１９（Ｃ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、且つそれぞれのゲートを接続した、いわゆるＣＭＯＳ回路の構成を示している。
また、図１９（Ｄ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるアナログスイッチとして機能させることができる。
また、第１の半導体材料をチャネルにもつトランジスタ２２００およびトランジスタ２３００で、ＣＭＯＳ回路を構成した場合の半導体装置の断面図を図２０に示す。
トランジスタ２３００は、ソース領域またはドレイン領域として機能する不純物領域２３０１と、ゲート電極２３０３と、ゲート絶縁膜２３０４と、側壁絶縁膜２３０５と、を有している。また、トランジスタ２３００は、側壁絶縁膜２３０５の下に、ＬＤＤ領域として機能する不純物領域２３０２を設けてもよい。図２０のその他の構成要素については、図１９（Ａ）及び図１９（Ｂ）の説明を援用すればよい。
トランジスタ２２００と、トランジスタ２３００とは、互いに異なる極性のトランジスタであることが好ましい。例えば、トランジスタ２２００がｐチャネル型のトランジスタの場合、トランジスタ２３００は、ｎチャネル型のトランジスタであることが好ましい。
また、図１９（Ａ）、図１９（Ｂ）および図２０に示す半導体装置に、例えばフォトダイオードなどの光電変換素子を設けてもよい。
フォトダイオードは、単結晶半導体や多結晶半導体を用いて形成してもよい。単結晶半導体や多結晶半導体を用いたフォトダイオードは、光の検出感度が高いため好ましい。
図２１（Ａ）は、基板２００１にフォトダイオード２４００を設けた場合の断面図を示している。フォトダイオード２４００は、アノードおよびカソードの一方としての機能を有する導電膜２４０１と、アノードおよびカソードの他方としての機能を有する導電膜２４０２と、導電膜２４０２とプラグ２００４とを電気的に接続させる導電膜２４０３と、を有する。導電膜２４０１乃至導電膜２４０３は、基板２００１に不純物を注入することで作製してもよい。
図２１（Ａ）は、基板２００１に対して縦方向に電流が流れるようにフォトダイオード２４００を設けているが、基板２００１に対して横方向に電流が流れるようにフォトダイオード２４００を設けてもよい。
図２１（Ｂ）は、トランジスタ２１００の上層にフォトダイオード２５００を設けた場合の半導体装置の断面図である。フォトダイオード２５００は、アノードおよびカソードの一方としての機能を有する導電膜２５０１と、アノードおよびカソードの他方としての機能を有する導電膜２５０２と、半導体２５０３と、を有している。また、フォトダイオード２５００は、プラグ２５０４を介して、トランジスタ２１００と電気的に接続されている。
図２１（Ｂ）において、フォトダイオード２５００をトランジスタ２１００と同じ階層に設けてもよい。また、フォトダイオード２５００をトランジスタ２２００とトランジスタ２１００の間の階層に設けてもよい。
図２１（Ａ）および図２１（Ｂ）のその他の構成要素に関する詳細は、図１９（Ａ）、図１９（Ｂ）および図２０の記載を援用すればよい。
また、フォトダイオード２４００またはフォトダイオード２５００は、放射線を吸収して電荷を発生させることが可能な材料を用いて形成してもよい。放射線を吸収して電荷を発生させることが可能な材料としては、セレン、ヨウ化鉛、ヨウ化水銀、ガリウムヒ素、ＣｄＴｅ、ＣｄＺｎ等がある。
例えば、フォトダイオード２４００またはフォトダイオード２５００にセレンを用いると、可視光や、紫外光に加えて、Ｘ線や、ガンマ線といった幅広い波長域にわたって光吸収係数を有する光電変換素子を実現できる。
＜記憶装置＞
本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図２２に示す。なお、図２２（Ｂ）は図２２（Ａ）を回路図で表したものである。
図２２（Ａ）及び（Ｂ）に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と第２の半導体材料を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、実施の形態１で説明したトランジスタを用いることができる。
トランジスタ３３００は、酸化物半導体を有する半導体にチャネルが形成されるトランジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
図２２（Ｂ）において、第１の配線３００１はトランジスタ３２００のソース電極と電気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極およびドレイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極、およびトランジスタ３３００のソース電極およびドレイン電極の他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。
図２２（Ａ）に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、および容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲート電極に与えられた電荷が保持される（保持）。
トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート電極の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲート電極に保持された電荷量に応じて、第２の配線３００２は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ３２００のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線３００２の電位を判別することで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。例えば、情報を読み出さないメモリセルにおいては、ゲートの状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線３００５に与えることで所望のメモリセルの情報のみを読み出せる構成とすればよい。または、情報を読み出さないメモリセルにおいては、ゲートの状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線３００５に与えることで所望のメモリセルの情報のみを読み出せる構成とすればよい。
図２２（Ｃ）に示す半導体装置は、トランジスタ３２００を設けていない点で図２２（Ａ）と相違している。この場合も上記と同様の動作により情報の書き込みおよび保持動作が可能である。
次に、図２２（Ｃ）に示す半導体装置の情報の読み出しについて説明する。トランジスタ３３００がオン状態となると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の電極の一方の電位（または容量素子３４００に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体材料が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体材料が適用されたトランジスタを駆動回路上に積層して設ける構成とすればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
本実施の形態に示す記憶装置は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩにも応用可能である。
＜ＣＰＵ＞
以下では、上述したトランジスタや上述した記憶装置などの半導体装置を含むＣＰＵについて説明する。
図２３は、上述したトランジスタを一部に用いたＣＰＵの一例の構成を示すブロック図である。
図２３に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図２３に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図２３に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図２３に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、上述したトランジスタや記憶装置などを用いることができる。
図２３に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。即ち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図２４は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していてもよい。
ここで、回路１２０２には、上述した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートにはＧＮＤ（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３の導通状態または非導通状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４の導通状態または非導通状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ１２０９のゲートには、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図２４では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
なお、図２４では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
また、図２４において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる膜または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン膜またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
図２４における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
本発明の一態様に係る半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（導通状態、または非導通状態）に変換して、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。
＜表示装置＞
以下では、本発明の一態様に係る表示装置の構成例について説明する。
［構成例］
図２５（Ａ）には、本発明の一態様に係る表示装置の上面図を示す。また、図２５（Ｂ）には、本発明の一態様に係る表示装置の画素に液晶素子を用いた場合における画素回路を示す。また、図２５（Ｃ）には、本発明の一態様に係る表示装置の画素に有機ＥＬ素子を用いた場合における画素回路を示す。
画素に用いるトランジスタは、上述したトランジスタを用いることができる。ここでは、ｎチャネル型のトランジスタを用いる例を示す。なお、画素に用いたトランジスタと、同一工程を経て作製したトランジスタを駆動回路として用いても構わない。このように、画素や駆動回路に上述したトランジスタを用いることにより、表示品位が高い、または／および信頼性の高い表示装置となる。
アクティブマトリクス型表示装置の一例を図２５（Ａ）に示す。表示装置の基板５０００上には、画素部５００１、第１の走査線駆動回路５００２、第２の走査線駆動回路５００３、信号線駆動回路５００４が配置される。画素部５００１は、複数の信号線によって信号線駆動回路５００４と電気的に接続され、複数の走査線によって第１の走査線駆動回路５００２、および第２の走査線駆動回路５００３と電気的に接続される。なお、走査線と信号線とによって区切られる領域には、それぞれ表示素子を有する画素が配置されている。また、表示装置の基板５０００は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に電気的に接続されている。
第１の走査線駆動回路５００２、第２の走査線駆動回路５００３および信号線駆動回路５００４は、画素部５００１と同じ基板５０００上に形成される。そのため、駆動回路を別途作製する場合と比べて、表示装置を作製するコストを低減することができる。また、駆動回路を別途作製した場合、配線間の接続数が増える。したがって、同じ基板５０００上に駆動回路を設けることで、配線間の接続数を減らすことができ、信頼性の向上、または／および歩留まりの向上を図ることができる。
〔液晶表示装置〕
また、画素の回路構成の一例を図２５（Ｂ）に示す。ここでは、ＶＡ型液晶表示装置の画素などに適用することができる画素回路を示す。
この画素回路は、一つの画素に複数の画素電極を有する構成に適用できる。それぞれの画素電極は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極に印加する信号を、独立して制御できる。
トランジスタ５０１６の走査線５０１２と、トランジスタ５０１７の走査線５０１３には、異なるゲート信号を与えることができるように分離されている。一方、信号線５０１４は、トランジスタ５０１６とトランジスタ５０１７で共通に用いられている。トランジスタ５０１６とトランジスタ５０１７は上述したトランジスタを適宜用いることができる。これにより、表示品位が高い、または／および信頼性の高い液晶表示装置を提供することができる。
また、トランジスタ５０１６には、第１の画素電極が電気的に接続され、トランジスタ５０１７には、第２の画素電極が電気的に接続される。第１の画素電極と第２の画素電極とは、分離されている。なお、第１の画素電極及び第２の画素電極の形状としては、特に限定は無い。例えば、第１の画素電極は、Ｖ字状とすればよい。
トランジスタ５０１６のゲート電極は走査線５０１２と電気的に接続され、トランジスタ５０１７のゲート電極は走査線５０１３と電気的に接続されている。走査線５０１２と走査線５０１３に異なるゲート信号を与えてトランジスタ５０１６とトランジスタ５０１７の動作タイミングを異ならせ、液晶の配向を制御することができる。
また、容量線５０１０と、誘電体として機能するゲート絶縁体と、第１の画素電極または第２の画素電極と電気的に接続する容量電極とで容量素子を形成してもよい。
マルチドメイン構造は、一画素に第１の液晶素子５０１８と第２の液晶素子５０１９を備える。第１の液晶素子５０１８は第１の画素電極と対向電極とその間の液晶層とで構成され、第２の液晶素子５０１９は第２の画素電極と対向電極とその間の液晶層とで構成される。
なお、本発明の一態様に係る表示装置は、図２５（Ｂ）に示す画素回路に限定されない。例えば、図２５（Ｂ）に示す画素回路に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサー、または論理回路などを追加してもよい。
〔有機ＥＬ表示装置〕
画素の回路構成の他の一例を図２５（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示装置の画素構造を示す。
有機ＥＬ素子は、発光素子に電圧を印加することにより、有機ＥＬ素子が有する一対の電極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
図２５（Ｃ）は、画素回路の一例を示す図である。ここでは１つの画素にｎチャネル型のトランジスタを２つ用いる例を示す。なお、ｎチャネル型のトランジスタには、上述したトランジスタを用いることができる。また、当該画素回路は、デジタル時間階調駆動を適用することができる。
適用可能な画素回路の構成およびデジタル時間階調駆動を適用した場合の画素の動作について説明する。
画素５０２０は、スイッチング用トランジスタ５０２１、駆動用トランジスタ５０２２、発光素子５０２４および容量素子５０２３を有する。スイッチング用トランジスタ５０２１は、ゲート電極が走査線５０２６に接続され、第１電極（ソース電極、ドレイン電極の一方）が信号線５０２５に接続され、第２電極（ソース電極、ドレイン電極の他方）が駆動用トランジスタ５０２２のゲート電極に接続されている。駆動用トランジスタ５０２２は、ゲート電極が容量素子５０２３を介して電源線５０２７に接続され、第１電極が電源線５０２７に接続され、第２電極が発光素子５０２４の第１電極（画素電極）に接続されている。発光素子５０２４の第２電極は共通電極５０２８に相当する。共通電極５０２８は、同一基板上に形成される共通電位線と電気的に接続される。
スイッチング用トランジスタ５０２１および駆動用トランジスタ５０２２は上述したトランジスタを用いることができる。これにより、表示品位の高い、または／および信頼性の高い有機ＥＬ表示装置となる。
発光素子５０２４の第２電極（共通電極５０２８）の電位は低電源電位に設定する。なお、低電源電位とは、電源線５０２７に供給される高電源電位より低い電位であり、例えばＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子５０２４の順方向のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子５０２４に印加することにより、発光素子５０２４に電流を流して発光させる。なお、発光素子５０２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。
なお、容量素子５０２３は駆動用トランジスタ５０２２のゲート容量を代用することにより省略できる場合がある。駆動用トランジスタ５０２２のゲート容量については、チャネル形成領域とゲート電極との間で容量が形成されていてもよい。
次に、駆動用トランジスタ５０２２に入力する信号について説明する。電圧入力電圧駆動方式の場合、駆動用トランジスタ５０２２がオンまたはオフの二つの状態となるようなビデオ信号を、駆動用トランジスタ５０２２に入力する。なお、駆動用トランジスタ５０２２を線形領域で動作させるために、電源線５０２７の電圧よりも高い電圧を駆動用トランジスタ５０２２のゲート電極に与える。また、信号線５０２５には、電源線電圧に駆動用トランジスタ５０２２のしきい値電圧Ｖｔｈを加えた値以上の電圧をかける。
アナログ階調駆動を行う場合、駆動用トランジスタ５０２２のゲート電極に発光素子５０２４の順方向電圧に駆動用トランジスタ５０２２のしきい値電圧Ｖｔｈを加えた値以上の電圧をかける。なお、駆動用トランジスタ５０２２が飽和領域で動作するようにビデオ信号を入力し、発光素子５０２４に電流を流す。また、駆動用トランジスタ５０２２を飽和領域で動作させるために、電源線５０２７の電位を、駆動用トランジスタ５０２２のゲート電位より高くする。ビデオ信号をアナログとすることで、発光素子５０２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、本発明の一態様に係る表示装置は、図２５（Ｃ）に示す画素構成に限定されない。例えば、図２５（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサー、トランジスタまたは論理回路などを追加してもよい。
図２５で例示した回路に上述したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御し、第２のゲート電極にはソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構成とすればよい。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子および発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することができる。表示素子、表示装置、発光素子、又は発光装置は、例えば、ＥＬ素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）または表面伝導型電子放出素子ディスプレイ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、または電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。なお、ＬＥＤを用いる場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体などを設けて、ＬＥＤを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体との間に、ＡｌＮを設けてもよい。なお、ＬＥＤが有するＧａＮ半導体は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤが有するＧａＮ半導体は、スパッタリング法で成膜することも可能である。
＜電子機器＞
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２６に示す。
図２６（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図２６（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図２６（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。または、位置入力装置としての機能は、フォトセンサーとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図２６（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
図２６（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。
図２６（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度にしたがって切り替える構成としてもよい。
図２６（Ｆ）は自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
１１ 領域
１００ トランジスタ
１０１ 基板
１０４ 絶縁層
１１０ 下地膜
１２０ 絶縁層
１２０Ａ 絶縁膜
１２５ 絶縁層
１３０ 酸化物半導体層
１３０Ａ 酸化物半導体膜
１３５ ハードマスク
１４０ 電極
１４０Ａ 導電膜
１４５ レジストマスク
１５０ 電極
１５０Ａ 導電膜
１５０Ｂ 導電膜
１６０ 絶縁層
１６０Ａ 絶縁膜
１７０ 電極
１７０Ａ 導電膜
１７０Ｂ 導電膜
１８１ 配線
１８２ 配線
１８３ 配線
１９０ 絶縁体
１９５ 絶縁体
１９５Ａ 絶縁体
１９５ａ 絶縁体
１９５ｂ 絶縁体
２００ トランジスタ
２８１ 配線
２８２ 配線
３００ トランジスタ
３８１ 配線
３８２ 配線
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
２００１ 基板
２００４ プラグ
２１００ トランジスタ
２２００ トランジスタ
２２０１ 絶縁膜
２２０２ 配線
２２０３ プラグ
２２０４ 層間絶縁膜
２２０７ 絶縁膜
２２１１ 半導体基板
２２１２ 絶縁膜
２２１３ ゲート電極
２２１４ ゲート絶縁膜
２２１５ ソース領域およびドレイン領域
２３００ トランジスタ
２３０１ 不純物領域
２３０２ 不純物領域
２３０３ ゲート電極
２３０４ ゲート絶縁膜
２３０５ 側壁絶縁膜
２４００ フォトダイオード
２４０１ 導電膜
２４０２ 導電膜
２４０３ 導電膜
２５００ フォトダイオード
２５０１ 導電膜
２５０２ 導電膜
２５０３ 半導体
２５０４ プラグ
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子
５０００ 基板
５００１ 画素部
５００２ 走査線駆動回路
５００３ 走査線駆動回路
５００４ 信号線駆動回路
５０１０ 容量線
５０１２ 走査線
５０１３ 走査線
５０１４ 信号線
５０１６ トランジスタ
５０１７ トランジスタ
５０１８ 液晶素子
５０１９ 液晶素子
５０２０ 画素
５０２１ スイッチング用トランジスタ
５０２２ 駆動用トランジスタ
５０２３ 容量素子
５０２４ 発光素子
５０２５ 信号線
５０２６ 走査線
５０２７ 電源線
５０２８ 共通電極
５１００ ペレット
５１２０ 基板
５１６１ 領域
５２００ ペレット
５２０１ イオン
５２０３ 粒子
５２２０ 基板
５２３０ ターゲット
５２４０ プラズマ
５２６０ 加熱機構

Claims (6)

  1. 第１の電極と、第２の電極と、第３の電極と、酸化物半導体層と、第１の絶縁層と、第２の絶縁層と、を有するトランジスタを有し、
    前記トランジスタは第１の領域と、前記第１の領域に囲まれた第２の領域を有し、
    前記第１の領域は、前記第１の絶縁層、前記第２の電極、前記酸化物半導体層、前記第２の絶縁層が積層し、
    前記第２の領域は、前記第１の電極、前記酸化物半導体層、前記第２の絶縁層、前記第３の電極が積層していることを特徴とする半導体装置。
  2. 第１の電極と、開口を有する第２の電極と、第３の電極と、酸化物半導体層と、第１の絶縁層と、第２の絶縁層と、を有するトランジスタを有し、
    前記トランジスタは前記第２の電極と重なる第１の領域と、前記開口と重なる第２の領域を有し、
    前記第１の領域は、前記第１の絶縁層、前記第２の電極、前記酸化物半導体層、前記第２の絶縁層が積層し、
    前記第２の領域は、前記第１の電極、前記酸化物半導体層、前記第２の絶縁層、前記第３の電極が積層していることを特徴とする半導体装置。
  3. 第１の電極と、第２の電極と、第３の電極と、酸化物半導体層と、第１の絶縁層と、第２の絶縁層と、を有するトランジスタを有し、
    前記第２の電極及び前記第１の絶縁層は、開口を有し、
    前記第３の電極の側面及び底面は、前記第２の絶縁層に覆われおり、かつ、前記第３の電極は前記開口に埋め込まれていることを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一において、前記第１の絶縁層は酸素を含むことを特徴とする半導体装置。
  5. 請求項１乃至請求項４のいずれか一において、前記第１の電極はソース電極及びドレイン電極の一方として機能し、
    前記第２の電極はソース電極及びドレイン電極の他方として機能することを特徴とする半導体装置。
  6. 請求項１乃至５のいずれか一に記載の半導体装置を有する電子機器。
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