JP2017005238A - 半導体装置、及びその作製方法 - Google Patents

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Abstract

【課題】酸素欠損の少ない酸化物を作製し、耐電圧性及び耐電流性の高いトランジスタを提供する。【解決手段】成膜室にスパッタガスを供給後、ターゲットの近傍にスパッタガスのイオンを有するプラズマを生成し、加速されたスパッタガスのイオンがターゲットを衝撃することで、ターゲットから平板状の粒子及びターゲットを構成する原子を剥離させ、平板状の粒子は、他の平板状の粒子と隙間を空けながら基板上に平板面を向けて堆積し、堆積した平板状の粒子と別の堆積した平面上の粒子の隙間に、ターゲットから剥離された原子、及び原子の集合体が入り込み、基板の平面方向に成長することで、堆積した平板状の粒子と別の堆積した平板状の粒子の隙間が埋められ、基板上に膜が形成され、成膜後に、酸素雰囲気、高温で加熱処理を行うことで、酸素欠損の少ない、かつ結晶性の高い酸化物を作製する。【選択図】図１２

Description

本発明の一態様は、酸化物半導体を有する半導体装置、酸化物の作製方法、又は酸化物の検査方法に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、プロセッサ、電子機器、それらの駆動方法、それらの製造方法、又はそれらの検査方法を一例として挙げることができる。
近年、テレビジョン受像機、パーソナルコンピュータ用のモニタ、スマートフォンなどさまざまな電子機器に表示装置が用いられており、当該表示装置は、高精細化、及び、低消費電力化など様々な面で高性能化が図られている。
又は、パーソナルコンピュータ、スマートフォン、デジタルカメラなどさまざまな電子機器に、セントラルプロセシングユニット（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ（ＣＰＵ））やメモリ、センサなどといった半導体装置が用いられており、当該半導体装置は、微細化、及び低消費電力など様々な面で高性能化が図られている。
高精細化、低消費電力化、微細化などの高性能化を図る方法として、半導体装置に使われているトランジスタの半導体層（以下、活性層、チャネル層、チャネル形成領域という場合がある）に酸化物半導体を用いる提案がある。例えば、チャネル層にインジウム、ガリウム、及び亜鉛を含む酸化物（以下、Ｉｎ−Ｇａ−Ｚｎ酸化物という場合がある）を用いたトランジスタなどが挙げられる（特許文献４参照。）。
特に、チャネル層に酸化物半導体を用いたトランジスタは、表示装置においてスイッチング素子などに用いられる。（特許文献１及び特許文献２）。
酸化物半導体の歴史は古く、１９８８年には、結晶Ｉｎ−Ｇａ−Ｚｎ酸化物を半導体素子へ利用することが開示された（特許文献３参照。）。
２０１３年には、非晶質Ｉｎ−Ｇａ−Ｚｎ酸化物は、電子線を照射することにより結晶化が促進する不安定な構造であること、作製された非晶質Ｉｎ−Ｇａ−Ｚｎ酸化物は、高分解能透過電子顕微鏡においてオーダリングを持たなかったことが、報告された（非特許文献１参照。）。
２０１４年には、非晶質Ｉｎ−Ｓｎ−Ｚｎ酸化物を用いたトランジスタの電気特性及び信頼性について報告された（非特許文献６参照）。非晶質Ｉｎ−Ｓｎ−Ｚｎ酸化物を用いたトランジスタは、該酸化物内部に生じた電界で加速された電子がインパクトイオン化により複数のキャリアを生成し、ドレイン電流の増加を伴う劣化が生じることが報告された。
２０１４年には、非晶質Ｉｎ−Ｇａ−Ｚｎ酸化物を用いたトランジスタと比べ、優れた電気特性及び信頼性を有する、結晶性Ｉｎ−Ｇａ−Ｚｎ酸化物を用いたトランジスタについて報告された（非特許文献２、非特許文献３及び非特許文献４参照。）。ここでは、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−Ａｌｉｇｎｅｄ ａ−ｂ−ｐｌａｎｅ−Ａｎｃｈｏｒｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を有するＩｎ−Ｇａ−Ｚｎ酸化物は、結晶粒界が明確に確認されないことが報告された。
ところで、高分子の結晶構造の一種としてパラクリスタルという概念が知られている。パラクリスタルは、一見して結晶格子の名残をとどめているものの、理想的な単結晶と比較すると歪みを有する結晶構造である（非特許文献５参照。）。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報 特開昭６３−２３９１１７号公報 特表平１１−５０５３７７号公報 特開平６−２７５６９７号公報
Ｔ．Ｋａｍｉｙａ， Ｋ．Ｋｉｍｏｔｏ， Ｎ．Ｏｈａｓｈｉ， Ｋ．Ａｂｅ， Ｙ．Ｈａｎｙｕ， Ｈ．Ｋｕｍｏｍｉ， Ｈ．Ｈｏｓｏｎｏ："Ｅｌｅｃｔｒｏｎ−Ｂｅａｍ−Ｉｎｄｕｃｅｄ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ ｏｆ Ａｍｏｒｐｈｏｕｓ Ｉｎ−Ｇａ−Ｚｎ−Ｏ Ｔｈｉｎ Ｆｉｌｍｓ Ｆａｂｒｉｃａｔｅｄ ｂｙ ＵＨＶ Ｓｐｕｔｔｅｒｉｎｇ"，Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｔｈｅ ２０ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｄｉｓｐｌａｙ Ｗｏｒｋｓｈｏｐｓ， ２０１３， ＡＭＤ２−５Ｌ． Ｓ．Ｙａｍａｚａｋｉ， Ｈ．Ｓｕｚａｗａ， Ｋ．Ｉｎｏｕｅ， Ｋ．Ｋａｔｏ， Ｔ．Ｈｉｒｏｈａｓｈｉ， Ｋ．Ｏｋａｚａｋｉ， ａｎｄ Ｎ．Ｋｉｍｉｚｕｋａ："Ｐｒｏｐｅｒｔｉｅｓ ｏｆ ｃｒｙｓｔａｌｌｉｎｅ Ｉｎ−Ｇａ−Ｚｎ−ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ａｎｄ ｉｔｓ ｔｒａｎｓｉｓｔｏｒ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ"， Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ． Ｐｈｙｓｉｃｓ， ２０１４， ｖｏｌ．５３， ０４ＥＤ１８． Ｓ．Ｙａｍａｚａｋｉ， Ｔ．Ｈｉｒｏｈａｓｈｉ， Ｍ．Ｔａｋａｈａｓｈｉ， Ｓ．Ａｄａｃｈｉ， Ｍ．Ｔｓｕｂｕｋｕ， Ｊ．Ｋｏｅｚｕｋａ， Ｋ．Ｏｋａｚａｋｉ， Ｙ．Ｋａｎｚａｋｉ， Ｈ．Ｍａｔｓｕｋｉｚｏｎｏ， Ｓ．Ｋａｎｅｋｏ， Ｓ．Ｍｏｒｉ， ａｎｄ Ｔ．Ｍａｔｓｕｏ："Ｂａｃｋ−ｃｈａｎｎｅｌ−ｅｔｃｈｅｄ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ Ｕｓｉｎｇ ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ Ｉｎ−Ｇａ−Ｚｎ Ｏｘｉｄｅ"， Ｊｏｕｒｎａｌ ｏｆ ｔｈｅ Ｓｏｃｉｅｔｙ ｆｏｒ Ｉｎｆｏｒｍａｔｉｏｎ Ｄｉｓｐｌａｙ， ８， Ａｐｒｉｌ， ２０１４，Ｖｏｌｕｍｅ ２２， ｉｓｓｕｅ １， ｐ．５５−ｐ．６７ Ｓ．Ｙａｍａｚａｋｉ："Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｕｓｉｎｇ ＣＡＡＣ−ＩＧＺＯ ａｎｄ ｉｔｓ Ａｐｐｌｉｃａｔｉｏｎ" Ｔｈｅ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ Ｔｒａｎｓａｃｔｉｏｎｓ， ２０１４， ｖｏｌ．６４（１０）， ｐｐ．１５５−１６４． Ｒｏｌｆ Ｈｏｓｅｍａｎｎ："Ｃｒｙｓｔａｌｌｉｎｅ ａｎｄ Ｐａｒａｃｒｙｓｔａｌｌｉｎｅ Ｏｒｄｅｒ ｉｎ Ｈｉｇｈ Ｐｏｌｙｍｅｒｓ"，Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ， Ｊａｎｕａｒｙ， １９６３， ｖｏｌ．３４， ｎｕｍｂｅｒ．１， ｐｐ．２５−４１． Ｙ．Ｕｒａｏｋａ， Ｓ．Ｕｒａｋａｗａ， Ｙ．Ｉｓｈｉｋａｗａ："Ａｎａｌｙｓｉｓ ｏｆ Ｔｈｅｒｍａｌ Ｄｅｇｒａｄａｔｉｏｎ ｉｎ Ｏｘｉｄｅ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ" Ｔｈｅ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ Ｔｒａｎｓａｃｔｉｏｎｓ， ２０１４， ｖｏｌ．６４（１０）， ｐｐ．７１−７８．
電子機器の部品として使われる半導体装置は、該電子機器の用途及び該電子機器を使用する環境に応じて、耐熱性、耐電性、耐光性などを有する必要がある。例えば、電子機器動作中に発生する電子機器内部の熱が、半導体装置自体の故障を引き起こす場合がある。又は、電子機器を屋外で使用したとき、半導体装置に当たる紫外線や電子機器周辺の環境温度などが故障を引き起こす場合がある。
これらのように、電子機器の故障となり得る原因として、機器内部の発熱などといった半導体装置自身が引き起こすもの、又は、紫外線や環境温度などといった外界環境が引き起こすものが挙げられる。
半導体装置に使われているトランジスタの構成要素の一つである半導体は、熱や光、さらに半導体装置に流す電流などの影響を受ける。その影響が大きい場合、半導体において劣化が生じ、半導体を有するトランジスタの電流特性を悪化させる要因となる。トランジスタの劣化の現象として、具体的には、しきい値電圧のシフト、短チャネル効果の発生などが挙げられる。
そのため使用環境下のトランジスタの特性及び信頼性を知るための試験として、バイアス−熱ストレス試験（以下、ＢＴ試験という場合がある）や、トランジスタのゲート電極と、ソース電極又はドレイン電極の一方の電極と、の２つの電極に高電位を与え続けた時間に対する電流特性や温度、発光などを観察、計測する試験がある。
上述のトランジスタの試験方法は、トランジスタに高電位、熱などの大きな負荷をかけることで半導体の劣化速度を速め、該トランジスタの挙動、寿命を調べる試験である。また、トランジスタの電極に高電位をかけることで、半導体中の異物（ゴミや残渣など）、残留成分（水や水素など）、又は構造欠陥などが原因で他電極との間が導通してしまい、電極間で意図しない電流が流れるなどの不具合が起こる場合がある。
特に、酸化物半導体を有するトランジスタでは、酸化物半導体内の酸素欠損による欠陥が原因で、該トランジスタの電極間で電流が流れるなどの不具合が生じる場合がある。
本発明の一態様は、トランジスタの半導体などに適用可能な、酸化物を作製する方法を提供することを課題の一とする。例えば、結晶粒界や酸素欠損などの欠陥の少ない酸化物を作製する方法を提供することを課題の一とする。
又は、本発明の一態様は、酸化物を半導体に用いた新規な半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、酸化物を半導体に用いた半導体装置を有するモジュールを提供することを課題の一とする。又は、本発明の一態様は、酸化物を半導体に用いた半導体装置を有するモジュールを使用した電子機器を提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置、新規な表示装置、新規なモジュール、又は、新規な電子機器などを提供することを課題の一とする。
又は、本発明の一態様は、自己発熱に耐えられるトランジスタ、及びそれを適用した半導体装置を提供することを課題の一とする。又は、本発明の一態様は、環境温度に依存しにくいトランジスタ、及びそれを適用した半導体装置を提供することを課題の一とする。又は、本発明の一態様は、大きな電流及び高電圧に耐えられるトランジスタ、及びそれを適用した半導体装置を提供することを課題の一とする。又は、本発明の一態様は、電気特性の良好なトランジスタ、及びそれを適用した半導体装置を提供することを課題の一とする。又は、本発明の一態様は、電気特性の安定したトランジスタ、及びそれを適用した半導体装置を提供することを課題の一とする。又は、本発明の一態様は、オフ電流の小さいトランジスタ、及びそれを適用した半導体装置を提供することを課題の一とする。
又は、本発明の一態様は、該トランジスタに適用した酸化物半導体内部の酸素欠損を検査する方法を提供することを課題の一とする。又は、本発明の一態様は、該トランジスタを構成する酸化物半導体、絶縁体、及び導電体の内部の酸素の量を定量的に検査する方法を提供することを課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題について、全ての課題を解決する必要はない。
（１）
本発明の一態様は、トランジスタを有する半導体装置であって、トランジスタは、インジウム、亜鉛及び元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム又はスズ）を含む酸化物を有し、該酸化物はｃ軸方向に配向している結晶構造を有し、該酸化物のキャリア密度は８×１０１１／ｃｍ３未満であり、該酸化物の膜密度は該酸化物が単結晶構造を有するときの値の９０％以上の値であり、耐電圧性及び耐電流性を有する半導体装置である。
（２）
又は、本発明の一態様は、前記（１）において、該酸化物のキャリア密度が１×１０１１／ｃｍ３未満であり、かつ１×１０−９／ｃｍ３以上であることを特徴とする半導体装置である。
（３）
又は、本発明の一態様は、前記（１）又は前期（２）において、該酸化物の電子スピン共鳴（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）によって観測される、ｇ値が１．９０以上かつ１．９５以下である信号のスピン密度が、１×１０１７ｓｐｉｎｓ／ｃｍ３以下である半導体装置である。
（４）
又は、本発明の一態様は、前記（１）乃至（３）のいずれか一において、トランジスタは、第１乃至第３の導電膜と、絶縁膜と、第１乃至第３の酸化物半導体膜を有し、第２の酸化物半導体膜は、該酸化物を有し、第２の酸化物半導体膜は、第１の酸化物半導体膜と第３の酸化物半導体膜の間に位置する第１領域を有し、第１の導電膜は、少なくとも第１乃至第３の酸化物半導体膜のいずれかに接する第２領域を有し、第２の導電膜は、少なくとも第１乃至第３の酸化物半導体膜のいずれかに接する第３領域を有し、絶縁膜は、第３の酸化物半導体膜の上面と接する第４領域を有し、第３の導電膜と第１領域とは、絶縁膜を介して、互いに重畳する構成である半導体装置である。
（５）
又は、本発明の一態様は、前記（１）乃至（３）のいずれか一において、トランジスタは、第１乃至第３の導電膜と、絶縁膜と、第１乃至第３の酸化物半導体膜を有し、第２の酸化物半導体膜は、該酸化物を有し、第２の酸化物半導体膜は、第１の酸化物半導体膜と第３の酸化物半導体膜の間に位置する第１領域を有し、第１の導電膜は、少なくとも第１乃至第３の酸化物半導体膜のいずれかに接する第２領域を有し、第２の導電膜は、少なくとも第１乃至第３の酸化物半導体膜のいずれかに接する第３領域を有し、絶縁膜は、第１の酸化物半導体膜の下面と接する第４領域を有し、第３の導電膜と第１領域とは、絶縁膜を介して、互いに重畳する構成である半導体装置である。
（６）
又は、本発明の一態様は、前記（４）、又は前記（５）において、第１及び第３の酸化物半導体膜の少なくとも一方は、該酸化物を有する半導体装置である。
（７）
又は、本発明の一態様は、成膜室と、成膜室内に配置されたターゲットと、基板と、を用いるスパッタリング法による酸化物の成膜方法であり、かつ、ｃ軸方向に配向している結晶構造を有し、キャリア密度が８×１０１１／ｃｍ３未満であり、膜密度は前記酸化物が単結晶構造を有するときの値の９０％以上である酸化物の成膜方法であって、成膜室に酸素又は／及び希ガスを有するスパッタガスを供給した後、ターゲットと基板との間に電位差を与えることで、ターゲットの近傍にスパッタガスのイオンを有するプラズマを生成し、スパッタガスのイオンが電位差によって、ターゲットに向けて加速され、加速されたスパッタガスのイオンがターゲットを衝撃することで、ターゲットから平板状の複数の元素を有する化合物よりなる複数の粒子、ターゲットを構成する原子、及びターゲットを構成する原子の集合体を剥離させ、複数の平板状の粒子は、プラズマ中を飛翔する際、スパッタガスのイオンから負の電荷を受け取ることで、複数の平板状の粒子の表面が負に帯電し、負に帯電した平板状の粒子の一つは、基板上に表面を向けて堆積し、負に帯電した平板状の粒子の別の一つは、基板上で、負に帯電した平板状の粒子の一つと互いに反発しあいながら、基板上の負に帯電した平板状の粒子の一つと離れた領域に堆積し、負に帯電した平板状の粒子の一つと、負に帯電した平板状の粒子の別の一つと、の隙間に、原子、及び原子の集合体が入り込み、原子、及び原子の集合体が、平板状の粒子の隙間を横方向に成長することで、負に帯電した平板状の粒子の一つと、負に帯電した平板状の粒子の別の一つと、の隙間を埋める酸化物の作製方法である。
（８）
又は、本発明の一態様は、前記（７）において、横方向の成長は、平板状の粒子と同一構成を有して平板状の粒子より成長し、平板状の粒子の隙間を埋める酸化物の作製方法である。
（９）
又は、本発明の一態様は、前記（７）又は（８）において、平板状の粒子が積層して薄膜構造を形成する酸化物の作製方法である。
（１０）
又は、本発明の一態様は、前記（７）乃至（９）のいずれか一において、酸化物を形成後、酸化物の形成温度よりも高い温度、かつ酸化物が異なる結晶構造になる温度よりも低い温度で熱アニール又はＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を行うことにより、酸化物を高密度化又は単結晶化せしめる酸化物の作製方法である。
（１１）
又は、本発明の一態様は、前記（１０）において、熱アニール又はＲＴＡの温度が、３００℃を超えて１５００℃未満である酸化物の作製方法である。
（１２）
又は、本発明の一態様は、前記（１１）において、熱アニール又はＲＴＡを、酸素雰囲気下で行った酸化物の作製方法である。
（１３）
又は、本発明の一態様は、前記（７）乃至（１２）のいずれか一において、酸化物は、非晶質構造を有する表面上に形成される酸化物の作製方法である。
（１４）
又は、本発明の一態様は、前記（７）乃至（１３）のいずれか一において、ターゲットは、インジウムと、亜鉛と、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム又はスズ）と、酸素と、を有し、ターゲットは、多結晶構造を有する領域を有する酸化物の作製方法である。
（１５）
又は、本発明の一態様は、トランジスタを有する半導体装置であって、前記（７）乃至（１４）のいずれか一に記載の酸化物を有する半導体装置である。
本発明の一態様によって、トランジスタの半導体などに適用可能な、酸化物を作製する方法を提供することができる。特に、結晶粒界や酸素欠損などの欠陥の少ない酸化物を作製する方法を提供することができる。
又は、本発明の一態様によって、酸化物を半導体に用いた新規な半導体装置などを提供することができる。又は、本発明の一態様によって、酸化物を半導体に用いた半導体装置を有するモジュールを提供することができる。又は、本発明の一態様によって、酸化物を半導体に用いた半導体装置を有するモジュールを使用した電子機器を提供することができる。又は、本発明の一態様によって、新規な半導体装置、新規な表示装置、新規なモジュール、又は、新規な電子機器などを提供することができる。
又は、本発明の一態様によって、自己発熱に耐えられるトランジスタ、及びそれを適用した半導体装置を提供することができる。又は、本発明の一態様によって、環境温度に依存しにくいトランジスタ、及びそれを適用した半導体装置を提供することができる。又は、本発明の一態様によって、大きな電流及び高電圧に耐えられるトランジスタ、及びそれを適用した半導体装置を提供することができる。又は、本発明の一態様によって、電気特性の良好なトランジスタ、及びそれを適用した半導体装置を提供することができる。又は、本発明の一態様によって、電気特性の安定したトランジスタ、及びそれを適用した半導体装置を提供することができる。又は、本発明の一態様によって、オフ時の電流の小さいトランジスタ、及びそれを適用した半導体装置を提供することができる。
又は、本発明の一態様によって、該トランジスタに適用した酸化物半導体内部の酸素欠損を検査する方法を提供することができる。又は、本発明の一態様によって、該トランジスタを構成する酸化物半導体、絶縁体、及び導電体の内部の酸素の量を定量的に検査する方法を提供することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、及びＣＡＡＣ−ＯＳの断面模式図。 ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ−ＯＳ及び単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 ＣＡＡＣ−ＯＳの成膜方法例を説明する図。 ＩｎＭＺｎＯ４の結晶を説明する図。 ＣＡＡＣ−ＯＳの成膜方法例を説明する図。 ＣＡＡＣ−ＯＳの成膜方法例を説明する図。 ｎｃ−ＯＳの成膜方法例を説明する図。 Ｉｎ−Ｍ−Ｚｎ酸化物の組成を説明する三角図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す断面図。 トランジスタの計算条件を説明する図。 酸化物半導体の膜密度を説明する図。 酸化物半導体のＥＳＲ測定結果を示す図。 酸化物半導体のスピン密度を示す図。 ＣＰＵの一例を示すブロック図。 半導体装置の一例を示す回路図。 半導体装置の一例を示す回路図。 チップとモジュールの構成例を示す図。 ＲＦＩＣの構成例を示すブロック図。 記憶装置の一例を示すブロック図。 メモリセルの一例を示す回路図。 メモリセルの一例を示す回路図。 メモリセルの一例を示す回路図。 電子機器の例を示す図。 撮像装置の構成例を示す上面図及び断面図。 撮像装置の一例を示す回路図。 トランジスタの計算条件を説明する図。 トランジスタの計算の結果を示す図。 トランジスタの計算の結果を示す図。 トランジスタの計算の結果を示す図。 トランジスタの構成例を示す図。 Ｉｎ−Ｓｎ−Ｚｎ酸化物半導体のＸＲＤによる構造解析を説明する図。 Ｉｎ−Ｓｎ−Ｚｎ酸化物半導体の断面におけるＴＥＭ像。 Ｉｎ−Ｓｎ−Ｚｎ酸化物半導体の電子線回折パターンを説明する図。 トランジスタのバイアス−熱ストレス試験の結果を示す図。 トランジスタのバイアス−熱ストレス試験の結果を示す図。 Ｉｎ−Ｓｎ−Ｚｎ酸化物半導体のＣＰＭ測定の結果を示す図。 Ｉｎ−Ｓｎ−Ｚｎ酸化物半導体のＣＰＭ測定の結果を示す図。 トランジスタのバイアス−熱ストレス試験の結果を示す図。 トランジスタのエミッション顕微鏡像。 トランジスタの光学顕微鏡像と断面図と電流像。 トランジスタの光学顕微鏡像と断面図と電流像。 トランジスタの光学顕微鏡像と断面図と電流像。 トランジスタの計算条件を説明する図。 トランジスタの計算の結果を示す図。 トランジスタのバイアス−熱ストレス試験の結果を示す図。 トランジスタのエミッション顕微鏡像。 トランジスタのバイアス−熱ストレス試験の結果を示す図。 トランジスタのバイアス−熱ストレス試験の結果を示す図。 トランジスタの構成例を示す図。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
なお、図において、大きさ、膜（層）の厚さ、又は領域は、明瞭化のために誇張されている場合がある。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）又はソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。
なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
なお図面において、同一の要素又は同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
なお、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
なお、本明細書において、Ａが濃度Ｂの領域を有する、と記載する場合、例えば、Ａのある領域における深さ方向全体が濃度Ｂである場合、Ａのある領域における深さ方向の平均値が濃度Ｂである場合、Ａのある領域における深さ方向の中央値が濃度Ｂである場合、Ａのある領域における深さ方向の最大値が濃度Ｂである場合、Ａのある領域における深さ方向の最小値が濃度Ｂである場合、Ａのある領域における深さ方向の収束値が濃度Ｂである場合、測定上Ａそのものの確からしい値の得られる領域が濃度Ｂである場合などを含む。
また、本明細書において、Ａが大きさＢ、長さＢ、厚さＢ、幅Ｂ又は距離Ｂの領域を有する、と記載する場合、例えば、Ａのある領域における全体が大きさＢ、長さＢ、厚さＢ、幅Ｂ又は距離Ｂである場合、Ａのある領域における平均値が大きさＢ、長さＢ、厚さＢ、幅Ｂ又は距離Ｂである場合、Ａのある領域における中央値が大きさＢ、長さＢ、厚さＢ、幅Ｂ又は距離Ｂである場合、Ａのある領域における最大値が大きさＢ、長さＢ、厚さＢ、幅Ｂ又は距離Ｂである場合、Ａのある領域における最小値が大きさＢ、長さＢ、厚さＢ、幅Ｂ又は距離Ｂである場合、Ａのある領域における収束値が大きさＢ、長さＢ、厚さＢ、幅Ｂ又は距離Ｂである場合、測定上Ａそのものの確からしい値の得られる領域が大きさＢ、長さＢ、厚さＢ、幅Ｂ又は距離Ｂである場合などを含む。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、又はチャネルが形成される領域における、ソース（ソース領域又はソース電極）とドレイン（ドレイン領域又はドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値又は平均値とする。
チャネル幅とは、例えば、上面図において半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、又はチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値又は平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅又は見かけ上のチャネル幅を指す場合がある。又は、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
本明細書において、「平行」とは、二つの直線が−１０°以上且つ１０°以下の角度で配置されている状態をいう。したがって、−５°以上且つ５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上且つ３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上且つ１００°以下の角度で配置されている状態をいう。したがって、８５°以上且つ９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上且つ１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶又は菱面体晶である場合、六方晶系として表す。
（実施の形態１）
＜酸化物半導体の構造＞
本実施の形態では、開示する発明の一態様に係る酸化物半導体の構造について、図１乃至図５を用いて説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳなどがある。
非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であって不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。
逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体と呼ぶことはできない。ただし、ａ−ｌｉｋｅ ＯＳは、微小な領域において周期構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため、物性的には非晶質酸化物半導体に近いといえる。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。図１（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うことができる。
図１（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図１（Ｂ）に示す。図１（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）又は上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面又は上面と平行となる。
図１（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図１（Ｃ）は、特徴的な原子配列を、補助線で示したものである。図１（Ｂ）及び図１（Ｃ）より、ペレット一つの大きさは１ｎｍ以上３ｎｍ以下程度であり、ペレットとペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレット５１００の配置を模式的に示すと、レンガ又はブロックが積み重なったような構造となる（図１（Ｄ）参照）。図１（Ｃ）で観察されたペレットとペレットとの間で傾きが生じている箇所は、図１（Ｄ）に示す領域５１６１に相当する。
また、図２（Ａ）に、試料面に略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図２（Ａ）の領域（１）、領域（２）及び領域（３）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図２（Ｂ）、図２（Ｃ）及び図２（Ｄ）に示す。図２（Ｂ）、図２（Ｃ）及び図２（Ｄ）より、ペレットは、金属原子が三角形状、四角形状又は六角形状に配列していることを確認できる。しかしながら、異なるペレット間で、金属原子の配列に規則性は見られない。
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図３（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面又は上面に略垂直な方向を向いていることが確認できる。
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図３（Ｂ）に示すように明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、図３（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸及びｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、図４（Ａ）に示すような回折パターン（制限視野透過電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面又は上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図４（Ｂ）に示す。図４（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸及びｂ軸は配向性を有さないことがわかる。なお、図４（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面及び（１００）面などに起因すると考えられる。また、図４（Ｂ）における第２リングは（１１０）面などに起因すると考えられる。
上述したように、ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（又は分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物及び酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、キャリア密度を８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上かつ１０ｎｍ以下、又は１ｎｍ以上かつ３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上かつ１０ｎｍ以下の領域、特に１ｎｍ以上かつ３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いた場合、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークは検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、又はＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳ及びｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
電子照射を行う試料として、ａ−ｌｉｋｅ ＯＳ（試料Ａと表記する。）、ｎｃ−ＯＳ（試料Ｂと表記する。）及びＣＡＡＣ−ＯＳ（試料Ｃと表記する。）を準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図５は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である。ただし、上述した格子縞の長さを結晶部の大きさとしている。図５より、ａ−ｌｉｋｅ ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、図５中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図５中の（２）及び（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度及び２．１ｎｍ程度であることがわかる。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度及びＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度及びＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
（実施の形態２）
＜成膜方法＞
本実施の形態では、開示する発明の一態様に係る酸化物の成膜方法の一例として、ＣＡＡＣ−ＯＳの成膜方法の一例について、図６乃至図１０を用いて説明する。
図６（Ａ）は、成膜室内の模式図である。ＣＡＡＣ−ＯＳは、スパッタリング法により成膜することができる。
図６（Ａ）に示すように、基板５２２０とターゲット５２３０とは向かい合うように配置している。基板５２２０とターゲット５２３０との間にはプラズマ５２４０がある。また、基板５２２０の下部には加熱機構５２６０が設けられている。図示しないが、ターゲット５２３０は、バッキングプレートに接着されている。バッキングプレートを介してターゲット５２３０と向かい合う位置には、複数のマグネットが配置される。マグネットの磁場を利用して成膜速度を高めるスパッタリング法は、マグネトロンスパッタリング法と呼ばれる。
基板５２２０とターゲット５２３０との距離ｄ（ターゲット−基板間距離（Ｔ−Ｓ間距離）ともいう。）は０．０１ｍ以上１ｍ以下、好ましくは０．０２ｍ以上０．５ｍ以下とする。成膜室内は、ほとんどが成膜ガス（例えば、酸素、アルゴン、又は酸素を５体積％以上の割合で含む混合ガス）で満たされ、０．０１Ｐａ以上１００Ｐａ以下、好ましくは０．１Ｐａ以上１０Ｐａ以下に制御される。ここで、ターゲット５２３０に一定以上の電圧を印加することで、放電が始まり、プラズマ５２４０が確認される。なお、ターゲット５２３０の近傍には磁場によって、高密度プラズマ領域が形成される。高密度プラズマ領域では、成膜ガスがイオン化することで、イオン５２０１が生じる。イオン５２０１は、例えば、酸素の陽イオン（Ｏ＋）やアルゴンの陽イオン（Ａｒ＋）などである。
ターゲット５２３０は、複数の結晶粒を有する多結晶構造を有し、いずれかの結晶粒には劈開面が含まれる。一例として、図７に、ターゲット５２３０に含まれるＩｎＭＺｎＯ４（元素Ｍは、例えばアルミニウム、ガリウム、イットリウム又はスズ）の結晶構造を示す。なお、図７は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ４の結晶構造である。ＩｎＭＺｎＯ４の結晶では、酸素原子が負の電荷を有することにより、近接する二つのＭ−Ｚｎ−Ｏ層の間に斥力が生じている。そのため、ＩｎＭＺｎＯ４の結晶は、近接する二つのＭ−Ｚｎ−Ｏ層の間に劈開面を有する。
高密度プラズマ領域で生じたイオン５２０１は、電界によってターゲット５２３０側に加速され、やがてターゲット５２３０と衝突する。このとき、劈開面から平板状又はペレット状のスパッタ粒子であるペレット５２００が剥離する（図６（Ａ）参照。）。ペレット５２００は、図７に示す二つの劈開面に挟まれた部分である。よって、ペレット５２００のみ抜き出すと、その断面は図６（Ｂ）のようになり、上面は図６（Ｃ）のようになることがわかる。なお、ペレット５２００は、イオン５２０１の衝突の衝撃によって、構造に歪みが生じる場合がある。なお、ペレット５２００の剥離に伴い、ターゲット５２３０から粒子５２０３も弾き出される。粒子５２０３は、原子１個又は原子数個の集合体を有する。そのため、粒子５２０３を原子状粒子（ａｔｏｍｉｃ ｐａｒｔｉｃｌｅｓ）と呼ぶこともできる。
ペレット５２００は、三角形、例えば正三角形の平面を有する平板状又はペレット状のスパッタ粒子である。又は、ペレット５２００は、六角形、例えば正六角形の平面を有する平板状又はペレット状のスパッタ粒子である。ただし、ペレット５２００の形状は、三角形、六角形に限定されない、例えば、三角形が複数個合わさった形状となる場合がある。例えば、三角形（例えば、正三角形）が２個合わさった四角形（例えば、ひし形）となる場合もある。
ペレット５２００は、成膜ガスの種類などに応じて厚さが決定する。例えば、ペレット５２００は、厚さを０．４ｎｍ以上１ｎｍ以下、好ましくは０．６ｎｍ以上０．８ｎｍ以下とする。また、例えば、ペレット５２００は、幅を１ｎｍ以上３ｎｍ以下、好ましくは１．２ｎｍ以上２．５ｎｍ以下とする。例えば、Ｉｎ−Ｍ−Ｚｎ酸化物を有するターゲット５２３０にイオン５２０１を衝突させる。そうすると、Ｍ−Ｚｎ−Ｏ層、Ｉｎ−Ｏ層及びＭ−Ｚｎ−Ｏ層の３層を有するペレット５２００が剥離する。なお、ペレット５２００の剥離に伴い、ターゲット５２３０から粒子５２０３も弾き出される。粒子５２０３は、原子１個又は原子数個の集合体を有する。そのため、粒子５２０３を原子状粒子（ａｔｏｍｉｃ ｐａｒｔｉｃｌｅｓ）と呼ぶこともできる。
ペレット５２００は、プラズマ５２４０を通過する際に、表面が負又は正に帯電する場合がある。例えば、ペレット５２００がプラズマ５２４０中にあるＯ２−から負の電荷を受け取る場合がある。その結果、ペレット５２００の表面の酸素原子が負に帯電する場合がある。また、ペレット５２００は、プラズマ５２４０を通過する際に、プラズマ５２４０中のインジウム、元素Ｍ、亜鉛又は酸素などと結合することで成長する場合がある。
プラズマ５２４０を通過したペレット５２００及び粒子５２０３は、基板５２２０の表面に達する。なお、粒子５２０３の一部は、質量が小さいため真空ポンプなどによって外部に排出される場合がある。
次に、基板５２２０の表面におけるペレット５２００及び粒子５２０３の堆積について図８を用いて説明する。
まず、一つ目のペレット５２００が基板５２２０に堆積する。ペレット５２００は平板状であるため、平面側を基板５２２０の表面に向けて堆積する（図８（Ａ）参照。）。このとき、ペレット５２００の基板５２２０側の表面の電荷が、基板５２２０を介して抜ける。
次に、二つ目のペレット５２００が、基板５２２０に達する。このとき、一つ目のペレット５２００の表面、及び二つ目のペレット５２００の表面が電荷を帯びているため、互いに反発し合う力が生じる（図８（Ｂ）参照。）。
その結果、二つ目のペレット５２００は、一つ目のペレット５２００上を避け、基板５２２０の表面の少し離れた場所に堆積する（図８（Ｃ）参照。）。これを繰り返すことで、基板５２２０の表面には、無数のペレット５２００が一層分の厚みだけ堆積する。また、ペレット５２００と別のペレット５２００との間には、ペレット５２００の堆積していない領域が生じる。
次に、粒子５２０３が基板５２２０の表面に達する（図８（Ｄ）参照。）。
粒子５２０３は、ペレット５２００の表面などの活性な領域には堆積することができない。そのため、ペレット５２００の堆積していない領域を埋めるように堆積する。そして、ペレット５２００間で粒子５２０３が横方向に成長（ラテラル成長ともいう。）することで、ペレット５２００間を連結させる。このように、ペレット５２００の堆積していない領域を埋めるまで粒子５２０３が堆積する。このメカニズムは、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法の堆積メカニズムに類似する。
なお、ペレット５２００間で粒子５２０３がラテラル成長するメカニズムは複数の可能性がある。例えば、図８（Ｅ）に示すように、一層目のＭ−Ｚｎ−Ｏ層の側面から連結するメカニズムがある。この場合、一層目のＭ−Ｚｎ−Ｏ層が形成された後で、Ｉｎ−Ｏ層、二層目のＭ−Ｚｎ−Ｏ層の順に、一層ずつ連結していく（第１のメカニズム）。
又は、例えば、図９（Ａ）に示すように、まず一層目のＭ−Ｚｎ−Ｏ層の一側面につき粒子５２０３の一つが結合する。次に、図９（Ｂ）に示すようにＩｎ−Ｏ層の一側面につき一つの粒子５２０３が結合する。次に、図９（Ｃ）に示すように二層目のＭ−Ｚｎ−Ｏ層の一側面につき一つの粒子５２０３が結合することで連結する場合もある（第２のメカニズム）。なお、図９（Ａ）、図９（Ｂ）及び図９（Ｃ）が同時に起こることで連結する場合もある（第３のメカニズム）。
以上に示したように、ペレット５２００間における粒子５２０３のラテラル成長のメカニズムとしては、上記３種類が考えられる。ただし、そのほかのメカニズムによってペレット５２００間で粒子５２０３がラテラル成長する可能性もある。
したがって、複数のペレット５２００がそれぞれ異なる方向を向いている場合でも、複数のペレット５２００間を粒子５２０３がラテラル成長しながら埋めることにより、結晶粒界の形成が抑制される。また、複数のペレット５２００間を、粒子５２０３が滑らかに結びつけるため、単結晶とも多結晶とも異なる結晶構造が形成される。言い換えると、微小な結晶領域（ペレット５２００）間に歪みを有する結晶構造が形成される。このように、結晶領域間を埋める領域は、歪んだ結晶領域であるため、該領域を指して非晶質構造と呼ぶのは適切ではないと考えられる。
粒子５２０３が、ペレット５２００間を埋め終わると、ペレット５２００と同程度の厚さを有する第１の層が形成される。第１の層の上には新たな一つ目のペレット５２００が堆積する。そして、第２の層が形成される。さらに、これが繰り返されることで、積層体を有する薄膜構造が形成される（図６（Ｄ）参照）。
なお、ペレット５２００の堆積の仕方は、基板５２２０の表面温度などによっても変化する。例えば、基板５２２０の表面温度が高いと、ペレット５２００が基板５２２０の表面でマイグレーションを起こす。その結果、ペレット５２００と別のペレット５２００とが、粒子５２０３を介さずに連結する割合が増加するため、配向性の高いＣＡＡＣ−ＯＳとなる。ＣＡＡＣ−ＯＳを成膜する際の基板５２２０の表面温度は、１００℃以上５００℃未満、好ましくは１４０℃以上４５０℃未満、さらに好ましくは１７０℃以上４００℃未満である。したがって、基板５２２０として第８世代以上の大面積基板を用いた場合でも、反りなどはほとんど生じないことがわかる。
一方、基板５２２０の表面温度が低いと、ペレット５２００が基板５２２０の表面でマイグレーションを起こしにくくなる。その結果、ペレット５２００同士が積み重なることで配向性の低いｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）などとなる（図１０参照。）。ｎｃ−ＯＳでは、ペレット５２００が負に帯電していることにより、ペレット５２００は一定間隔を空けて堆積する可能性がある。したがって、配向性は低いものの、僅かに規則性を有することにより、非晶質酸化物半導体と比べて緻密な構造となる。
また、ＣＡＡＣ−ＯＳにおいて、ペレット同士の隙間が極めて小さくなることで、一つの大きなペレットが形成される場合がある。一つの大きなペレットの内部は単結晶構造を有する。例えば、ペレットの大きさが、上面から見て１０ｎｍ以上２００ｎｍ以下、１５ｎｍ以上１００ｎｍ以下、又は２０ｎｍ以上５０ｎｍ以下となる場合がある。
以上のようなモデルにより、ペレット５２００が基板５２２０の表面に堆積していくと考えられる。被形成面が結晶構造を有さない場合においても、ＣＡＡＣ−ＯＳの成膜が可能であることから、エピタキシャル成長とは異なる成長機構であることがわかる。また、ＣＡＡＣ−ＯＳ及びｎｃ−ＯＳは、大面積のガラス基板などであっても均一な成膜が可能である。例えば、基板５２２０の表面（被形成面）の構造が非晶質構造（例えば非晶質酸化シリコン）であっても、ＣＡＡＣ−ＯＳを成膜することは可能である。
また、被形成面である基板５２２０の表面に凹凸がある場合でも、その形状に沿ってペレット５２００が配列することがわかる。
（実施の形態３）
＜トランジスタ＞
本実施の形態では、開示する発明の一態様に係るトランジスタについて、図１１乃至図１５を用いて説明する。
なお、本発明の一態様に係るトランジスタは、上述したｎｃ−ＯＳ又はＣＡＡＣ−ＯＳを有すると好ましい。
＜トランジスタ構造１＞
図１２（Ａ）及び図１２（Ｂ）は、本発明の一態様のトランジスタの上面図及び断面図である。図１２（Ａ）は上面図であり、図１２（Ｂ）は、図１２（Ａ）に示す一点鎖線Ａ１−Ａ２、及び一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図１２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図１２（Ａ）及び図１２（Ｂ）に示すトランジスタは、基板４００上の導電体４１３と、基板４００上及び導電体４１３上の凸部を有する絶縁体４０２と、絶縁体４０２の凸部上の絶縁体４０６ａと、絶縁体４０６ａ上の半導体４０６ｂと、半導体４０６ｂの上面及び側面と接し、間隔を空けて配置された導電体４１６ａ及び導電体４１６ｂと、半導体４０６ｂ上、導電体４１６ａ上及び導電体４１６ｂ上の絶縁体４０６ｃと、絶縁体４０６ｃ上の絶縁体４１２と、絶縁体４１２上の導電体４０４と、導電体４１６ａ上、導電体４１６ｂ上及び導電体４０４上の絶縁体４０８と、絶縁体４０８上の絶縁体４１８と、を有する。なお、ここでは、導電体４１３をトランジスタの一部としているが、これに限定されない。例えば、導電体４１３がトランジスタとは独立した構成要素であるとしてもよい。
なお、絶縁体４０６ｃは、Ａ３−Ａ４断面において、少なくとも半導体４０６ｂの上面及び側面と接する。また、導電体４０４は、Ａ３−Ａ４断面において、絶縁体４０６ｃ及び絶縁体４１２を介して半導体４０６ｂの上面及び側面と面する。また、導電体４１３は、絶縁体４０２を介して半導体４０６ｂの下面と面する。また、絶縁体４０２が凸部を有さなくても構わない。また、絶縁体４０６ｃを有さなくても構わない。また、絶縁体４０８を有さなくても構わない。また、絶縁体４１８を有さなくても構わない。
なお、半導体４０６ｂは、トランジスタのチャネル形成領域としての機能を有する。また、導電体４０４は、トランジスタの第１のゲート電極（フロントゲート電極ともいう。）としての機能を有する。また、導電体４１３は、トランジスタの第２のゲート電極（バックゲート電極ともいう。）としての機能を有する。また、導電体４１６ａ及び導電体４１６ｂは、トランジスタのソース電極及びドレイン電極としての機能を有する。また、絶縁体４０８は、バリア層としての機能を有する。絶縁体４０８は、例えば、酸素又は／及び水素をブロックする機能を有する。又は、絶縁体４０８は、例えば、絶縁体４０６ａ又は／及び絶縁体４０６ｃよりも、酸素又は／及び水素をブロックする能力が高い。
なお、絶縁体４０６ａ、又は絶縁体４０６ｃは、後述する材料、比率によっては、半導体に分類される場合がある。前述のとおり、半導体４０６ｂがトランジスタのチャネル形成領域として機能するため、絶縁体４０６ａと絶縁体４０６ｃの内部にはキャリアの移動は起こらない場合がある。そのため、本実施の形態では、絶縁体４０６ａ、又は絶縁体４０６ｃが半導体としての性質を持っていたとしても、絶縁体として表記する。
なお、絶縁体４０２は過剰酸素を含む絶縁体であると好ましい。
例えば、過剰酸素を含む絶縁体は、加熱処理によって酸素を放出する機能を有する絶縁体である。例えば、過剰酸素を含む酸化シリコン層は、加熱処理などによって酸素を放出することができる酸化シリコン層である。したがって、絶縁体４０２は膜中を酸素が移動可能な絶縁体である。即ち、絶縁体４０２は酸素透過性を有する絶縁体とすればよい。例えば、絶縁体４０２は、絶縁体４０６ａよりも酸素透過性の高い絶縁体とすればよい。
過剰酸素を含む絶縁体は、半導体４０６ｂ中の酸素欠損を低減させる機能を有する場合がある。半導体４０６ｂ中で酸素欠損は、ＤＯＳを形成し、正孔トラップなどとなる。また、酸素欠損のサイトに水素が入ることによって、キャリアである電子を生成することがある。したがって、半導体４０６ｂ中の酸素欠損を低減することで、トランジスタに安定した電気特性を付与することができる。
ここで、加熱処理によって酸素を放出する絶縁体は、ＴＤＳ分析（昇温脱離ガス分析：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）にて、１００℃以上７００℃以下又は１００℃以上５００℃以下の膜の表面温度の範囲で１×１０１８ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以上又は１×１０２０ａｔｏｍｓ／ｃｍ３以上の酸素（酸素原子数換算）を放出することもある。
ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そして標準試料との比較により、気体の全放出量を計算することができる。
例えば、標準試料である所定の密度の水素を含むシリコン基板のＴＤＳ分析結果、及び測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、下に示す式で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比３２で検出されるガスの全てが酸素分子由来と仮定する。ＣＨ３ＯＨの質量電荷比は３２であるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。上に示す式の詳細に関しては、特許文献５を参照する。なお、上記酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として、例えば１×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコン基板を用いて測定する。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
又は、加熱処理によって酸素を放出する絶縁体は、過酸化ラジカルを含むこともある。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上であることをいう。なお、過酸化ラジカルを含む絶縁体は、ＥＳＲ（電子スピン共鳴：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）にて、ｇ値が２．０１近傍に非対称の信号を有することもある。
又は、過剰酸素を含む絶縁体は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））は、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数及び酸素原子数は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定した値である。
図１２（Ｂ）に示すように、半導体４０６ｂの側面は、導電体４１６ａ及び導電体４１６ｂと接する。また、導電体４０４の電界によって、半導体４０６ｂを電気的に取り囲むことができる（導電体から生じる電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、半導体４０６ｂの全体（バルク）にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース電極−ドレイン電極間に大電流を流すことができ、導通時の電流（オン電流）を高くすることができる。
高いオン電流が得られるため、ｓ−ｃｈａｎｎｅｌ構造は、微細化されたトランジスタに適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。
また、導電体４１３に、ソース電極よりも低い電圧又は高い電圧を印加し、トランジスタのしきい値電圧をプラス方向又はマイナス方向へ変動させてもよい。例えば、トランジスタのしきい値電圧をプラス方向に変動させることで、ゲート電圧が０Ｖであってもトランジスタが非導通状態（オフ状態）となる、ノーマリオフが実現できる場合がある。なお、導電体４１３に印加する電圧は、可変であってもよいし、固定であってもよい。導電体４１３に印加する電圧を可変にする場合、電圧を制御する回路を導電体４１３と電気的に接続してもよい。
次に、絶縁体４０６ａ、半導体４０６ｂ、絶縁体４０６ｃなどに適用可能な半導体及び絶縁体について説明する。
半導体４０６ｂは、例えば、インジウムを含む酸化物半導体である。半導体４０６ｂは、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体４０６ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウム、イットリウム又はスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。又は、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体４０６ｂは、亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
ただし、半導体４０６ｂは、インジウムを含む酸化物半導体に限定されない。半導体４０６ｂは、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
半導体４０６ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体４０６ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
例えば、絶縁体４０６ａ及び絶縁体４０６ｃは、半導体４０６ｂを構成する酸素以外の元素一種以上、又は二種以上から構成される酸化物半導体である。半導体４０６ｂを構成する酸素以外の元素一種以上、又は二種以上から絶縁体４０６ａ及び絶縁体４０６ｃが構成されるため、絶縁体４０６ａと半導体４０６ｂとの界面、及び半導体４０６ｂと絶縁体４０６ｃとの界面において、界面準位が形成されにくい。
絶縁体４０６ａ、半導体４０６ｂ及び絶縁体４０６ｃは、少なくともインジウムを含むと好ましい。なお、絶縁体４０６ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎ及びＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。また、半導体４０６ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎ及びＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。また、絶縁体４０６ｃがＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎ及びＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、絶縁体４０６ｃは、絶縁体４０６ａと同種の酸化物を用いても構わない。ただし、絶縁体４０６ａ又は／及び絶縁体４０６ｃがインジウムを含まなくても構わない場合がある。例えば、絶縁体４０６ａ又は／及び絶縁体４０６ｃが酸化ガリウムであっても構わない。
半導体４０６ｂは、絶縁体４０６ａ及び絶縁体４０６ｃよりも電子親和力の大きい酸化物を用いる。例えば、半導体４０６ｂとして、絶縁体４０６ａ及び絶縁体４０６ｃよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、絶縁体４０６ｃがインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
なお、絶縁体４０６ａの組成は、図１１に示した太線の組成の近傍であることが好ましい。なお、半導体４０６ｂの組成は、図１１に示した太線の組成の近傍であることが好ましい。なお、絶縁体４０６ｃの組成は、図１１に示した太線の組成の近傍であることが好ましい。こうすることで、トランジスタのチャネル形成領域を、単結晶構造を有する領域とすることができる。又は、トランジスタのチャネル形成領域、ソース領域及びドレイン領域を、単結晶構造を有する領域とすることができる場合があるトランジスタのチャネル形成領域が単結晶構造を有する領域とすることで、トランジスタの周波数特性を高くすることができる場合がある。
このとき、ゲート電圧を印加すると、絶縁体４０６ａ、半導体４０６ｂ、絶縁体４０６ｃのうち、電子親和力の大きい半導体４０６ｂにチャネルが形成される。
ここで、絶縁体４０６ａと半導体４０６ｂとの間には、絶縁体４０６ａと半導体４０６ｂとの混合領域を有する場合がある。また、半導体４０６ｂと絶縁体４０６ｃとの間には、半導体４０６ｂと絶縁体４０６ｃとの混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、絶縁体４０６ａ、半導体４０６ｂ及び絶縁体４０６ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
このとき、電子は、絶縁体４０６ａ中及び絶縁体４０６ｃ中ではなく、半導体４０６ｂ中を主として移動する。上述したように、絶縁体４０６ａ及び半導体４０６ｂの界面における界面準位密度、半導体４０６ｂと絶縁体４０６ｃとの界面における界面準位密度を低くすることによって、半導体４０６ｂ中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。
トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害される。
トランジスタのオン電流を高くするためには、例えば、半導体４０６ｂの上面又は下面（被形成面、ここでは絶縁体４０６ａ）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、Ｒａ及びＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製の走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。
又は、例えば、チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。
例えば、半導体４０６ｂが酸素欠損（ＶＯ）を有する場合、酸素欠損のサイトに元素としての水素、水素分子、水素原子、又は水素イオン（本明細書では、まとめて水素と表記する場合がある。）が入り込むことでドナー準位を形成することがある（以下、酸素欠損のサイトに入り込んだ水素をＶＯＨと表記する場合がある）。ＶＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、半導体４０６ｂ中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。
半導体４０６ｂの酸素欠損を低減するために、例えば、絶縁体４０２に含まれる過剰酸素を、絶縁体４０６ａを介して半導体４０６ｂまで移動させる方法などがある。この場合、絶縁体４０６ａは、酸素透過性を有する層（酸素を通過又は透過させる層）であることが好ましい。
なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、半導体４０６ｂの全体にチャネルが形成される。したがって、半導体４０６ｂが厚いほどチャネル領域は大きくなる。即ち、半導体４０６ｂが厚いほど、トランジスタのオン電流を高くすることができる。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上、より好ましくは１００ｎｍ以上の厚さの領域を有する半導体４０６ｂとすればよい。ただし、半導体装置の生産性が低下する場合があるため、例えば、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下の厚さの領域を有する半導体４０６ｂとすればよい。なお、チャネル形成領域が縮小していくと、トランジスタの電気特性が向上する場合もある。よって、半導体４０６ｂの厚さが１０ｎｍ未満であってもよい。
また、トランジスタのオン電流を高くするためには、絶縁体４０６ｃの厚さは小さいほど好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有する絶縁体４０６ｃとすればよい。一方、絶縁体４０６ｃは、チャネルの形成される半導体４０６ｂへ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、絶縁体４０６ｃは、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する絶縁体４０６ｃとすればよい。また、絶縁体４０６ｃは、絶縁体４０２などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、絶縁体４０６ａは厚く、絶縁体４０６ｃは薄いことが好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有する絶縁体４０６ａとすればよい。絶縁体４０６ａの厚さを、厚くすることで、隣接する絶縁体と絶縁体４０６ａとの界面からチャネルの形成される半導体４０６ｂまでの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する絶縁体４０６ａとすればよい。
例えば、半導体４０６ｂと絶縁体４０６ａとの間に、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。また、半導体４０６ｂと絶縁体４０６ｃとの間に、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
また、半導体４０６ｂの水素濃度を低減するために、絶縁体４０６ａ及び絶縁体４０６ｃの水素濃度を低減すると好ましい。絶縁体４０６ａ及び絶縁体４０６ｃは、ＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、半導体４０６ｂの窒素濃度を低減するために、絶縁体４０６ａ及び絶縁体４０６ｃの窒素濃度を低減すると好ましい。絶縁体４０６ａ及び絶縁体４０６ｃは、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
上述の３層構造は一例である。例えば、絶縁体４０６ａ又は絶縁体４０６ｃのない２層構造としても構わない。又は、絶縁体４０６ａの上もしくは下、又は絶縁体４０６ｃ上もしくは下に、絶縁体４０６ａ、半導体４０６ｂ及び絶縁体４０６ｃとして例示した半導体のいずれか一を有する４層構造としても構わない。又は、絶縁体４０６ａの上、絶縁体４０６ａの下、絶縁体４０６ｃの上、絶縁体４０６ｃの下のいずれか二箇所以上に、絶縁体４０６ａ、半導体４０６ｂ及び絶縁体４０６ｃとして例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
基板４００としては、例えば、絶縁体基板、半導体基板又は導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、又は炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムを材料とした化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。又は、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体又は半導体が設けられた基板、半導体基板に導電体又は絶縁体が設けられた基板、導電体基板に半導体又は絶縁体が設けられた基板などがある。又は、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板４００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板４００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板４００として、繊維を編みこんだシート、フィルム又は箔などを用いてもよい。また、基板４００が伸縮性を有してもよい。また、基板４００は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。又は、元の形状に戻らない性質を有してもよい。基板４００の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板４００を薄くすると、半導体装置を軽量化することができる。また、基板４００を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板４００上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
可とう性基板である基板４００としては、例えば、金属、合金、樹脂もしくはガラス、又はそれらの繊維などを用いることができる。可とう性基板である基板４００は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板４００としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、又は１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板４００として好適である。
導電体４１３としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタル及びタングステンを一種以上含む導電体を、単層で、又は積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅及びチタンを含む導電体、銅及びマンガンを含む導電体、インジウム、スズ及び酸素を含む導電体、チタン及び窒素を含む導電体などを用いてもよい。
絶縁体４０２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム又はタンタルを含む絶縁体を、単層で、又は積層で用いればよい。例えば、絶縁体４０２としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム又は酸化タンタルを用いればよい。
絶縁体４０２は、基板４００からの不純物の拡散を防止する役割を有してもよい。また、半導体４０６ｂが酸化物半導体である場合、絶縁体４０２は、半導体４０６ｂに酸素を供給する役割を担うことができる。
導電体４１６ａ及び導電体４１６ｂとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタル及びタングステンを一種以上含む導電体を、単層で、又は積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅及びチタンを含む導電体、銅及びマンガンを含む導電体、インジウム、スズ及び酸素を含む導電体、チタン及び窒素を含む導電体などを用いてもよい。
導電体４１６ａ及び導電体４１６ｂを有することにより、絶縁体４０６ａ、半導体４０６ｂ又は絶縁体４０６ｃに欠陥を形成する場合がある。該欠陥は、絶縁体４０６ａ、半導体４０６ｂ又は絶縁体４０６ｃをｎ型化させる場合がある。その結果、絶縁体４０６ａ、半導体４０６ｂ又は絶縁体４０６ｃと、導電体４１６ａ及び導電体４１６ｂとの間がオーム接触となる。例えば、絶縁体４０６ａ、半導体４０６ｂ又は絶縁体４０６ｃに形成された欠陥を、脱水素化及び加酸素化などによって低減した場合、絶縁体４０６ａ、半導体４０６ｂ又は絶縁体４０６ｃと、導電体４１６ａ及び導電体４１６ｂとの間がショットキー接触となる。
絶縁体４１２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム又はタンタルを含む絶縁体を、単層で、又は積層で用いればよい。例えば、絶縁体４１２としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム又は酸化タンタルを用いればよい。
導電体４０４としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタル及びタングステンを一種以上含む導電体を、単層で、又は積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅及びチタンを含む導電体、銅及びマンガンを含む導電体、インジウム、スズ及び酸素を含む導電体、チタン及び窒素を含む導電体などを用いてもよい。
絶縁体４０８としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム又はタンタルを含む絶縁体を、単層で、又は積層で用いればよい。絶縁体４０８は、好ましくは酸化アルミニウム、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム又は酸化タンタルを含む絶縁体を、単層で、又は積層で用いればよい。
絶縁体４１８としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム又はタンタルを含む絶縁体を、単層で、又は積層で用いればよい。例えば、絶縁体４１８としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム又は酸化タンタルを用いればよい。
なお、図１２では、トランジスタの第１のゲート電極である導電体４０４と第２のゲート電極である導電体４１３とが、電気的に接続しない例を示したが、本発明の一態様に係るトランジスタの構造はこれに限定されない。例えば、図１３（Ａ）に示すように、導電体４０４と導電体４１３とが電気的に接続する構造であっても構わない。このような構成とすることで、導電体４０４と導電体４１３とに同じ電位が供給されるため、トランジスタのスイッチング特性を向上させることができる。又は、図１３（Ｂ）に示すように、導電体４１３を有さない構造であっても構わない。
また、図１４（Ａ）は、トランジスタの上面図の一例である。図１４（Ａ）の一点鎖線Ｆ１−Ｆ２及び一点鎖線Ｆ３−Ｆ４に対応する断面図の一例を図１４（Ｂ）に示す。なお、図１４（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
また、図１２などではソース電極及びドレイン電極として機能する導電体４１６ａ及び導電体４１６ｂが半導体４０６ｂの上面及び側面、絶縁体４０２の上面などと接する例を示したが、本発明の一態様に係るトランジスタの構造はこれに限定されない。例えば、図１４に示すように、導電体４１６ａ及び導電体４１６ｂが半導体４０６ｂの上面のみと接する構造であっても構わない。
また、図１４（Ｂ）に示すように、絶縁体４１８上に絶縁体４２８を有してもよい。絶縁体４２８は、上面が平坦な絶縁体であると好ましい。なお、絶縁体４２８は、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム又はタンタルを含む絶縁体を、単層で、又は積層で用いればよい。例えば、絶縁体４２８としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム又は酸化タンタルを用いればよい。絶縁体４２８の上面を平坦化するために、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などによって平坦化処理を行ってもよい。
又は、絶縁体４２８は、樹脂を用いてもよい。例えば、ポリイミド、ポリアミド、アクリル、シリコーンなどを含む樹脂を用いればよい。樹脂を用いることで、絶縁体４２８の上面を平坦化処理しなくてもよい場合がある。また、樹脂は短い時間で厚い膜を成膜することができるため、生産性を高めることができる。
また、図１４（Ａ）及び図１４（Ｂ）に示すように、絶縁体４２８上に導電体４２４ａ及び導電体４２４ｂを有してもよい。導電体４２４ａ及び導電体４２４ｂは、例えば、配線としての機能を有する。また、絶縁体４２８が開口部を有し、該開口部を介して導電体４１６ａと導電体４２４ａとが電気的に接続しても構わない。また、また、絶縁体４２８が別の開口部を有し、該開口部を介して導電体４１６ｂと導電体４２４ｂとが電気的に接続しても構わない。このとき、それぞれの開口部内に導電体４２６ａ、導電体４２６ｂを有しても構わない。
導電体４２４ａ及び導電体４２４ｂとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタル及びタングステンを一種以上含む導電体を、単層で、又は積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅及びチタンを含む導電体、銅及びマンガンを含む導電体、インジウム、スズ及び酸素を含む導電体、チタン及び窒素を含む導電体などを用いてもよい。
図１４に示すトランジスタは、導電体４１６ａ及び導電体４１６ｂは、半導体４０６ｂの側面と接しない。したがって、第１のゲート電極として機能する導電体４０４から半導体４０６ｂの側面に向けて印加される電界が、導電体４１６ａ及び導電体４１６ｂによって遮蔽されにくい構造である。また、導電体４１６ａ及び導電体４１６ｂは、絶縁体４０２の上面と接しない。そのため、絶縁体４０２から放出される過剰酸素（酸素）が導電体４１６ａ及び導電体４１６ｂを酸化させるために消費されない。したがって、絶縁体４０２から放出される過剰酸素（酸素）を、半導体４０６ｂの酸素欠損を低減するために効率的に利用することのできる構造である。即ち、図１４に示す構造のトランジスタは、高いオン電流、高い電界効果移動度、低いサブスレッショルドスイング値、高い信頼性などを有する優れた電気特性のトランジスタである。
図１５（Ａ）及び図１５（Ｂ）は、本発明の一態様のトランジスタの上面図及び断面図である。図１５（Ａ）は上面図であり、図１５（Ｂ）は、図１５（Ａ）に示す一点鎖線Ｇ１−Ｇ２、及び一点鎖線Ｇ３−Ｇ４に対応する断面図である。なお、図１５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタは、図１５に示すように、導電体４１６ａ及び導電体４１６ｂを有さず、導電体４２６ａ及び導電体４２６ｂと、半導体４０６ｂとが接する構造であっても構わない。この場合、半導体４０６ｂ又は／及び絶縁体４０６ａの、少なくとも４２６ａ及び導電体４２６ｂと接する領域に低抵抗領域４２３ａ（低抵抗領域４２３ｂ）を設けると好ましい。低抵抗領域４２３ａ及び低抵抗領域４２３ｂは、例えば、導電体４０４などをマスクとし、半導体４０６ｂ又は／及び絶縁体４０６ａに不純物を添加することで形成すればよい。なお、導電体４２６ａ及び導電体４２６ｂが、半導体４０６ｂの孔（貫通しているもの）又は窪み（貫通していないもの）に設けられていても構わない。導電体４２６ａ及び導電体４２６ｂが、半導体４０６ｂの孔又は窪みに設けられることで、導電体４２６ａ及び導電体４２６ｂと、半導体４０６ｂとの接触面積が大きくなるため、接触抵抗の影響を小さくすることができる。即ち、トランジスタのオン電流を大きくすることができる。
＜トランジスタ構造２＞
図１６（Ａ）及び図１６（Ｂ）は、本発明の一態様のトランジスタの上面図及び断面図である。図１６（Ａ）は上面図であり、図１６（Ｂ）は、図１６（Ａ）に示す一点鎖線Ｊ１−Ｊ２、及び一点鎖線Ｊ３−Ｊ４に対応する断面図である。なお、図１６（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図１６（Ａ）及び図１６（Ｂ）に示すトランジスタは、基板６００上の導電体６０４と、導電体６０４上の絶縁体６１２と、絶縁体６１２上の絶縁体６０６ａと、絶縁体６０６ａ上の半導体６０６ｂと、半導体６０６ｂ上の絶縁体６０６ｃと、絶縁体６０６ａ、半導体６０６ｂ及び絶縁体６０６ｃと接し、間隔を空けて配置された導電体６１６ａ及び導電体６１６ｂと、絶縁体６０６ｃ上、導電体６１６ａ上及び導電体６１６ｂ上の絶縁体６１８と、を有する。なお、導電体６０４は、絶縁体６１２を介して半導体６０６ｂの下面と面する。また、絶縁体６１２が凸部を有しても構わない。また、基板６００と導電体６０４の間に絶縁体を有しても構わない。該絶縁体は、絶縁体４０２や絶縁体４０８についての記載を参照する。また、絶縁体６０６ａを有さなくても構わない。また、絶縁体６１８を有さなくても構わない。
なお、半導体６０６ｂは、トランジスタのチャネル形成領域としての機能を有する。また、導電体６０４は、トランジスタの第１のゲート電極（フロントゲート電極ともいう。）としての機能を有する。また、導電体６１６ａ及び導電体６１６ｂは、トランジスタのソース電極及びドレイン電極としての機能を有する。
なお、絶縁体６０６ａ、又は絶縁体６０６ｃは、後述する材料、比率によっては、半導体に分類される場合がある。前述のとおり、半導体６０６ｂがトランジスタのチャネル形成領域として機能するため、絶縁体６０６ａと絶縁体６０６ｃの内部にはキャリアの移動は起こらない場合がある。そのため、本実施の形態では、絶縁体６０６ａ、又は絶縁体６０６ｃが半導体としての性質を持っていたとしても、絶縁体として表記する。
なお、絶縁体６１８は過剰酸素を含む絶縁体であると好ましい。
なお、基板６００は、基板４００についての記載を参照する。また、導電体６０４は、導電体４０４についての記載を参照する。また、絶縁体６１２は、絶縁体４１２についての記載を参照する。また、絶縁体６０６ａは、絶縁体４０６ｃについての記載を参照する。また、半導体６０６ｂは、半導体４０６ｂについての記載を参照する。また、絶縁体６０６ｃは、絶縁体４０６ａについての記載を参照する。また、導電体６１６ａ及び導電体６１６ｂは、導電体４１６ａ及び導電体４１６ｂについての記載を参照する。また、絶縁体６１８は、絶縁体４０２についての記載を参照する。
なお、絶縁体６１８上には、表示素子が設けられていてもよい。例えば、画素電極、液晶層、共通電極、発光層、有機ＥＬ層、陽極、陰極などが設けられていてもよい。表示素子は、例えば、導電体６１６ａなどと接続されている。
また、図１７（Ａ）は、トランジスタの上面図の一例である。図１７（Ａ）の一点鎖線Ｋ１−Ｋ２及び一点鎖線Ｋ３−Ｋ４に対応する断面図の一例を図１７（Ｂ）に示す。なお、図１７（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
なお、絶縁体６０６ｃの上に、チャネル保護膜として機能させることができる絶縁体を配置してもよい。例えば、図１７に示すように、導電体６１６ａ及び導電体６１６ｂと、絶縁体６０６ｃとの間に、絶縁体６２０を配置してもよい。その場合、導電体６１６ａ（導電体６１６ｂ）と絶縁体６０６ｃとは、絶縁体６２０中の開口部を介して接続される。絶縁体６２０は、絶縁体６１８についての記載を参照すればよい。
なお、図１６（Ｂ）や図１７（Ｂ）において、絶縁体６１８の上に、導電体６１３を配置してもよい。その場合の例を図１８（Ａ）及び図１８（Ｂ）に示す。なお、導電体６１３については、導電体４１３についての記載を参照する。また、導電体６１３には、導電体６０４と同じ電位や同じ信号が供給されてもよいし、異なる電位や信号が供給されてもよい。例えば、導電体６１３に、一定の電位を供給して、トランジスタのしきい値電圧を制御してもよい。つまり、導電体６１３は、第２のゲート電極としての機能を有することができる。また、導電体６１３などによってｓ−ｃｈａｎｎｅｌ構造を形成していても構わない。
（実施の形態４）
本発明の一態様に係る半導体装置（セル）を用いた半導体装置の構成の一例について、図２３を用いながら説明する。
図２３に示す半導体装置１３００は、ＣＰＵコア１３０１、パワーマネージメントユニット１３２１及び周辺回路１３２２を有する。パワーマネージメントユニット１３２１は、パワーコントローラ１３０２、及びパワースイッチ１３０３を有する。周辺回路１３２２は、キャッシュメモリを有するキャッシュ１３０４、バスインターフェース１３０５（ＢＵＳ Ｉ／Ｆ）、及びデバッグインターフェース１３０６（Ｄｅｂｕｇ Ｉ／Ｆ）を有する。ＣＰＵコア１３０１は、データバス１３２３、制御装置１３０７、ＰＣ１３０８（Ｐｒｏｇｒａｍ Ｃｏｕｎｔｅｒ）、パイプラインレジスタ１３０９、パイプラインレジスタ１３１０、ＡＬＵ１３１１（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）、及びレジスタファイル１３１２を有する。ＣＰＵコア１３０１と、キャッシュ１３０４等の周辺回路１３２２とのデータのやり取りは、データバス１３２３を介して行われる。
本発明の一態様に係る半導体装置（セル）は、パワーコントローラ１３０２、制御装置１３０７をはじめ、多くの論理回路に適用することができる。特に、スタンダードセルを用いて構成することができる全ての論理回路に適用することができる。その結果、小型の半導体装置１３００を提供できる。また、消費電力低減することが可能な半導体装置１３００を提供できる。また、動作速度を向上することが可能な半導体装置１３００を提供できる。また、電源電圧の変動を低減することが可能な半導体装置１３００を提供できる。
本発明の一態様に係る半導体装置（セル）にｐチャネル型Ｓｉトランジスタと、先の実施の形態に記載の酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタを用い、半導体装置１３００に適用することで、小型の半導体装置１３００を提供できる。また、消費電力低減することが可能な半導体装置１３００を提供できる。また、動作速度を向上することが可能な半導体装置１３００を提供できる。特に、Ｓｉトランジスタはｐチャネル型のみとすることで、製造コストを低く抑えることができる。
制御装置１３０７は、ＰＣ１３０８、パイプラインレジスタ１３０９、パイプラインレジスタ１３１０、ＡＬＵ１３１１、レジスタファイル１３１２、キャッシュ１３０４、バスインターフェース１３０５、デバッグインターフェース１３０６、及びパワーコントローラ１３０２の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。
ＡＬＵ１３１１は、四則演算、論理演算などの各種演算処理を行う機能を有する。
キャッシュ１３０４は、使用頻度の高いデータを一時的に記憶しておく機能を有する。ＰＣ１３０８は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。なお、図２３では図示していないが、キャッシュ１３０４には、キャッシュメモリの動作を制御するキャッシュコントローラが設けられている。
パイプラインレジスタ１３０９は、命令データを一時的に記憶する機能を有するレジスタである。
レジスタファイル１３１２は、汎用レジスタを含む複数のレジスタを有しており、メインメモリから読み出されたデータ、又はＡＬＵ１３１１の演算処理の結果得られたデータ、などを記憶することができる。
パイプラインレジスタ１３１０は、ＡＬＵ１３１１の演算処理に利用するデータ、又はＡＬＵ１３１１の演算処理の結果得られたデータなどを一時的に記憶する機能を有するレジスタである。
バスインターフェース１３０５は、半導体装置１３００と半導体装置１３００の外部にある各種装置との間におけるデータの経路としての機能を有する。デバッグインターフェース１３０６は、デバッグの制御を行うための命令を半導体装置１３００に入力するための信号の経路としての機能を有する。
パワースイッチ１３０３は、半導体装置１３００が有する、パワーコントローラ１３０２以外の各種回路への、電源電圧の供給を制御する機能を有する。上記各種回路は、幾つかのパワードメインにそれぞれ属しており、同一のパワードメインに属する各種回路は、パワースイッチ１３０３によって電源電圧の供給の有無が制御される。また、パワーコントローラ１３０２はパワースイッチ１３０３の動作を制御する機能を有する。
上記構成を有する半導体装置１３００は、パワーゲーティングを行うことが可能である。パワーゲーティングの動作の流れについて、一例を挙げて説明する。
まず、ＣＰＵコア１３０１が、電源電圧の供給を停止するタイミングを、パワーコントローラ１３０２のレジスタに設定する。次いで、ＣＰＵコア１３０１からパワーコントローラ１３０２へ、パワーゲーティングを開始する旨の命令を送る。次いで、半導体装置１３００内に含まれる各種レジスタとキャッシュ１３０４が、データの退避を開始する。次いで、半導体装置１３００が有するパワーコントローラ１３０２以外の各種回路への電源電圧の供給が、パワースイッチ１３０３により停止される。次いで、割込み信号がパワーコントローラ１３０２に入力されることで、半導体装置１３００が有する各種回路への電源電圧の供給が開始される。なお、パワーコントローラ１３０２にカウンタを設けておき、電源電圧の供給が開始されるタイミングを、割込み信号の入力に依らずに、当該カウンタを用いて決めるようにしてもよい。次いで、各種レジスタとキャッシュ１３０４が、データの復帰を開始する。次いで、制御装置１３０７における命令の実行が再開される。
このようなパワーゲーティングは、プロセッサ全体、もしくはプロセッサを構成する一つ、又は複数の論理回路において行うことができる。また、短い時間でも電源の供給を停止することができる。このため、空間的に、あるいは時間的に細かい粒度で消費電力の削減を行うことができる。
パワーゲーティングを行う場合、ＣＰＵコア１３０１や周辺回路１３２２が保持する情報を短期間に退避できることが好ましい。そうすることで、短期間に電源のオンオフが可能となり、省電力の効果が大きくなる。
ＣＰＵコア１３０１や周辺回路１３２２が保持する情報を短期間に退避するためには、フリップフロップ回路がその回路内でデータ退避できることが好ましい（バックアップ可能なフリップフロップ回路と呼ぶ）。また、ＳＲＡＭセルがセル内でデータ退避できることが好ましい（バックアップ可能なＳＲＡＭセルと呼ぶ）。バックアップ可能なフリップフロップ回路やＳＲＡＭセルは、酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタを有することが好ましい。その結果、トランジスタが低いオフ電流を有することで、バックアップ可能なフリップフロップ回路やＳＲＡＭセルは長期間電源供給なしに情報を保持することができる。また、トランジスタが高速なスイッチング速度を有することで、バックアップ可能なフリップフロップ回路やＳＲＡＭセルは短期間のデータ退避及び復帰が可能となる場合がある。
バックアップ可能なフリップフロップ回路やバックアップ可能なＳＲＡＭセルの例について、図２４及び図２５を用いて説明する。
図２４に示す半導体装置１２００は、バックアップ可能なフリップフロップ回路の一例である。半導体装置１２００は、第１の記憶回路１２０１と、第２の記憶回路１２０２と、第３の記憶回路１２０３と、読み出し回路１２０４と、を有する。半導体装置１２００には、電位Ｖ１と電位Ｖ２の電位差が、電源電圧として供給される。電位Ｖ１と電位Ｖ２は一方がハイレベルであり、他方がローレベルである。以下、電位Ｖ１がローレベル、電位Ｖ２がハイレベルの場合を例に挙げて、半導体装置１２００の構成例について説明するものとする。
第１の記憶回路１２０１は、半導体装置１２００に電源電圧が供給されている期間において、データを含む信号Ｄが入力されると、当該データを保持する機能を有する。そして、半導体装置１２００に電源電圧が供給されている期間において、第１の記憶回路１２０１からは、保持されているデータを含む信号Ｑが出力される。一方、第１の記憶回路１２０１は、半導体装置１２００に電源電圧が供給されていない期間においては、データを保持することができない。すなわち、第１の記憶回路１２０１は、揮発性の記憶回路と呼ぶことができる。
第２の記憶回路１２０２は、第１の記憶回路１２０１に保持されているデータを読み込んで記憶する（あるいは退避する）機能を有する。第３の記憶回路１２０３は、第２の記憶回路１２０２に保持されているデータを読み込記憶する（あるいは退避する）機能を有する。読み出し回路１２０４は、第２の記憶回路１２０２又は第３の記憶回路１２０３に保持されたデータを読み出して第１の記憶回路１２０１に記憶する（あるいは復帰する）機能を有する。
特に、第３の記憶回路１２０３は、半導体装置１２００に電源電圧が供給されてない期間においても、第２の記憶回路１２０２に保持されているデータを読み込記憶する（あるいは退避する）機能を有する。
図２４に示すように、第２の記憶回路１２０２はトランジスタ１２１２と容量素子１２１９とを有する。第３の記憶回路１２０３はトランジスタ１２１３と、トランジスタ１２１５と、容量素子１２２０とを有する。読み出し回路１２０４はトランジスタ１２１０と、トランジスタ１２１８と、トランジスタ１２０９と、トランジスタ１２１７と、を有する。
トランジスタ１２１２は、第１の記憶回路１２０１に保持されているデータに応じた電荷を、容量素子１２１９に充放電する機能を有する。トランジスタ１２１２は、第１の記憶回路１２０１に保持されているデータに応じた電荷を容量素子１２１９に対して高速に充放電できることが望ましい。具体的には、トランジスタ１２１２が、結晶性を有するシリコン（好ましくは多結晶シリコン、更に好ましくは単結晶シリコン）をチャネル形成領域に含むことが望ましい。
トランジスタ１２１３は、容量素子１２１９に保持されている電荷に従って導通状態又は非導通状態が選択される。トランジスタ１２１５は、トランジスタ１２１３が導通状態であるときに、配線１２４４の電位に応じた電荷を容量素子１２２０に充放電する機能を有する。トランジスタ１２１５は、オフ電流が著しく小さいことが望ましい。具体的には、トランジスタ１２１５が、酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むことが望ましい。
各素子の接続関係を具体的に説明すると、トランジスタ１２１２のソース電極及びドレイン電極の一方は、第１の記憶回路１２０１に接続されている。トランジスタ１２１２のソース電極及びドレイン電極の他方は、容量素子１２１９の一方の電極、トランジスタ１２１３のゲート電極、及びトランジスタ１２１８のゲート電極に接続されている。容量素子１２１９の他方の電極は、配線１２４２に接続されている。トランジスタ１２１３のソース電極及びドレイン電極の一方は、配線１２４４に接続されている。トランジスタ１２１３のソース電極及びドレイン電極の他方は、トランジスタ１２１５のソース電極及びドレイン電極の一方に接続されている。トランジスタ１２１５のソース電極及びドレイン電極の他方は、容量素子１２２０の一方の電極、及びトランジスタ１２１０のゲート電極に接続されている。容量素子１２２０の他方の電極は、配線１２４３に接続されている。トランジスタ１２１０のソース電極及びドレイン電極の一方は、配線１２４１に接続されている。トランジスタ１２１０のソース電極及びドレイン電極の他方は、トランジスタ１２１８のソース電極及びドレイン電極の一方に接続されている。トランジスタ１２１８のソース電極及びドレイン電極の他方は、トランジスタ１２０９のソース電極及びドレイン電極の一方に接続されている。トランジスタ１２０９のソース電極及びドレイン電極の他方は、トランジスタ１２１７のソース電極及びドレイン電極の一方、及び第１の記憶回路１２０１に接続されている。トランジスタ１２１７のソース電極及びドレイン電極の他方は、配線１２４０に接続されている。また、図２４においては、トランジスタ１２０９のゲート電極は、トランジスタ１２１７のゲート電極と接続されているが、トランジスタ１２０９のゲート電極は、必ずしもトランジスタ１２１７のゲート電極と接続されていなくてもよい。
トランジスタ１２１５に先の実施の形態で例示したトランジスタを適用することができる。トランジスタ１２１５のオフ電流が小さいために、半導体装置１２００は、長期間電源供給なしに情報を保持することができる。トランジスタ１２１５のスイッチング特性が良好であるために、半導体装置１２００は、高速のバックアップとリカバリを行うことができる。
図２５に示す半導体装置１１００は、バックアップ可能なＳＲＡＭセルの一例である。半導体装置１１００は、トランジスタ（Ｍ１０１、Ｍ１０２、Ｍｏｓ１、Ｍｏｓ２）、インバータ（ＩＮＶ１０１、ＩＮＶ１０２）及びキャパシタ（Ｃ１０１、Ｃ１０２）を有する。半導体装置１１００は、配線（ＷＬ、ＢＬ、ＢＬＢ、ＢＲＬ）に接続されている。また、半導体装置１１００には、電源電圧として低電源電圧（ＶＳＳ）等が供給される。
インバータＩＮＶ１０１とインバータＩＮＶ１０２は、入力ノードと出力ノードが互いに接続され、インバータループ回路を構成している。トランジスタＭ１０１、トランジスタＭ１０２のゲート電極は配線ＷＬに接続されている。トランジスタＭ１０１は、ＢＬとインバータＩＮＶ１０１の入力ノード間を接続するスイッチとして機能し、トランジスタＭ１０２は、ＢＬＢとインバータＩＮＶ１０２の入力ノード間を接続するスイッチとして機能する。
配線ＷＬは、書き込み／読み出し用ワード線として機能し、メモリセルの選択用信号ＷＬＥがワード線ドライバ回路から入力される。配線ＢＬ、配線ＢＬＢは、信号Ｄ、信号ＤＢを送るビット線として機能する。信号ＤＢは、信号Ｄの論理値が反転された信号である。信号Ｄ、信号ＤＢは、ビット線ドライバ回路から供給される。また、配線ＢＬ、配線ＢＬＢは、半導体装置１１００から読み出したデータを出力回路に送る配線でもある。
半導体装置１１００は、揮発性の記憶回路（ＩＮＶ１０１、ＩＮＶ１０２、Ｍ１０１、Ｍ１０２）に、一対の記憶回路（Ｍｏｓ１、Ｃ１０１）、（Ｍｏｓ２、Ｃ１０２）を設けた回路に相当する。記憶回路（Ｍｏｓ１、Ｃ１０１）、（Ｍｏｓ２、Ｃ１０２）は、それぞれ、ノードＮＥＴ１、ノードＮＥＴ２で保持されている電位を記憶することで、揮発性の記憶回路のデータをバックアップするための回路である。これらの記憶回路は、トランジスタＭｏｓ１、トランジスタＭｏｓ２をオン状態にすることで、キャパシタＣ１０１、キャパシタＣ１０２を充電又は放電して、データを書き込み、これをオフ状態にすることで、キャパシタＣ１０１、キャパシタＣ１０２に蓄積された電荷を保持することで、電源供給なしにデータを保持するものである。
データのリカバリも、トランジスタＭｏｓ１、トランジスタＭｏｓ２をオン状態にすることで行われる。インバータＩＮＶ１０１、インバータＩＮＶ１０２への電源供給を停止した状態で、トランジスタＭｏｓ１、トランジスタＭｏｓ２をオン状態にして、ノードＦＮ１とノードＮＥＴ１を接続し、ノードＦＮ１とノードＮＥＴ１で電荷を共有すると共に、ノードＦＮ２とノードＮＥＴ２を接続し、ノードＦＮ２とノードＮＥＴ２で電荷を共有する。その後、インバータＩＮＶ１０１、インバータＩＮＶ１０２へ電源を供給することで、ノードＮＥＴ１とノードＮＥＴ２の電位に応じて、インバータループ回路にデータが復帰される。しかる後、トランジスタＭｏｓ１、トランジスタＭｏｓ２をオフ状態にする。
トランジスタＭｏｓ１、トランジスタＭｏｓ２のゲート電極は、配線ＢＲＬに接続されている。配線ＢＲＬには、信号ＯＳＧが入力される。信号ＯＳＧにより一対の記憶回路（Ｍｏｓ１、Ｃ１０１）、（Ｍｏｓ２、Ｃ１０２）が駆動され、バックアップ、又はリカバリが行われる。
以下、記憶回路（Ｍｏｓ１、Ｃ１０１）、（Ｍｏｓ２、Ｃ１０２）の構成とその動作について説明する。
記憶回路（Ｍｏｓ１、Ｃ１０１）、（Ｍｏｓ２、Ｃ１０２）は、キャパシタＣ１０１、キャパシタＣ１０２に電荷を蓄積することで、ノードＦＮ１、ノードＦＮ２の電位を保持する。トランジスタＭｏｓ１、トランジスタＭｏｓ２をオン状態にすることで、ノードＮＥＴ１とノードＦＮ１が接続され、ノードＦＮ１にノードＮＥＴ１で保持している電位が印加され、また、トランジスタＭｏｓ２をオン状態にすることで、ノードＮＥＴ２とノードＦＮ２が接続され、ノードＦＮ２にノードＮＥＴ２で保持している電位が印加される。そして、トランジスタＭｏｓ１、トランジスタＭｏｓ２をオフ状態にすることで、ノードＦＮ１、ＦＮ２が電気的に浮遊状態となり、キャパシタＣ１０１、キャパシタＣ１０２に蓄積された電荷が保持され、記憶回路はデータ保持の状態となる。
例えば、ノードＦＮ１がＨレベルである場合、キャパシタＣ１０１から電荷がリークして徐々にその電圧が低下してしまうおそれがある。トランジスタＭｏｓ１、Ｍｏｓ２は、酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むことが望ましい。その結果、オフ状態でのソース電極−ドレイン電極間を流れるリーク電流（オフ電流）が極めて小さいため、ノードＦＮ１の電圧の変動が抑えられる。つまり、Ｍｏｓ１及びＣ１０１でなる回路を不揮発性の記憶回路、あるいは電源供給なしで長期間データを保持することができる記憶回路として動作させることが可能である。また、Ｍｏｓ２及びＣ１０２でなる回路も同様であり、これらの回路を、揮発性の記憶回路（ＩＮＶ１０１、ＩＮＶ１０２、Ｍ１０１、Ｍ１０２）のバックアップ用記憶回路として用いることができる。
トランジスタＭｏｓ１、トランジスタＭｏｓ２に先の実施の形態で例示したトランジスタを適用することができる。トランジスタＭｏｓ１、Ｍｏｓ２のオフ電流が小さいために、半導体装置１１００は、長期間電源供給なしに情報を保持することができる。トランジスタＭｏｓ１、トランジスタＭｏｓ２のスイッチング特性が良好であるために、半導体装置１１００は、高速のバックアップとリカバリを行うことができる。
本発明の一態様に係る半導体装置（セル）と、先の実施の形態で例示した酸化物半導体をチャネル形成領域に含むトランジスタを用いた、バックアップ可能なフリップフロップ回路やＳＲＡＭセルを、半導体装置１３００に適用することが可能である。その結果、短期間に電源のオンオフが可能となり、さらに低消費電力の半導体装置を提供することができる。
また、半導体装置１３００が有する、本発明の一態様に係る半導体装置（セル）、酸化物半導体をチャネル形成領域に含むバックアップ可能なフリップフロップ回路やＳＲＡＭセルに先の実施の形態で例示したトランジスタを用いることが可能である。そのため、半導体装置１３００の製造コストを抑えることが可能である。特に、フリップフロップ回路やＳＲＡＭセルに用いるｎチャネル型トランジスタを全て、先の実施の形態で例示した酸化物半導体をチャネル形成領域に含むトランジスタで置き換えても良い。Ｓｉトランジスタはｐチャネル型のみとすることで、製造コストを低く抑えることができる。
なお、本発明の一態様に係る半導体装置（セル）は、ＣＰＵだけでなく、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＭＣＵ（Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ Ｕｎｉｔ）、ＲＦＩＣ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、カスタムＬＳＩなどにも応用可能である。
（実施の形態５）
本実施の形態では、本発明の一態様に係る半導体装置（セル）の使用例について説明する。
図２６（Ａ）に、リードフレーム型のインターポーザを用いたパッケージの断面構造を表す斜視図を示す。図２６（Ａ）に示すパッケージは、本発明の一態様に係る半導体装置（セル）が適用されたチップ１７５１が、ワイヤボンディング法により、インターポーザ１７５０上の端子１７５２と接続されている。端子１７５２は、インターポーザ１７５０のチップ１７５１がマウントされている面上に配置されている。そしてチップ１７５１はモールド樹脂１７５３によって封止されていてもよいが、各端子１７５２の一部が露出した状態で封止されるようにする。
パッケージが回路基板に実装されている電子機器（携帯電話）のモジュールの構成を、図２６（Ｂ）に示す。図２６（Ｂ）に示す携帯電話のモジュールは、プリント配線基板１７６１に、パッケージ１７６２と、バッテリー１７６４とが実装されている。また、表示素子が設けられたパネル１７６０に、プリント配線基板１７６１がＦＰＣ１７６３によって実装されている。
（実施の形態６）
本発明の一態様に係る半導体装置（セル）を用いた半導体装置の構成の一例について、図２８乃至図３１を用いながら説明する。
図２８に半導体装置の構成の一例を示す。図２８に示す半導体装置１６００は、記憶装置として機能することが可能な半導体装置の一例である。半導体装置１６００は、メモリセルアレイ１６１０、ローデコーダ１６２１、ワード線ドライバ回路１６２２、ビット線ドライバ回路１６３０、出力回路１６４０、コントロールロジック回路１６６０を有する。
ビット線ドライバ回路１６３０は、カラムデコーダ１６３１、プリチャージ回路１６３２、センスアンプ１６３３、及び書き込み回路１６３４を有する。プリチャージ回路１６３２は、配線（ＢＬ、ＢＬＢ）をプリチャージする機能、及び同じ列の配線ＢＬと配線ＢＬＢの電圧を均等にする機能を有する。センスアンプ１６３３は、配線（ＢＬ、ＢＬＢ）から読み出された信号（Ｄ、ＤＢ）を増幅する機能を有する。増幅された信号は、出力回路１６４０を介して、デジタルのデータ信号ＲＤＡＴＡとして半導体装置１６００の外部に出力される。
また、半導体装置１６００には、外部から電源電圧として低電源電圧（ＶＳＳ）、メモリセルアレイ以外の回路部１６０１用の高電源電圧（ＶＤＤ）、メモリセルアレイ１６１０用の高電源電圧（ＶＩＬ）が供給される。
また、半導体装置１６００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。ＡＤＤＲは、ローデコーダ１６２１及びカラムデコーダ１６３１に入力され、ＷＤＡＴＡは書き込み回路１６３４に入力される。
コントロールロジック回路１６６０は、外部からの入力信号（信号ＣＥ、信号ＷＥ、信号ＲＥ）を処理して、ローデコーダ１６２１、カラムデコーダ１６３１の制御信号を生成する。ＣＥは、チップイネーブル信号であり、ＷＥは、書き込みイネーブル信号であり、ＲＥは、読み出しイネーブル信号である。コントロールロジック回路１６６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
なお、上述の各回路あるいは各信号は、必要に応じて、適宜、取捨することができる。
本発明の一態様に係る半導体装置（セル）は、ローデコーダ１６２１、ワード線ドライバ回路１６２２、ビット線ドライバ回路１６３０、出力回路１６４０、コントロールロジック回路１６６０に適用することができる。特に、スタンダードセルを用いて構成することができる全ての論理回路に適用することができる。その結果、小型の半導体装置１６００を提供できる。また、消費電力低減することが可能な半導体装置１６００を提供できる。また、動作速度を向上することが可能な半導体装置１６００を提供できる。
本発明の一態様に係る半導体装置（セル）にｐチャネル型Ｓｉトランジスタと、先の実施の形態で説明した酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタを用い、半導体装置１６００に適用することで、小型の半導体装置１６００を提供できる。また、消費電力低減することが可能な半導体装置１６００を提供できる。また、動作速度を向上することが可能な半導体装置１６００を提供できる。特に、Ｓｉトランジスタはｐチャネル型のみとすることで、製造コストを低く抑えることができる。
なお、メモリセルアレイ１６１０には、先の実施の形態で説明した酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタを用いてもよい。以下に、そのようなメモリセルの例を図２９乃至図３１を用いて説明する。
図２９は、メモリセルの構成の一例を示す回路図である。メモリセル１１０３は、トランジスタＭｏｓ３及びキャパシタＣ１０３を有する。ノードＦＮ３がデータ保持部であり、キャパシタＣ１０３の端子が接続されている。トランジスタＭｏｓ３は、ノードＦＮ３と配線ＢＬを接続するスイッチとして機能し、ゲート電極が配線ＷＬに接続されている。配線ＷＬに、メモリセル選択用信号として、信号ＯＳＧが入力される。
図３０は、メモリセルの構成の一例を示す回路図である。メモリセル１１０４は、トランジスタＭｏｓ４、トランジスタＭ１０４及びキャパシタＣ１０４を有する。ノードＦＮ４がデータ保持部でありトランジスタＭｏｓ４は、ノードＦＮ４と配線ＢＬを接続するスイッチとして機能し、ゲート電極が配線ＷＬに接続されている。配線ＷＬに、信号ＯＳＧが入力される。キャパシタＣ１０４は、配線ＷＬＣとノードＦＮ４間を接続する。配線ＷＬＣは、書き込み動作、及び読み出し動作時に、Ｃ１０４の端子に一定の電圧を供給するための配線である。トランジスタＭ１０４は、ｐチャネル型トランジスタであり、ゲート電極がノードＦＮ４に、ソース電極が配線ＳＬに、ドレイン電極が配線ＢＬに接続されている。
データの書き込みは、配線ＷＬＣ、配線ＳＬに一定電圧を与えた状態で、トランジスタＭｏｓ４をオン状態にして、ノードＦＮ４を配線ＢＬに接続することで、データを書き込む。データの読み出しは、配線ＢＬ、配線ＷＬＣ、配線ＳＬに一定電圧を与える。ノードＦＮ４の電圧に応じて、トランジスタＭ１０４のソース電極−ドレイン電極間を流れる電流値が変動する。トランジスタＭ１０４のソース−ドレイン電流により、配線ＢＬが充電あるいは放電されるので、配線ＢＬの電圧を検出することで、メモリセル１１０４に保持されているデータ値を読み出すことができる。
なお、トランジスタＭ１０４は、ｎチャネル型トランジスタとすることができる。トランジスタＭ１０４の導電型に合わせて、配線ＢＬ、配線ＳＬ、配線ＷＬＣに印加する電圧が決定される。
図３１は、メモリセルの構成の一例を示す回路図である。メモリセル１１０５は、トランジスタＭｏｓ５、トランジスタＭ１０５、トランジスタＭ１０６及びキャパシタＣ１０５を有する。ノードＦＮ５がデータ保持部でありトランジスタＭｏｓ５は、ノードＦＮ５と配線ＢＬを接続するスイッチとして機能し、ゲート電極が配線ＷＬに接続されている。配線ＷＬに、信号ＯＳＧが入力される。配線ＢＬとキャパシタＣ１０５の端子間が、トランジスタＭ１０５、トランジスタＭ１０６により接続されている。トランジスタＭ１０５のゲート電極は配線ＲＷＬに接続され、トランジスタＭ１０６のゲート電極はノードＦＮ５に接続されている。また、キャパシタＣ１０５に他方の端子はノードＦＮ５に接続されている。
データの書き込みは、トランジスタＭｏｓ５をオン状態にして、ノードＦＮ４を配線ＢＬに接続することで行われる。データの読み出しは、トランジスタＭ１０５をオン状態にすることで行われる。ノードＦＮ５の電圧に応じて、トランジスタＭ１０６のソース電極−ドレイン電極間を流れる電流値が変動する。トランジスタＭ１０６のソース−ドレイン電流により、配線ＢＬが充電あるいは放電されるので、配線ＢＬの電圧を検出することで、メモリセル１１０５に保持されているデータ値を読み出すことができる。
なお、トランジスタＭ１０５、トランジスタＭ１０６は、ｐチャネル型トランジスタとすることができる。トランジスタＭ１０５、トランジスタＭ１０６の導電型に合わせて、配線ＲＷＬに印加する電圧、キャパシタＣ１０５に印加する電圧を決定すればよい。
図２９乃至図３１に示したメモリセルの構成例において、トランジスタＭｏｓ３、トランジスタＭｏｓ４、トランジスタＭｏｓ５は、酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むことが望ましい。その結果、オフ状態でのソース電極−ドレイン電極間を流れるリーク電流（オフ電流）が極めて小さいため、ノードＦＮ３、ノードＦＮ４、ノードＦＮ５の電圧の変動が抑えられる。つまり、トランジスタＭｏｓ３とキャパシタＣ１０３でなる回路、トランジスタＭｏｓ４とキャパシタＣ１０４でなる回路、及びトランジスタＭｏｓ３とキャパシタＣ１０３でなる回路、を不揮発性の記憶回路、あるいは電源供給なしで長期間データを保持することができる記憶回路として動作させることが可能である。
本発明の一態様に係る半導体装置（セル）と、先の実施の形態で例示した酸化物半導体をチャネル形成領域に含むトランジスタを用いたメモリセルとを、半導体装置１６００に適用することで、不揮発性の記憶回路、あるいは電源供給なしで長期間データを保持することができる記憶回路を有する、小型、低消費電力、高速、あるいは電源電圧の変動を低減することが可能な半導体装置１６００を提供できる。
また、半導体装置１６００が有する、本発明の一態様に係る半導体装置（セル）、酸化物半導体をチャネル形成領域に含むトランジスタを用いたメモリセルに先の実施の形態で例示したトランジスタを用いることが可能である。そのため、半導体装置１６００の製造コストを抑えることが可能である。特に、メモリセルに用いるｎ型トランジスタを全て、先の実施の形態で例示した酸化物半導体をチャネル形成領域に含むトランジスタで置き換えても良い。Ｓｉトランジスタはｐチャネル型のみとすることで、製造コストを低く抑えることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
本発明の一態様に係る半導体装置（セル）を用いた装置の構成の一例について、図２７を用いながら説明する。
図２７に示す半導体装置１８００は、ＲＦＩＣの構成の一例である。本実施の形態におけるＲＦＩＣは、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦＩＣは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。ＲＦＩＣは、ＲＦチップ、ＲＦタグ、ＲＦＩＤなどと呼ばれる場合がある。
図２７に示す半導体装置１８００は、アンテナ１８０４、整流回路１８０５、定電圧回路１８０６、復調回路１８０７、変調回路１８０８、論理回路１８０９、記憶回路１８１０、ＲＯＭ１８１１を有している。
アンテナ１８０４は、通信器１８０１に接続されたアンテナ１８０２との間で無線信号１８０３の送受信を行うためのものである。また、整流回路１８０５は、アンテナ１８０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路１８０５の入力側又は出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
定電圧回路１８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路１８０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路１８０９のリセット信号を生成するための回路である。
復調回路１８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路１８０８は、アンテナ１８０４より出力するデータに応じて変調を行うための回路である。
論理回路１８０９は復調信号を解読し、処理を行うための回路である。記憶回路１８１０は、入力された情報を保持する回路であり、ローデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ１８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式などがある。本実施の形態に示す半導体装置１８００は、いずれの方式に用いることも可能である。
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
本発明の一態様に係る半導体装置（セル）は、論理回路１８０９、記憶回路１８１０、ＲＯＭ１８１１等に適用することができる。特に、スタンダードセルを用いて構成することができる全ての論理回路に適用することができる。その結果、小型の半導体装置１８００を提供できる。また、消費電力低減することが可能な半導体装置１８００を提供できる。また、動作速度を向上することが可能な半導体装置１８００を提供できる。
本発明の一態様に係る半導体装置（セル）にｐチャネル型Ｓｉトランジスタと、先の実施の形態で説明した酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタを用い、半導体装置１８００に適用することで、小型の半導体装置１８００を提供できる。また、消費電力低減することが可能な半導体装置１８００を提供できる。また、動作速度を向上することが可能な半導体装置１８００を提供できる。特に、Ｓｉトランジスタはｐチャネル型のみとすることで、製造コストを低く抑えることができる。
なお、記憶回路１８１０には、先の実施の形態で説明した記憶回路を用いることができる。また、復調回路１８０７に含まれる整流作用を示す素子に、先の実施の形態で説明した酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタを用いてもよい。当該トランジスタが低いオフ電流を有するため、整流作用を示す素子の逆方向電流を小さく抑えることが可能となる。その結果、優れた整流効率を実現できる。
なお、本実施の形態は上述した構造に限定されない。例えば、図２７には図示していないが、バッテリーを組み込んで、アクティブ式のＲＦＩＣとしてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態８）
本発明の一態様に係る半導体装置（撮像装置）の構成の一例について、図３３及び図３４を用いながら説明する。
図３３（Ａ）は、本発明の一態様の撮像装置の画素を示す上面図であり、図３４に示す画素回路における光電変換素子６０、トランジスタ５１、トランジスタ５２、トランジスタ５３、トランジスタ５４の具体的な接続形態の一例を示している。また、図３３（Ｂ）は、図３３（Ａ）に示す一点鎖線Ａ５−Ａ６の断面図である。なお、上記図面では、明瞭化のために一部の要素を省いて図示している。
上記要素における電気的な接続の形態は一例である。図面上では各配線、各電極及び導電体８１を個別の要素として図示しているが、それらが電気的に接続しているものについては、同一の要素として設けられる場合もある。また、各要素間には層間絶縁膜や平坦化膜としての機能を有する絶縁体４１、４２が設けられる。
例えば、絶縁体４１、４２は、酸化シリコン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。又は、アクリル樹脂、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。絶縁体４１、４２の上面は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
なお、上記配線等の一部が設けられない場合や、上記以外の配線等やトランジスタ等が各層に含まれる場合もある。また、上記以外の層が当該積層構造に含まれる場合もある。また、上記の一部の層が含まれない場合もある。
当該画素回路において、トランジスタ５１のソース電極又はドレイン電極の一方は、光電変換素子６０の一方の電極６６と電気的に接続される。また、トランジスタ５１のソース電極又はドレイン電極の他方は、トランジスタ５２のゲート電極と電気的に接続される。また、トランジスタ５１のソース電極又はドレイン電極の他方は、トランジスタ５３のソース電極又はドレイン電極の一方と電気的に接続される。また、トランジスタ５２のソース電極又はドレイン電極の一方は、トランジスタ５４のソース電極又はドレイン電極の一方と電気的に接続される。また、図３３（Ａ）、（Ｂ）に図示はしないが、図３４に示すようにトランジスタ５１のソース電極又はドレイン電極の他方は、容量素子５８の一方の電極と電気的に接続されていてもよい。
また、各トランジスタのソース電極又はドレイン電極は、配線としての機能を有することができる。例えば、配線７１及び配線７９は、一方が電源線、他方が出力線として機能させることができる。また、配線７２は電源線として機能させることができる。また、配線７７は電源線（低電位）としての機能を有することができる。また、配線７５、７６、７８は、トランジスタのオンオフを制御する信号線として機能させることができる。また、配線７４は接続配線としての機能を有することができる。
ここで、トランジスタ５１は、光電変換素子６０の出力に応じて電荷蓄積部（ＦＤ）の電位を制御するための転送トランジスタとして機能させることができる。また、トランジスタ５２は、電荷蓄積部（ＦＤ）の電位に応じた出力を行う増幅トランジスタとして機能させることができる。また、トランジスタ５３は、電荷蓄積部（ＦＤ）の電位を初期化するリセットトランジスタとして機能させることができる。また、トランジスタ５４は画素を選択する選択トランジスタとして機能させることができる。
トランジスタ５１乃至トランジスタ５４には、活性層を酸化物半導体で形成したトランジスタ（以下、ＯＳトランジスタという場合がある）を用いることができる。
ＯＳトランジスタは極めて低いオフ電流特性を有するため、撮像のダイナミックレンジを拡大することができる。図３４に示す回路構成では、光電変換素子６０に入射される光の強度が大きいときに電荷蓄積部（ＦＤ）の電位が小さくなる。酸化物半導体を用いたトランジスタは極めてオフ電流が低いため、ゲート電位が極めて小さい場合においても当該ゲート電位に応じた電流を正確に出力することができる。したがって、検出することのできる照度のレンジ、すなわちダイナミックレンジを広げることができる。
また、トランジスタ５１及びトランジスタ５３の低いオフ電流特性によって電荷蓄積部（ＦＤ）で電荷を保持できる期間を極めて長くすることができる。そのため、回路構成や動作方法を複雑にすることなく、全画素で同時に電荷の蓄積動作を行うグローバルシャッタ方式を適用することができる。したがって、被写体が動体であっても歪の小さい画像を容易に得ることができる。また、グローバルシャッタ方式により露光時間（電荷の蓄積動作を行う期間）を長くすることもできることから、低照度環境における撮像にも適する。
また、ＯＳトランジスタは、Ｓｉトランジスタよりも電気特性変動の温度依存性が小さいため、極めて広い温度範囲で使用することができる。したがって、ＯＳトランジスタを有する撮像装置及び半導体装置は、自動車、航空機、宇宙機などへの搭載にも適している。
また、ＯＳトランジスタは、Ｓｉトランジスタよりもドレイン耐圧の高い特性を有する。セレン系材料を光電変換層とした光電変換素子では、アバランシェ現象が起こりやすいように比較的高い電圧（例えば、１０Ｖ以上）を印加することが好ましい。したがって、ＯＳトランジスタと、セレン系材料を光電変換層とした光電変換素子とを組み合わせることで、信頼性の高い撮像装置とすることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態９）
本発明の一態様に係る半導体装置（セル）は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃなどの記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置（セル）を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤーなど）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３２に示す。
図３２（Ａ）は携帯型ゲーム機であり、筐体１９０１、筐体１９０２、表示部１９０３、表示部１９０４、マイクロフォン１９０５、スピーカ１９０６、操作キー１９０７、スタイラス１９０８などを有する。なお、図３２（Ａ）に示した携帯型ゲーム機は、２つの表示部１９０３と表示部１９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図３２（Ｂ）は携帯データ端末であり、第１筐体１９１１、第２筐体１９１２、第１表示部１９１３、第２表示部１９１４、接続部１９１５、操作キー１９１６などを有する。第１表示部１９１３は第１筐体１９１１に設けられており、第２表示部１９１４は第２筐体１９１２に設けられている。そして、第１筐体１９１１と第２筐体１９１２とは、接続部１９１５により接続されており、第１筐体１９１１と第２筐体１９１２の間の角度は、接続部１９１５により変更が可能である。第１表示部１９１３における映像を、接続部１９１５における第１筐体１９１１と第２筐体１９１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部１９１３及び第２表示部１９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。又は、位置入力装置としての機能は、フォトセンサーとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図３２（Ｃ）はノート型パーソナルコンピュータであり、筐体１９２１、表示部１９２２、キーボード１９２３、ポインティングデバイス１９２４などを有する。
図３２（Ｄ）は電気冷凍冷蔵庫であり、筐体１９３１、冷蔵室用扉１９３２、冷凍室用扉１９３３などを有する。
図３２（Ｅ）はビデオカメラであり、第１筐体１９４１、第２筐体１９４２、表示部１９４３、操作キー１９４４、レンズ１９４５、接続部１９４６などを有する。操作キー１９４４及びレンズ１９４５は第１筐体１９４１に設けられており、表示部１９４３は第２筐体１９４２に設けられている。そして、第１筐体１９４１と第２筐体１９４２とは、接続部１９４６により接続されており、第１筐体１９４１と第２筐体１９４２の間の角度は、接続部１９４６により変更が可能である。表示部１９４３における映像を、接続部１９４６における第１筐体１９４１と第２筐体１９４２との間の角度にしたがって切り替える構成としてもよい。
図３２（Ｆ）は自動車であり、車体１９５１、車輪１９５２、ダッシュボード１９５３、ライト１９５４などを有する。
（酸素欠損）
本実施例では、酸化物半導体の内部の酸素欠損がトランジスタに与える影響について調べるために行った酸化物半導体を有するトランジスタのデバイス計算とその結果を説明する。
本実施例で使用した計算ソフトは、Ｓｉｌｖａｃｏ社のＡｔｌａｓというデバイスシミュレータであり、該計算ソフトを用いて二次元の系について計算を行った。
バイアス−熱ストレス試験の計算を行ったときのトランジスタの構成について説明する。図１９のトランジスタ３００Ａは、バイアス−熱ストレス試験の計算に用いたトランジスタ構造と該トランジスタ構造のサイズを示している。トランジスタ３００Ａは、基板３０１を有し、基板３０１の上部にゲート電極として機能する導電体３０２を有し、導電体３０２の上部に絶縁体３１１を有し、絶縁体３１１の上部に酸化物半導体３０３を有し、酸化物半導体３０３の上部にソース電極又はドレイン電極として機能する導電体３０４及び導電体３０５を有し、酸化物半導体３０３、導電体３０４及び導電体３０５の上部に絶縁体３０６を有する。
下記に、計算に用いたトランジスタ３００Ａのパラメータと定数を記す。導電体３０２の仕事関数は５ｅＶである。絶縁体３１１の膜厚は１５０ｎｍであり、比誘電率は４．１である。酸化物半導体３０３の膜厚は４５ｎｍであり、電子親和力は４．６ｅＶであり、価電子帯と伝導帯の間のエネルギー障壁は３．２ｅＶであり、比誘電率は１５であり、電子移動度は１０ｃｍ２／Ｖｓであり、正孔移動度は０．０１ｃｍ２／Ｖｓであり、価電子帯の実効状態密度は５．００×１０１８／ｃｍ３であり、伝導帯の実効状態密度は５．００×１０１８／ｃｍ３であり、絶縁体３０６に接する酸化物半導体３０３ｂのドナー密度は６．６０×１０−９／ｃｍ３であり、導電体３０４の直下に位置する酸化物半導体３０３ａ及び導電体３０５の直下に位置する酸化物半導体３０３ｃのドナー密度は５．００×１０１８／ｃｍ３である。導電体３０４及び導電体３０５の仕事関数は４．６ｅＶである。絶縁体３０６の比誘電率は４．１であり、膜厚は４００ｎｍである。
図３６（Ａ）は、トランジスタ３００Ａの導電体３０２に２０Ｖの電位を印加し、トランジスタ３００Ａの導電体３０５に３０Ｖの電位を印加したときのトランジスタ３００Ａの酸化物半導体３０３の内部の電界分布を示した計算結果である。図３６（Ｂ）は電界の強さを示す凡例であり、図３６（Ａ）（Ｂ）から酸化物半導体３０３の導電体３０５と絶縁体３０６の境界の直下に位置する箇所と、酸化物半導体３０３と絶縁体３１１の界面にて１．０×１０５Ｖ／ｃｍ以上の電界が現れていることが分かる。ただし、図３６（Ａ）において、導電体３０４、導電体３０５、絶縁体３０６及び絶縁体３１１が白くなっているが、電界の強さを示しているのは酸化物半導体３０３のみであり、導電体３０４、導電体３０５、絶縁体３０６及び絶縁体３１１内部の電界は示していない。
トランジスタ３００Ａの酸化物半導体３０３の膜厚のみを１００ｎｍに変更したトランジスタ３００Ｂを図３５に示す。
図３７（Ａ）は、トランジスタ３００Ｂの導電体３０２に２０Ｖの電位を印加し、トランジスタ３００Ｂの導電体３０５に３０Ｖの電位を印加したときのトランジスタ３００Ｂの酸化物半導体３０３の内部の電界を示した計算結果である。図３７（Ｂ）は電界の強さを示す凡例であり、図３７（Ａ）（Ｂ）から酸化物半導体３０３の導電体３０５と絶縁体３０６の境界の直下に位置する箇所と、酸化物半導体３０３と絶縁体３１１の界面にて５．６２×１０４Ｖ／ｃｍ以上の電界が現れていることが分かる。ただし、図３７（Ａ）において、導電体３０４、導電体３０５、絶縁体３０６及び絶縁体３１１が白くなっているが、電界の強さを示しているのは酸化物半導体３０３のみであり、導電体３０４、導電体３０５、絶縁体３０６及び絶縁体３１１内部の電界は示していない。
図３６（Ａ）及び図３７（Ａ）から、酸化物半導体３０３の膜厚に限らず、導電体３０２と導電体３０５に高電位を印加することで、酸化物半導体３０３の導電体３０５と絶縁体３０６の境界の直下に位置する箇所と、酸化物半導体３０３と絶縁体３１１の界面に、局所的な電界が生じる。
酸化物半導体内部に局所的に大きな電界のかかった状態が続くと、該酸化物半導体の構成元素、構造、又は密度によっては、数百秒又は数千秒後に該酸化物半導体を介してソース電極とドレイン電極の間を流れる電流の値が大きく増加する場合がある。電流値が大きく増加する原因として、該酸化物半導体の局所的な電界によって酸素欠損ＶＯが生じることが挙げられる。
該酸化物半導体の内部に生じたＶＯは、ＤＯＳを形成し、正孔トラップなどとなる。また、該ＶＯのサイトに、該酸化物半導体内部、又は、該酸化物半導体と接するソース電極、ドレイン電極、ゲート絶縁膜などの膜中に含まれている水素が入り込むことで、ドナー準位が形成され、該酸化物半導体内部のドナー密度が増加することがある（以下、酸素欠損のサイトに入り込んだ水素をＶＯＨという場合がある）。また、ＶＯは、バイアス−熱ストレス試験を続けていくことで増加するので、同時にＶＯＨも増加する場合がある。
次に、ドナー密度が変化した場合のトランジスタの挙動について説明する。図３８は、上述したトランジスタ３００Ａの電流電圧特性の計算結果である。なお、本計算は、酸化物半導体３０３のドナー密度をサンプル毎に異なる値に設定して行った。
サンプルＩのドナー密度は６．６×１０−９／ｃｍ３であり、サンプルＪのドナー密度は１．０×１０１６／ｃｍ３であり、サンプルＫのドナー密度は１．０×１０１７／ｃｍ３であり、サンプルＬのドナー密度は１．０×１０１８／ｃｍ３であり、サンプルＭのドナー密度は１．０×１０１９／ｃｍ３である。図３８から、ドナー密度を増加することにより、トランジスタ３００Ａのしきい値電圧がマイナス方向にシフトするのがわかる。特に、ドナー密度を１．０×１０１８／ｃｍ３以上に上げることで、しきい値電圧が−１０Ｖ以下に下回り、サンプルＬ及びサンプルＭは、ゲート−ソース間電圧が−１０Ｖ以上１０Ｖ以下のときにオン状態となる。
酸化物半導体内部のＶＯに水素がトラップされることで生じるＶＯＨは、該酸化物半導体内部でｎ型ドナーのキャリア供給源として作用する。そのため、該酸化物半導体のドナー密度が増加し、上述の計算結果（図３８）から、該酸化物半導体を有するトランジスタのしきい値電圧がマイナス方向にシフトする場合がある。
さらにバイアス−熱ストレス試験を続けていくことで、ＶＯが増え、ｎ型ドナーのキャリア供給源として働くＶＯＨが増えていくため、図３８のサンプルＬ及びサンプルＭのように、該酸化物半導体は、ゲート−ソース間電圧の広い範囲において、オン状態となる場合がある。
なお、ＶＯの生成メカニズムについては上記に限定されない。例えば、トランジスタ３００Ａの形成プロセスにおいて、基板３０１に導電体３０２、絶縁体３１１、酸化物半導体３０３、導電体３０４、導電体３０５、絶縁体３０６を形成後に、窒素雰囲気下の高温ベークを施すことにより、酸化物半導体３０３の酸素（本明細書では、酸素分子、酸素原子、又は酸化物イオンを総称して酸素と記載する）と、酸化物半導体３０３内部、酸化物半導体３０３に接する絶縁体３０６内部、絶縁体３１１内部、導電体３０４内部、又は導電体３０５内部の水素が反応して水分子（本明細書では、水と記載する場合がある。）、又は水酸化イオンが生じる場合がある。そして、その水分子、又は水酸化イオンがトランジスタから脱離することによっても酸化物半導体３０３にＶＯが生じることがある。
酸化物半導体内部の酸素欠損ＶＯ、及びその酸素欠損ＶＯに水素が入り込むことによって生成されるＶＯＨによって、該酸化物半導体を有するトランジスタの機能が低下してしまう。つまり、ドレイン耐圧の高いトランジスタを作製するためには、バイアス−熱ストレス試験をかけてもＶＯが生じない酸化物半導体、かつ最初からＶＯ、及び水素の少ない緻密な酸化物半導体を形成する必要がある。
なお、上述のバイアス−熱ストレス試験による電界の発生、酸素欠損の生成、ソース−ドレイン間の電流の導通現象は、上述のトランジスタ３００Ａの構造に限定されない。バイアス−熱ストレス試験による電界の発生、酸素欠損の生成、ソース−ドレイン間の電流の導通現象はどのような構造のトランジスタでも起こる場合がある。
（緻密な酸化物半導体の作製方法）
下記に、緻密な酸化物半導体ＣＡＡＣ−ＯＳの作製方法の一例について、図２０を用いて説明する。
酸化物半導体を形成するときには、実施の形態１の酸化物半導体の成膜後に加熱処理を施す必要がある。加熱処理には、熱アニール工程やラピッドサーマルアニール（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ（ＲＴＡ））工程などがあるが、より緻密な酸化物半導体を形成するためには、ランプ加熱によるＲＴＡ工程を行うことが好ましい。
特に酸化物半導体ＣＡＡＣ−ＯＳ中の酸素欠損ＶＯを減らすためには、ＲＴＡ装置による加熱処理において、酸素雰囲気で行うのが好ましい。酸素雰囲気で加熱処理を行うことで、ＣＡＡＣ−ＯＳの結晶性を崩さずに酸素を入れ込むことができ、ＣＡＡＣ−ＯＳ成膜時に生じた酸素欠損ＶＯのサイトに酸素を入れることができる。
図２０に、Ｉｎ−Ｇａ−Ｚｎ酸化物でなるＣＡＡＣ−ＯＳの膜密度をＸ線反射率法（Ｘ−Ｒａｙ Ｒｅｆｌｅｃｔｏｍｅｔｅｒ（ＸＲＲ））で測定した結果を示す。ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物を形成する基板は、１００ｎｍの厚さの熱酸化膜と該熱酸化膜の上部に位置する３００ｎｍの酸化窒化膜を有するシリコン基板である。Ｉｎ−Ｇａ−Ｚｎ酸化物は、スパッタリングターゲットをＩｎ：Ｇａ：Ｚｎ＝１：１：１．２［原子数比］とし、ターゲットと基板との距離を６０ｍｍとし、流量３０ｓｃｃｍのアルゴン及び流量１５ｓｃｃｍの酸素を供給し、０．７Ｐａの環境下で０．５ｋＷの直流電源を用いて、成膜した。
サンプルＢは、炉を用いて４５０℃で窒素雰囲気下において１時間加熱処理し、次に同様の炉を用いて４５０℃で酸素雰囲気下において１時間加熱処理を行ったものである。サンプルＣは、炉を用いて５００℃で窒素雰囲気下において１時間加熱処理し、次に同様の炉を用いて５００℃で酸素雰囲気下において１時間加熱処理を行ったものである。サンプルＤは、炉を用いて５５０℃で窒素雰囲気下において１時間加熱処理し、次に同様の炉を用いて５５０℃で酸素雰囲気下において１時間加熱処理を行ったものである。サンプルＥは、ＲＴＡ装置を用いて７００℃で酸素雰囲気下において３０秒加熱処理を行ったものである。サンプルＦは、ＲＴＡ装置を用いて７００℃で酸素雰囲気下において６０秒加熱処理を行ったものである。サンプルＧは、ＲＴＡ装置を用いて７００℃で酸素雰囲気下において１２０秒加熱処理を行ったものである。サンプルＨは、ＲＴＡ装置を用いて７００℃で酸素雰囲気下において１８０秒加熱処理を行ったものである。参考のため、加熱処理を行っていない条件（以下、ａｓ−ｄｅｐｏと表記する場合がある）として、サンプルＡの結果も示す。
図２０のとおり、加熱処理の行っていない条件（サンプルＡ）の膜密度が一番低い６．２４ｇ／ｃｍ３であり、炉を用いた加熱処理の条件（サンプルＢ、サンプルＣ、サンプルＤ）の膜密度はサンプルＡ同様に低く、６．２５ｇ／ｃｍ３以上６．２６ｇ／ｃｍ３以下の値とである。一方、ＲＴＡ装置を用いた加熱処理の条件（サンプルＥ、サンプルＦ、サンプルＧ、サンプルＨ）では、いずれも膜密度が６．２８ｇ／ｃｍ３以上であり、加熱処理を行っていない条件、炉を用いた加熱処理の条件よりも膜密度の高い酸化物ＣＡＡＣ−ＯＳが得られた。
上述のとおり、ＲＴＡ工程を施すことにより、酸化物半導体の膜密度をより高密度にすることができる。また、ＲＴＡ工程の加熱処理の温度を高くし、時間を長くすることで、酸化物半導体をより高密度化し、単結晶の物性に近づけることができる。そして、ＲＴＡ装置の加熱処理は一般的な炉と比べて短時間で済むため、生産性を高めるのにも有効である。
（ＥＳＲ測定）
下記に、ＥＳＲ（電子スピン共鳴：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）分析による、酸化物膜の過剰酸素及び酸素欠損（ＶＯ）の定量的な評価方法について、図１２、図２１及び図２２を用いて説明する。
ＥＳＲとは、試料の置かれた空間に磁場を発生させ、試料にマイクロ波を照射する分析手法である。磁束密度（Ｈ０）及び／又はマイクロ波の振動数（ｖ）を変化させていき、試料がマイクロ波を吸収したときの振動数（ｖ）及び磁束密度（Ｈ０）から式ｇ＝ｈｖ／μＢＨ０を用いてｇ値というパラメータが得られる。なお、ｈはプランク定数であり、μＢはボーア磁子であり、どちらも定数である。
ＥＳＲによって観測されるシグナルにおいて、ｇ値が２．００１となるシグナルに対応するスピン密度がダングリングボンドの存在量に対応する。また、ここで検出されるｇ値のシグナルは１．９０以上２．０１以下の範囲でよく、好ましくはｇ値のシグナルが２．００以上２．０５以下の範囲であればよい。
ＥＳＲによって計測されるシグナルにおいて、ｇ値が１．９３となるシグナルに対応するスピン密度が酸素欠損（ＶＯ）の存在量に対応する。また、ここで検出されるｇ値のシグナルは１．８３以上２．０３以下の範囲でよく、好ましくはｇ値のシグナルが１．９０以上１．９５以下の範囲であればよい。
ここで、酸化物半導体の形成後、該酸化物半導体上に酸化窒化シリコン膜を形成し、その後加熱処理を行った際の、該酸化物半導体中のスピン密度について評価した結果を示す。
まず、試料の作製方法について説明する。はじめに、石英基板上に３００ｎｍの酸化窒化シリコン膜を形成した。酸化窒化シリコン膜の成膜は、処理室内に原料ガスである流量２．３ｓｃｃｍのシラン及び流量８００ｓｃｃｍの一酸化二窒素を供給し、２７．１２ＭＨｚの高周波電源を用いて５０Ｗの電力を供給して酸化窒化シリコン膜を形成した。また、酸化窒化シリコン膜を形成する際の石英基板の温度を４００℃とした。また、成膜後４５０℃において１時間の加熱処理を行った。
次に、酸化窒化シリコン膜に酸素をイオンインプランテーション法によって注入した。注入条件は加速電圧６０ｋＶ、ドーズ量２×１０１６ｉｏｎｓ／ｃｍ２とした。
次に、酸化窒化シリコン膜上に厚さ５０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜をスパッタリング法で形成した。ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物膜は、スパッタリングターゲットをＩｎ：Ｇａ：Ｚｎ＝１：１：１．２［原子数比］のターゲットとし、スパッタリングガスとして３０ｓｃｃｍのアルゴンと１５ｓｃｃｍの酸素をスパッタリング装置の成膜室内に供給し、成膜室内の圧力を０．４Ｐａに制御し、０．５ｋＷの直流電力を供給して、形成されている。なお、Ｉｎ−Ｇａ−Ｚｎ酸化物を形成する際の基板温度は３００℃とした。
成膜後に、４５０℃窒素雰囲気下で１時間、酸素雰囲気下で１時間の加熱処理を行った。
次に、Ｉｎ−Ｇａ−Ｚｎ酸化物膜上に酸化窒化シリコン膜を２０ｎｍ成膜した。石英基板をプラズマＣＶＤ装置（ＣＶＤ；Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）の処理室内に設置し、処理室内に原料ガスである流量１ｓｃｃｍのシラン及び流量８００ｓｃｃｍの一酸化二窒素を供給し、６０ＭＨｚの高周波電源を用いて１５０Ｗの電力を供給して酸化窒化シリコン膜を形成した。また、酸化窒化シリコン膜を形成する際の石英基板の温度を３５０℃とした。成膜時の圧力は、本発明の一態様の半導体装置に用いるゲート絶縁層としては不適となる場合がある、４０Ｐａとした。
ここで、加熱処理を行わない試料を試料Ｉ１とした。その後、酸素雰囲気下で３５０℃、１時間の加熱処理を行った試料を試料Ｉ２、酸素雰囲気下で４００℃、１時間の加熱処理を行った試料を試料Ｉ３とした。
各試料に対してＥＳＲ測定を行った。ＥＳＲ測定は、測定温度を室温（２５℃）とし、９．５ＧＨｚの高周波電力（マイクロ波パワー）を２０ｍＷとし、磁場の向きは作製した試料の膜表面と平行とした。なお、Ｉｎ−Ｇａ−Ｚｎ酸化物内の酸素欠損に由来するｇ値は１．９３であり、この信号に対応するスピン密度の検出下限は１×１０１７ｓｐｉｎｓ／ｃｍ３である。
図２１にＥＳＲ測定結果を示す。図２１に示すグラフは縦軸にマイクロ波の吸収強度の一次微分をとり、横軸にｇ値をとる。図２１（Ａ）は試料Ｉ１、図２１（Ｂ）は試料Ｉ２、図２１（Ｃ）は試料Ｉ３のＥＳＲ測定結果をそれぞれ示す。また、図２１には各試料の測定結果のｇ値が１．９３において、ガウス線形によってフィッティングした値も示す。図２１において点線は測定結果を示し、実線はフィッティングした結果を示す。フィッティングした曲線から、ｇ値が１．９３近傍の信号の積分値を計算することで当該マイクロ波の吸収強度に対応するスピン密度を求めた。
図２２に、スピン密度を示す。試料Ｉ１からわかるように、酸化窒化シリコン膜を成膜することによって、酸化物半導体膜中のスピン密度が３．９×１０１８ｓｐｉｎｓ／ｃｍ３となっている。
しかし、その後、加熱処理を行うことで、スピン密度は減少し、試料Ｉ２、試料Ｉ３ともに、スピン密度が検出下限（１×１０１７ｓｐｉｎｓ／ｃｍ３）以下となった。このように、酸化窒化シリコン膜と酸化物半導体が接した状態で加熱処理を行うことで、酸化窒化シリコン膜の形成後に酸化物半導体中に生じた酸素欠損を補填することができる。
一例として、図１２（Ｂ）のトランジスタを用いて説明する。絶縁体４０８として酸素に対するブロッキング性を有する膜を用いて加熱処理を行うと、絶縁体４０２と絶縁体４１２の一方、又は両方から放出された酸素が、酸化物の半導体４０６ｂの外側へと抜け出すことを抑制し、酸化物の半導体４０６ｂにより多くの酸素を供給することができる。
該加熱処理は、３００℃以上４５０℃未満、好ましくは３５０℃以上４００℃以下とするとよい。なお、酸化物の半導体積層４０６に接して形成される導電体４１６ａ及び導電体４１６ｂに、酸素親和性の高い金属を用いると、加熱処理を行うことで、該金属が酸化物の半導体積層４０６から酸素を引き抜く場合がある。そこで、絶縁体４０２及び絶縁体４１２から供給される酸素の量が、導電体４１６ａ及び導電体４１６ｂに酸素が引き抜かれる量よりも多くなるような温度範囲で熱処理を行うように適宜温度範囲を設定すればよい。
このように加熱処理を行うことで、酸化物の半導体４０６ｂ中の酸素欠損を低減し、酸化物の半導体４０６ｂの特性を安定なものとすることができる。特に、トランジスタのチャネル長が小さくなった場合、酸化物半導体中に含まれる酸素欠損がトランジスタの特性に与える影響が大きくなる。そのため、上記の加熱処理を施すことで、酸化物の半導体４０６ｂ中に含まれる酸素欠損を低減しておくことで、チャネル長が小さくなった場合でも、ノーマリオフである特性を維持できる信頼性の高い半導体装置とすることができる。
なお、上述した一例のトランジスタ構造は、図１２に限定されない。酸素に対するブロッキング性を有する膜は絶縁体４１８でもよいし、酸素に対するブロッキング性を有する膜が酸化物半導体、及び／又は導電体よりも上部に位置していれば、トランジスタ構造が図１２と異なってもよい。
また、ＥＳＲ分析を用いることにより、酸化物半導体とそれに接するＳｉＯｘ膜の中の不対電子を持つ酸素を検出することができる。
デバイス作製工程において、酸化物半導体中に酸素欠損が生じると、その電気伝導度を変化させてしまうことがある。また、酸化物半導体中に電子供与体を形成する水素や水が混入した場合も同様である。このような現象は、酸化物半導体を用いたトランジスタにとって電気的特性の変動要因となる。そのため、酸化物半導体を酸素過剰な状態で形成し、酸素欠損が起きないようにデバイスを構成することが好ましい。
下記に、Ｉｎ−Ｓｎ−Ｚｎ酸化物の構造及び該酸化物を有するトランジスタの特性と信頼性について、説明する。
（Ｉｎ−Ｓｎ−Ｚｎ酸化物の構造１）
図４０に、Ｉｎ−Ｓｎ−Ｚｎ酸化物のｏｕｔ−ｏｆ−ｐｌａｎｅ法によるＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）のスペクトルを示す。試料Ｔ１乃至試料Ｔ３は、マグネトロンスパッタリング法により、石英ガラス基板上にＩｎ−Ｓｎ−Ｚｎ酸化物を形成したものである。
試料Ｔ１は、スパッタリングターゲットをＩｎ：Ｓｎ：Ｚｎ＝２：１：３（原子数比）とし、スパッタリングガスとして３０ｓｃｃｍの酸素を成膜室に供給し、成膜室内の圧力を０．４Ｐａに制御し、２００Ｗの直流電力を供給し、成膜時の基板温度を３００℃として、Ｉｎ−Ｓｎ−Ｚｎ酸化物膜を形成したサンプルである。試料Ｔ２は、スパッタリングターゲットをＩｎ：Ｓｎ：Ｚｎ＝２：１：３（原子数比）とし、スパッタリングガスとして２０ｓｃｃｍのアルゴンと１０ｓｃｃｍの酸素を成膜室に供給し、成膜室内の圧力を０．４Ｐａに制御し、２００Ｗの直流電力を供給し、成膜時の基板温度を室温として、Ｉｎ−Ｓｎ−Ｚｎ酸化物膜を形成したサンプルである。試料Ｔ３は、スパッタリングターゲットをＩｎ：Ｓｎ：Ｚｎ＝２：１：３（原子数比）とし、スパッタリングガスとして９８ｓｃｃｍのアルゴンと２ｓｃｃｍの酸素を成膜室に供給し、成膜室内の圧力を１．０Ｐａに制御し、１００Ｗの直流電力を供給し、成膜時の基板温度を室温として、Ｉｎ−Ｓｎ−Ｚｎ酸化物膜を形成したサンプルである。
試料Ｔ１のスペクトルより、回折角（２θ）が３１°のときにピークが現れているのが確認できる。試料Ｔ２及び試料Ｔ３のスペクトルでは、回折角（２θ）が３１°のときにピークは現れていない。試料Ｔ１乃至試料Ｔ３のスペクトルに現れている回折角（２θ）が２１°近傍のときのピークは、石英ガラス基板に起因するものである。
この試料Ｔ１のスペクトルでピークが現れている回折角（２θ）、３１°は、図３（Ａ）のＣＡＡＣ−ＯＳのＸＲＤのスペクトルのピークが現れている回折角（２θ）と一致している。つまり、図４０の試料Ｔ１のスペクトルにより、試料Ｔ１のＩｎ−Ｓｎ−Ｚｎ酸化物膜はＣＡＡＣ−ＯＳ構造を有していることが示唆される。
図４１に、試料面に略平行な方向から観察した試料Ｔ１乃至試料Ｔ３のＴＥＭ像を示す。図４１（Ａ）は、試料Ｔ１の断面ＴＥＭ像で、図４１（Ｂ）は、試料Ｔ２の断面ＴＥＭ像で、図４１（Ｃ）は、試料Ｔ３の断面ＴＥＭ像である。
図４１（Ａ）より、金属原子が層状に配列していることを確認できる。図４１（Ａ）の金属原子の層状の配列は、図１（Ａ）（Ｂ）のＣＡＡＣ−ＯＳ構造の金属原子の層状の配列と類似しており、図４１（Ａ）の試料Ｔ１はＣＡＡＣ−ＯＳ構造を有している可能性がある。
図４１（Ｂ）より、微小な領域（例えば、図４１（Ｂ）（１）の白枠で囲まれた領域）において原子配列に周期性を有しており、膜全体において結晶の配向性は見られない。また、図４１（Ｂ）からでは、明確な結晶粒界も確認できない。実施の形態１の＜ｎｃ−ＯＳ＞で説明した、ｎｃ−ＯＳの特徴は、膜に含まれる結晶部の大きさが１ｎｍ以上かつ３ｎｍ以下であること、膜全体で配向性が見られないこと、明確な結晶粒界を持たないことであることから、試料Ｔ２のＩｎ−Ｓｎ−Ｚｎ酸化物膜はｎｃ−ＯＳ構造を有していることが示唆される。
図４１（Ｃ）より、試料Ｔ３のＩｎ−Ｓｎ−Ｚｎ酸化物膜は、鬆を有していることを確認できる。実施の形態１の＜ａ−ｌｉｋｅ ＯＳ＞で説明したとおり、ａ−ｌｉｋｅ ＯＳ構造は鬆を有している場合があるため、試料Ｔ３のＩｎ−Ｓｎ−Ｚｎ酸化物膜はａ−ｌｉｋｅ ＯＳ構造である可能性がある。
図４０及び図４１の結果をまとめると、試料Ｔ１のＩｎ−Ｓｎ−Ｚｎ酸化物膜はＣＡＡＣ−ＯＳ構造の特徴を有し、試料Ｔ２のＩｎ−Ｓｎ−Ｚｎ酸化物膜はｎｃ−ＯＳ構造の特徴を有し、試料Ｔ３のＩｎ−Ｓｎ−Ｚｎ酸化物膜はａ−ｌｉｋｅ ＯＳ構造の特徴を有する。また、試料Ｔ１の膜密度は６．３ｇ／ｃｍ３であり、試料Ｔ２の膜密度は６．２ｇ／ｃｍ３であり、試料Ｔ３の膜密度は５．９ｇ／ｃｍ３であり、試料Ｔ１のＩｎ−Ｓｎ−Ｚｎ酸化物膜が試料Ｔ２及び試料Ｔ３よりも緻密な膜を有していることがいえる。
（Ｉｎ−Ｓｎ−Ｚｎ酸化物の構造２）
図４２は、試料Ｔ１と同じ条件で形成したＩｎ−Ｓｎ−Ｚｎ酸化物膜を、成膜後に窒素を８０体積％及び酸素を２０体積％有する雰囲気において、８００℃の熱処理を加えた試料の結晶構造について説明する図である。図４２（Ａ）は、試料面に略平行な方向から観察したＴＥＭ像である。図４２（Ｂ）は、試料に対してプローブ径が１ｎｍの電子線を用いる電子線回折（ＮＢＥＤ：Ｎａｎｏｂｅａｍ Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏｎ）を行って得られた（１００）面の回折パターンである。図４２（Ｃ）は、ホモロガス相を有するＩｎＧａＺｎ２Ｏ５の構造から計算して得られた（１００）面の回折パターンである。
図４２（Ｂ）において、スポットＰ１のｄ値は０．２８５ｎｍであり、スポットＰ２のｄ値は０．１７２ｎｍであり、スポットＰ３のｄ値は０．２８１ｎｍである。スポットＰ１と点Ｏ１を結ぶ線分とスポットＰ２と点Ｏ１を結ぶ線分とが成す角度（以下、∠Ｐ１Ｏ１Ｐ２という場合がある）は３６．６°であり、スポットＰ２と点Ｏ１を結ぶ線分とスポットＰ３と点Ｏ１を結ぶ線分とが成す角度（以下、∠Ｐ２Ｏ１Ｐ３という場合がある）は３８．１°であり、スポットＰ３と点Ｏ１を結ぶ線分とスポットＰ１と点Ｏ１を結ぶ線分とが成す角度（以下、∠Ｐ３Ｏ１Ｐ１という場合がある）は７４．４°である。
一方、図４２（Ｃ）において、スポットＱ１のｄ値は０．２８２ｎｍであり、スポットＱ２のｄ値は０．１７７ｎｍであり、スポットＱ３のｄ値は０．２７６ｎｍである。スポットＱ１と点Ｏ２を結ぶ線分とスポットＱ２と点Ｏ２を結ぶ線分とが成す角度（以下、∠Ｑ１Ｏ２Ｑ２という場合がある）は３８．３°であり、スポットＱ２と点Ｏ２を結ぶ線分とスポットＱ３と点Ｏ２を結ぶ線分とが成す角度（以下、∠Ｑ２Ｏ２Ｑ３という場合がある）は３７．５°であり、スポットＱ３と点Ｏ２を結ぶ線分とスポットＱ１と点Ｏ２を結ぶ線分とが成す角度（以下、∠Ｑ３Ｏ２Ｑ１という場合がある）は７５．８°である。
図４２（Ｂ）及び（Ｃ）の結果より、スポットＰ１とスポットＱ１のｄ値が、スポットＰ２とスポットＱ２のｄ値が、スポットＰ３とスポットＱ３のｄ値が、∠Ｐ１Ｏ１Ｐ２と∠Ｑ１Ｏ２Ｑ２の角度が、∠Ｐ２Ｏ１Ｐ３と∠Ｑ２Ｏ２Ｑ３の角度が、∠Ｐ３Ｏ１Ｐ１と∠Ｑ３Ｏ２Ｑ１の角度がほぼ一致していることが分かるから、Ｉｎ−Ｓｎ−Ｚｎ酸化物膜はホモロガス相を有するＩｎＧａＺｎ２Ｏ５と類似する構造であることが示唆される。
（Ｉｎ−Ｓｎ−Ｚｎ酸化物を有するトランジスタの信頼性）
次に、Ｉｎ−Ｓｎ−Ｚｎ酸化物を適用したトランジスタのバイアス−熱ストレス試験について説明する。
図３９は、該トランジスタの構造を示した模式図である。トランジスタ２００は、基板２０１上の導電体２０４（以下、ゲート電極という場合がある）と、導電体２０４上の絶縁体２１２と、絶縁体２１２上の半導体２０６と、半導体２０６上の、間隔を空けて設けられた導電体２１６ａ（以下、ソース電極という場合がある）と導電体２１６ｂ（以下、ドレイン電極という場合がある）と、導電体２１６ａ上と導電体２１６ｂ上と半導体２０６上の絶縁体２１８と、を有する。
図４３に、トランジスタＴＲ１及びトランジスタＴＲ２に対して行った試験ＥＸ１及び試験ＥＸ２の結果を示す。
試験ＥＸ１は、トランジスタに熱を与える熱源の温度を６０℃とし、ゲート電極に印加する電位を３０Ｖとし、ソース電極に印加する電位を０Ｖとし、ドレイン電極に印加する電位を０Ｖとし、暗所環境で測定を行うプラスゲートバイアス−熱ストレス試験である。試験ＥＸ２は、トランジスタに熱を与える熱源の温度を６０℃とし、ゲート電極に印加する電位を−３０Ｖとし、ソース電極に印加する電位を０Ｖとし、ドレイン電極に印加する電位を０Ｖとし、トランジスタに白色ＬＥＤを照射した状態で測定を行うマイナスゲートバイアス−熱ストレス試験である。試験ＥＸ１及び試験ＥＸ２で取得するデータは、試験開始直後（０秒）、試験開始１．０×１０２秒後、６．０×１０２秒後、１．８×１０３秒後、３．６×１０３秒後の電流電圧特性である。ＩＤ［Ａ］は、ドレイン電流ＩＤを示しており、ＶＧ［Ｖ］は、ゲート電圧Ｖｇｓを示している。
トランジスタＴＲ１及びトランジスタＴＲ２の具体的な構成について説明する。トランジスタＴＲ１及びトランジスタＴＲ２の模式図は、図３９のとおりである。導電体２０４は、スパッタリング法で成膜した厚さ１５０ｎｍのタングステン膜である。絶縁体２１２は、厚さ４００ｎｍの窒化シリコン膜と厚さ５０ｎｍの酸化窒化シリコン膜の積層である。導電体２１６ａ及び導電体２１６ｂは、スパッタリング法で成膜した厚さ５０ｎｍのタングステン膜と厚さ４００ｎｍのアルミニウム膜と厚さ１００ｎｍのチタン膜の積層である。絶縁体２１８は、厚さ４５０ｎｍの酸化窒化シリコン膜である。
トランジスタＴＲ１の半導体２０６は、試料Ｔ１と同じ条件で成膜した厚さ２０ｎｍのＣＡＡＣ−ＯＳ構造を有するＩｎ−Ｓｎ−Ｚｎ酸化物膜である。トランジスタＴＲ１のチャネル長は６μｍ、チャネル幅は５０μｍである。トランジスタＴＲ２の半導体２０６は、試料Ｔ２と同じ条件で成膜した厚さ２０ｎｍのｎｃ−ＯＳ構造を有するＩｎ−Ｓｎ−Ｚｎ酸化物膜である。トランジスタＴＲ２のチャネル長は６μｍ、チャネル幅は５０μｍである。
図４３の結果（Ａ）（Ｂ）より、トランジスタＴＲ２よりもトランジスタＴＲ１のほうがしきい値電圧のプラスシフトが小さいことが分かる。また、図４３の結果（Ｃ）（Ｄ）より、トランジスタＴＲ２よりもトランジスタＴＲ１のほうがしきい値電圧のマイナスシフトが小さいことが分かる。つまり、ｎｃ−ＯＳ構造よりもＣＡＡＣ−ＯＳ構造を有したＩｎ−Ｓｎ−Ｚｎ酸化物のトランジスタのほうが、より高い信頼性を有しているといえる。
図４４に、試験ＥＸ３を行ったトランジスタＴＲ３の結果を示す。
試験ＥＸ３は、トランジスタに熱を与える熱源の温度を５０℃とし、ゲート電極に印加する電位（以下、ゲート電圧という場合がある）を２０Ｖとし、ソース電極に印加する電位（以下、ソース電圧という場合がある）を０Ｖとし、ドレイン電極に印加する電位（以下、ドレイン電圧という場合がある）を２０Ｖとした暗所環境での熱ストレス試験である。試験ＥＸ３で取得するデータは、試験開始直後（０秒）、試験開始１．０×１０２秒後、１．０×１０３秒後、４．０×１０３秒後、８．０×１０３秒後、１．０×１０４秒後の電流電圧特性である。
トランジスタＴＲ３の構成について説明する。トランジスタＴＲ３は、トランジスタＴＲ１、及びトランジスタＴＲ２と同様で、図３９に示す模式図の概形を有する。導電体２０４は、スパッタリング法で成膜した厚さ１５０ｎｍのタングステン膜である。絶縁体２１２は、厚さ５０ｎｍの窒化シリコン膜と厚さ１５０ｎｍの酸化窒化シリコン膜の積層である。導電体２１６ａ及び導電体２１６ｂは、スパッタリング法で成膜した厚さ５０ｎｍのタングステン膜と厚さ４００ｎｍのアルミニウム膜と厚さ１００ｎｍのチタン膜の積層である。絶縁体２１８は、厚さ４５０ｎｍの酸化窒化シリコン膜である。
トランジスタＴＲ３の半導体２０６は、試料Ｔ１と同じ条件で成膜した厚さ１０ｎｍのＣＡＡＣ−ＯＳ構造を有するＩｎ−Ｓｎ−Ｚｎ酸化物膜である。トランジスタＴＲ３のチャネル長は６μｍ、チャネル幅は５０μｍである。
図４４は、試験開始直後（０秒）から開始後１．０×１０４秒までの電流電圧特性を示す。ＩＤ［Ａ］は、ドレイン電流ＩＤを示しており、ＶＧ［Ｖ］は、ゲート電圧Ｖｇｓを示している。試験開始直後（０秒）から開始後１．０×１０４秒までの電流電圧特性は全て重なっている結果となり、すなわち、試験ＥＸ３を行ってもトランジスタＴＲ３のしきい値電圧のシフトが起きていないことが分かった。つまり、ＣＡＡＣ−ＯＳ構造を有するＩｎ−Ｓｎ−Ｚｎ酸化物膜は高いドレイン電圧ストレス耐性を有していることが分かる。また、ドレイン電流の増加も観測されないことから、インパクトイオン化による電子、正孔のキャリア生成が生じていないこともいえる。
（Ｉｎ−Ｓｎ−Ｚｎ酸化物のＣＰＭ測定）
次に、Ｉｎ−Ｓｎ−Ｚｎ酸化物の局在準位について、一定光電流測定法（ＣＰＭ：Ｃｏｎｓｔａｎｔ Ｐｈｏｔｏｃｕｒｒｅｎｔ Ｍｅｔｈｏｄ）によって評価した結果を説明する。一般的に、トランジスタのチャネル形成領域に用いた材料において、そのチャネル形成領域中の局在準位を低減することで、該トランジスタに安定した電気特性を付与することができる。
なお、トランジスタが高い電界効果移動度を有し、かつ安定した電気特性を有するためには、ＣＰＭ測定で得られる局在準位による吸収係数を、１×１０−３ｃｍ−１未満、好ましくは、３×１０−４ｃｍ−１未満となればよい。
ＣＰＭ測定を行うＩｎ−Ｓｎ−Ｚｎ酸化物について説明する。ｎｃ−ＯＳ構造を有するＩｎ−Ｓｎ−Ｚｎ酸化物である試料Ｔ４、及びＣＡＡＣ−ＯＳ構造を有するＩｎ−Ｓｎ−Ｚｎ酸化物である試料Ｔ５について、それぞれＣＰＭ測定を行った。
試料Ｔ４は、スパッタリングターゲットをＩｎ：Ｓｎ：Ｚｎ＝２：１：３（原子数比）とし、スパッタリングガスとして２０ｓｃｃｍのアルゴンと１０ｓｃｃｍの酸素を成膜室に供給し、成膜室内の圧力を０．４Ｐａに制御し、２００Ｗの直流電力を供給し、成膜時の基板温度を室温として、石英基板上に厚さ１００ｎｍのＩｎ−Ｓｎ−Ｚｎ酸化物膜を形成したサンプルである。なお、Ｉｎ−Ｓｎ−Ｚｎ酸化物の構造１で述べたとおり、この条件によって、ｎｃ−ＯＳ構造を有するＩｎ−Ｓｎ−Ｚｎ酸化物を形成することができる。
試料Ｔ５は、スパッタリングターゲットをＩｎ：Ｓｎ：Ｚｎ＝２：１：３（原子数比）とし、スパッタリングガスとして３０ｓｃｃｍの酸素を成膜室に供給し、成膜室内の圧力を０．４Ｐａに制御し、２００Ｗの直流電力を供給し、成膜時の基板温度を３００℃として、石英基板上に厚さ１００ｎｍのＩｎ−Ｓｎ−Ｚｎ酸化物膜を形成したサンプルである。なお、Ｉｎ−Ｓｎ−Ｚｎ酸化物の構造１で述べたとおり、この条件によって、ＣＡＡＣ−ＯＳ構造を有するＩｎ−Ｓｎ−Ｚｎ酸化物膜を形成することができる。
なお、ＣＰＭ測定の精度を高めるため、測定するｎｃ−ＯＳ構造のＩｎ−Ｓｎ−Ｚｎ酸化物、及びＣＡＡＣ−ＯＳ構造のＩｎ−Ｓｎ−Ｚｎ酸化物膜の膜厚をそれぞれ、１００ｎｍとしている。
ＣＰＭ測定を行うために、試料Ｔ４のＩｎ−Ｓｎ−Ｚｎ酸化物膜、及び試料Ｔ５のＩｎ−Ｓｎ−Ｚｎ酸化物膜に、それぞれ両者に第１電極及び第２電極を設ける必要がある。該電極として、厚さ１５０ｎｍのタングステン膜をスパッタリング法によって形成した。
ＣＰＭ測定では、試料Ｔ４、又は試料Ｔ５に接して設けられた第１電極及び第２電極の間に電圧を印加した状態で光電流値が一定となるように、端子間の試料面に照射する光量を調整し、照射光量から吸光係数を導出することを各波長にて行うものである。ＣＰＭ測定において、試料に欠陥があるとき、欠陥の存在する準位に応じたエネルギー（波長より換算）における吸光係数が増加する。この吸光係数の増加分に定数を掛けることにより、試料の欠陥密度を導出することができる。
図４５（Ａ）及び図４５（Ｂ）に、分光光度計によって測定した吸収係数（点線）と、ＣＰＭ測定によって得られた吸収係数（実線）と、ＣＰＭ測定によって得られた吸収係数の直線部分を外挿した直線（細点線、以後バックグラウンドという場合がある）をフィッティングした結果を示す。なお、図４５（Ａ）及び図４５（Ｂ）のエネルギー範囲は、試料Ｔ４及び試料Ｔ５に形成したそれぞれのＩｎ−Ｓｎ−Ｚｎ酸化物膜のエネルギーギャップ以上の範囲としている。
ここで、吸収係数の曲線において、直線部分はアーバックテイルに起因する吸収であり、この傾きは例えばアモルファスシリコンなどでは、原子配列の乱れや温度による格子の乱れに起因して大きくなることが知られている。図４５（Ａ）及び図４５（Ｂ）には、アーバックテイルによる吸収係数の傾きの指標として、算出されたアーバックエネルギーの値を示している。ここで、アーバックエネルギーは、吸収係数が一桁変化するときのエネルギー差として定義される。アーバックエネルギーの値が大きいほど、吸収係数の直線部分の傾きが小さい。なお、ＣＰＭ測定によって得られた吸収係数により得られたアーバックエネルギーは、試料Ｔ４では８１．１ｍｅＶであり、試料Ｔ５では８６．８ｍｅＶであった。このことから、試料Ｔ５のＣＡＡＣ−ＯＳ構造を有するＩｎ−Ｓｎ−Ｚｎ酸化物は、試料Ｔ４のｎｃ−ＯＳ構造を有するＩｎ−Ｓｎ−Ｚｎ酸化物よりも、原子配列の乱れや温度による格子の乱れが小さいことが示唆される。
一方、バンドギャップ中央付近のエネルギー値においてバックグラウンドから外れた部分は半導体中の欠陥準位に起因する吸収であり、欠陥準位密度が大きいほど、バックグラウンドとの差が大きくなる。
図４５（Ａ）及び図４５（Ｂ）の破線丸で囲んだエネルギー範囲においてＣＰＭ測定で得られた吸収係数からバックグラウンドを差し引き、それぞれのエネルギー範囲における吸収係数の積分値を導出した（図４６参照）。その結果、局在準位による吸収係数は、試料Ｔ４では４．４１×１０−２ｃｍ−１であり、試料Ｔ５では、２．８５×１０−２ｃｍ−１であることがわかった。
ここで得られた局在準位の吸収係数は、不純物や欠陥に起因しているものと考えられる。すなわち、試料Ｔ５の局在準位の吸収係数は、試料Ｔ４の局在準位の吸収係数よりも低いため、ＣＡＡＣ−ＯＳ構造を有するＩｎ−Ｓｎ−Ｚｎ酸化物は、ｎｃ−ＯＳ構造を有するＩｎ−Ｓｎ−Ｚｎ酸化物よりも、不純物や欠陥に起因する準位密度が少ないことが分かった。
本発明の一態様に係る半導体装置に、本実施例で例示したＩｎ−Ｓｎ−Ｚｎ酸化物半導体をチャネル形成領域に含むトランジスタを適用することが可能である。その結果、高い信頼性及び高い耐電圧性有する半導体装置を提供することができる。
本実施例で例示した酸化物半導体は、Ｉｎ−Ｓｎ−Ｚｎ酸化物に限定されない。例えば、Ｉｎ−Ｓｎ−Ｚｎ酸化物の代わりに、Ｉｎ−Ｇａ−Ｚｎ酸化物を用いてもよい場合がある。
なお、本実施例は、本明細書に示す他の実施の形態と適宜組み合わせることができる。
実施例２の試験ＥＸ３では、Ｉｎ−Ｓｎ−Ｚｎ酸化物を有し、チャネル長が６μｍであるトランジスタＴＲ３に対して、ゲート電圧を２０Ｖ、ドレイン電圧を２０Ｖ、ソース電圧を０Ｖ、熱源の温度を５０℃とした暗所環境での熱ストレス試験を０秒から１．０×１０４秒まで行った結果を示した。本実施例では、ＣＡＡＣ−ＯＳ構造のＩｎ−Ｓｎ−Ｚｎ酸化物を有するトランジスタについて、更に、同条件の熱ストレス試験を１．０×１０４秒以上行ったときの結果、及びその原因解析について説明する。そして、その結果に対してモデルを構築して、計算を行った結果について説明する。
（実験１）
図４７に、トランジスタＴＲ４及びトランジスタＴＲ５に対して行った試験ＥＸ４−１の結果を示す。
トランジスタＴＲ４は、ＣＡＡＣ−ＯＳ構造のＩｎ−Ｇａ−Ｚｎ酸化物膜を有し、チャネル長が８μｍ、チャネル幅が５０μｍのトランジスタである。トランジスタＴＲ４は、図３９の模式図に示すトランジスタ２００と同様の構造を有する。トランジスタＴＲ４は、導電体２０４として、スパッタリング法で成膜した厚さ１５０ｎｍのタングステン膜を有し、絶縁体２１２として、厚さ４００ｎｍの窒化シリコン膜と厚さ５０ｎｍの酸化窒化シリコン膜の積層を有し、導電体２１６ａ及び導電体２１６ｂとして、スパッタリング法で成膜した厚さ５０ｎｍのタングステン膜と厚さ４００ｎｍのアルミニウム膜と厚さ１００ｎｍのチタン膜の積層を有し、絶縁体２１８として、厚さ４５０ｎｍの酸化窒化シリコン膜を有している。
トランジスタＴＲ４は、半導体２０６として、スパッタリング法で形成した厚さ３５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を有する。Ｉｎ−Ｇａ−Ｚｎ酸化物膜は、スパッタリングターゲットをＩｎ：Ｇａ：Ｚｎ＝１：１：１．２（原子数比）のターゲットとし、スパッタリングガスとして２０ｓｃｃｍのアルゴンと１０ｓｃｃｍの酸素を成膜室に供給し、成膜室内の圧力を０．４Ｐａに制御し、２００Ｗの直流電力を供給し、成膜時の基板温度を３００℃として、形成されたものである。
トランジスタＴＲ５は、ＣＡＡＣ−ＯＳ構造のＩｎ−Ｓｎ−Ｚｎ酸化物膜を有し、チャネル長が８μｍ、チャネル幅が５０μｍのトランジスタである。トランジスタＴＲ５は、図３９の模式図に示すトランジスタ２００と同様の構造を有する。トランジスタＴＲ５は、導電体２０４として、スパッタリング法で成膜した厚さ１５０ｎｍのタングステン膜を有し、絶縁体２１２として、厚さ４００ｎｍの窒化シリコン膜と厚さ５０ｎｍの酸化窒化シリコン膜の積層を有し、導電体２１６ａ及び導電体２１６ｂとして、スパッタリング法で成膜した厚さ５０ｎｍのタングステン膜と厚さ４００ｎｍのアルミニウム膜と厚さ１００ｎｍのチタン膜の積層を有し、絶縁体２１８として、厚さ４５０ｎｍの酸化窒化シリコン膜を有している。
トランジスタＴＲ５は、半導体２０６として、スパッタリング法で形成した厚さ２０ｎｍのＩｎ−Ｓｎ−Ｚｎ酸化物膜を有する。Ｉｎ−Ｓｎ−Ｚｎ酸化物膜は、スパッタリングターゲットをＩｎ：Ｓｎ：Ｚｎ＝２：１：３（原子数比）とし、スパッタリングガスとして３０ｓｃｃｍの酸素を成膜室に供給し、成膜室内の圧力を０．４Ｐａに制御し、２００Ｗの直流電力を供給し、成膜時の基板温度を３００℃として、形成されたものである。
試験ＥＸ４−１は、トランジスタＴＲ４、及びトランジスタＴＲ５のそれぞれに熱を与える熱源の温度を５０℃とし、それぞれのゲート電極に印加する電位を２０Ｖとし、それぞれのドレイン電極に印加する電位を２０Ｖとし、それぞれのソース電極に印加する電位を０Ｖとした暗所環境での熱ストレス試験である。試験ＥＸ４−１で取得するデータは、試験開始直後（０秒）、試験開始１．０×１０２秒後、３．０×１０２秒後、１．０×１０３秒後、３．０×１０３秒後、６．０×１０３秒後、１．０×１０４秒後、３．０×１０４秒後、１．０×１０５秒後の電流電圧特性である。ＩＤ［Ａ］は、ドレイン電流ＩＤを示しており、ＶＧ［Ｖ］は、ゲート電圧Ｖｇｓを示している。
ドレイン電流ＩＤが１．０×１０−１２Ａとなるゲート電圧Ｖｇｓの変化量をシフト値とした場合、１．０×１０５秒まで試験ＥＸ４−１を行ったトランジスタＴＲ４のシフト値は、＋０．３２Ｖであり（図４７では、シフトの様子を矢印Ｖｓｈ４で示す）、１．０×１０５秒まで試験ＥＸ５を行ったトランジスタＴＲ５のシフト値は、−５．３２Ｖであった（図４７では、シフトの様子を矢印Ｖｓｈ５で示す）。また、試験ＥＸ４−１を１．０×１０５秒まで行ったしきい値電圧の変化量は、トランジスタＴＲ４が＋１．２７Ｖであり（図４７では、シフトの様子を矢印Ｖｔｈ４で示す）、トランジスタＴＲ５が＋３．２４Ｖであった（図４７では、シフトの様子を矢印Ｖｔｈ５で示す）。なお、トランジスタＴＲ４及びトランジスタＴＲ５において、時間経過によるドレイン電流ＩＤの増加は起きていない。
特に、トランジスタＴＲ５では、シフト値が負の値で、かつしきい値電圧がプラス側に移動しており、電流電圧特性にコブ（図４７では、ＨＵＭＰと表記）が発生した。すなわち、Ｉｎ−Ｓｎ−Ｚｎ酸化物を有するトランジスタにおいて、暗所環境での熱ストレス試験の時間を長くしたとき、トランジスタの輸送特性が大きく劣化する結果となる。
試験ＥＸ４−２は、ドレイン電極に印加する電位を２０Ｖとし、ソース電極に印加する電位を０Ｖとし、ゲート電極に印加する電位を０Ｖ、５Ｖ、１０Ｖ、１５Ｖ、２０Ｖと条件を振り、熱源の温度を５０℃とした暗所環境での熱ストレス試験をトランジスタＴＲ４及びトランジスタＴＲ５に行い、２．４×１０４秒後のそれぞれのシフト値Ｖｓｈをグラフにしたものである。
トランジスタＴＲ４のシフト値Ｖｓｈは、ゲート電極が０Ｖ以上かつ１５Ｖ以下の条件のとき、−０．２Ｖより大きくかつ０．２Ｖ未満の値をとり、ゲート電極が２０Ｖの条件のとき、０．２Ｖより大きい値をとなった。トランジスタＴＲ５のシフト値Ｖｓｈは、ゲート電極が０Ｖ以上かつ１５Ｖ以下の条件のとき、トランジスタＴＲ４と同様に−０．２Ｖより大きくかつ０．２Ｖ未満の値をとり、ゲート電極が２０Ｖの条件のとき、−０．６Ｖ未満の値をとなった。
上記の結果より、Ｉｎ−Ｇａ−Ｚｎ酸化物を有するトランジスタのシフト値Ｖｓｈは大きな変化がないが、Ｉｎ−Ｓｎ−Ｚｎ酸化物を有するトランジスタのシフト値Ｖｓｈは、ドレイン電極及びゲート電極に２０Ｖの電位を印加することで、大きく低下する要因となることが分かる。
（実験２）
次に、Ｉｎ−Ｓｎ−Ｚｎ酸化物を有するトランジスタについて、ホットキャリア観測を行った結果を図４８（Ａ）に示す。なお、ホットキャリアの観察は、浜松ホトニクス社製のエミッション顕微鏡（ＰＨＥＭＯＳ−１０００）を用いており、本観測は、ＣＣＤカメラ（ＣＣＤ；Ｃｈａｒｇｅ−Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）で撮影したものである。なお、ＣＣＤカメラの観察波長範囲は、３００ｎｍ以上かつ１１００ｎｍ以下（可視光領域）となっている。
トランジスタＴＲ６は、ＣＡＡＣ−ＯＳ構造のＩｎ−Ｓｎ−Ｚｎ酸化物を有し、チャネル長が１０μｍ、チャネル幅が５０μｍであるトランジスタである。
トランジスタＴＲ６は、図３９の模式図に示すトランジスタ２００と同様の構造を有する。トランジスタＴＲ６は、導電体２０４として、スパッタリング法で成膜した厚さ１５０ｎｍのタングステン膜を有し、絶縁体２１２として、厚さ４００ｎｍの窒化シリコン膜と厚さ５０ｎｍの酸化窒化シリコン膜の積層を有し、導電体２１６ａ及び導電体２１６ｂとして、スパッタリング法で成膜した厚さ５０ｎｍのタングステン膜と厚さ４００ｎｍのアルミニウム膜と厚さ１００ｎｍのチタン膜の積層を有し、絶縁体２１８として、厚さ４５０ｎｍの酸化窒化シリコン膜を有している。
Ｉｎ−Ｓｎ−Ｚｎ酸化物膜は、スパッタリングターゲットをＩｎ：Ｓｎ：Ｚｎ＝２：１：３（原子数比）とし、スパッタリングガスとして３０ｓｃｃｍの酸素を成膜室に供給し、成膜室内の圧力を０．４Ｐａに制御し、２００Ｗの直流電力を供給し、成膜時の基板温度を３００℃として、形成されたものである。
試験ＥＸ５−１乃至試験ＥＸ５−５は、トランジスタＴＲ６のドレイン電極に印加する電位を２０Ｖとし、ソース電極に印加する電位を０Ｖとし、それぞれの試験に対してゲート電極に印加する電位を０Ｖ、５Ｖ、１０Ｖ、１５Ｖ、２０Ｖとして、印加後から１．０×１０２秒後（そのうち６０秒を積算観測）のトランジスタの様子を撮影している。
図４８（Ａ）に示す通り、試験ＥＸ５−１乃至試験ＥＸ５−５において、ホットキャリア由来の発光は観測されなかった。
また、上述とは別のトランジスタに対して行った観測の結果を、図４８（Ｂ）に示す。試験ＥＸ６−１は、先ほどと同様のＣＣＤカメラで撮影したものであり、試験ＥＸ６−２は、ＩｎＧａＡｓカメラで撮影したものである。ＩｎＧａＡｓカメラの観察波長範囲は、９５０ｎｍ以上かつ１７００ｎｍ以下（赤外領域）となっている。なお、どちらの撮影も浜松ホトニクス社製のエミッション顕微鏡（ＰＨＥＭＯＳ−１０００）を用いて行っている。
トランジスタＴＲ７は、ＣＡＡＣ−ＯＳ構造のＩｎ−Ｓｎ−Ｚｎ酸化物膜を有し、チャネル長が５０μｍ、チャネル幅が５０μｍであるトランジスタである。
トランジスタＴＲ７は、図３９の模式図に示すトランジスタ２００と同様の構造を有する。トランジスタＴＲ７は、導電体２０４として、スパッタリング法で成膜した厚さ１５０ｎｍのタングステン膜を有し、絶縁体２１２として、厚さ４００ｎｍの窒化シリコン膜と厚さ５０ｎｍの酸化窒化シリコン膜の積層を有し、導電体２１６ａ及び導電体２１６ｂとして、スパッタリング法で成膜した厚さ５０ｎｍのタングステン膜と厚さ４００ｎｍのアルミニウム膜と厚さ１００ｎｍのチタン膜の積層を有し、絶縁体２１８として、厚さ４５０ｎｍの酸化窒化シリコン膜を有している。
トランジスタＴＲ７は、半導体２０６として、スパッタリング法で形成した厚さ２０ｎｍのＩｎ−Ｓｎ−Ｚｎ酸化物膜を有する。Ｉｎ−Ｓｎ−Ｚｎ酸化物膜は、スパッタリングターゲットをＩｎ：Ｓｎ：Ｚｎ＝２：１：３（原子数比）とし、スパッタリングガスとして３０ｓｃｃｍの酸素を成膜室に供給し、成膜室内の圧力を０．４Ｐａに制御し、２００Ｗの直流電力を供給し、成膜時の基板温度を３００℃として、Ｉｎ−Ｓｎ−Ｚｎ酸化物を形成されたものである。
試験ＥＸ６−１、及び試験ＥＸ６−２は、トランジスタＴＲ７のドレイン電極に印加する電位を２０Ｖとし、ソース電極に印加する電位を０Ｖとし、ゲート電極に印加する電位を２０Ｖとして、印加後から１．０×１０２秒後（そのうち６０秒を積算観測）のトランジスタの様子を撮影している。
図４８（Ｂ）に示す通り、試験ＥＸ６−１、及び試験ＥＸ６−２において、ホットキャリア由来の発光は観測されなかった。
このことから、ホットキャリア生成が起因によるインパクトイオン化が起きていないことが考えられる。すなわち、インパクトイオン化によるＤＡＨＣ劣化（Ｄｒａｉｎ Ａｖａｌａｎｃｈｅ Ｈｏｔ Ｃａｒｒｉｅｒ劣化）が起きていないと考えられる。
（実験３）
次に、走査型広がり抵抗顕微鏡法（ＳＳＲＭ；Ｓｃａｎｎｉｎｇ Ｓｐｒｅａｄｉｎｇ Ｒｅｓｉｓｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｅ）を用いた観測結果について、説明する。ＳＳＲＭ法とは、試料面を導電性探針で走査しながら抵抗値を測定し、試料面における抵抗値の分布を可視化する方法である。本実験では、エスアイアイ・ナノテクノロジー社製のＥ−ｓｗｅｅｐという電流計測原子間力顕微鏡を用いて観測を行った。
＜ドレイン電極近傍のＳＳＲＭの結果＞
図４９（Ａ）は、測定したトランジスタＴＲ８の光学顕微鏡写真である。トランジスタＴＲ８は、図３９の模式図に示すトランジスタ２００と同様の構造を有し、チャネル長が８μｍ、チャネル幅が５０μｍのトランジスタである。導電体８０１ａは、導電体２１６ａ又は導電体２１６ｂのどちらか一方として機能し、導電体８０１ｂは、導電体２１６ａ又は導電体２１６ｂのどちらか他方として機能し、導電体８０２は、導電体２０４として機能し、半導体８０３は、半導体２０６として機能する。また、図示していないが、絶縁体２１２、及び絶縁体２１８として機能する膜も、トランジスタＴＲ８に有している。
トランジスタＴＲ８は、半導体８０３として、スパッタリング法で成膜した厚さ１５０ｎｍのタングステン膜を有し、絶縁体２１２として、厚さ４００ｎｍの窒化シリコン膜と厚さ５０ｎｍの酸化窒化シリコン膜の積層を有し、導電体８０１ａ及び導電体８０１ｂとして、スパッタリング法で成膜した厚さ５０ｎｍのタングステン膜と厚さ４００ｎｍのアルミニウム膜と厚さ１００ｎｍのチタン膜の積層を有し、絶縁体２１８として、厚さ４５０ｎｍの酸化窒化シリコン膜を有している。
トランジスタＴＲ８は、半導体８０３として、スパッタリング法で形成した厚さ２０ｎｍのＩｎ−Ｓｎ−Ｚｎ酸化物膜を有する。Ｉｎ−Ｓｎ−Ｚｎ酸化物膜は、スパッタリングターゲットをＩｎ：Ｓｎ：Ｚｎ＝２：１：３（原子数比）のターゲットとし、スパッタリングガスとして３０ｓｃｃｍの酸素を成膜室に供給し、成膜室内の圧力を０．４Ｐａに制御し、２００Ｗの直流電力を供給し、成膜時の基板温度を３００℃として、形成されたものである。
図４９（Ｂ）のＰｈｏｔｏ１は、図４９（Ａ）のトランジスタＴＲ８に記した一点鎖線Ｕ１−Ｕ２の断面のＡＦＭ像（ＡＦＭ；Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）である。なお、一点鎖線Ｕ１−Ｕ２は、トランジスタＴＲ８のチャネル幅方向に沿っており、導電体８０１ｂ近傍の半導体８０３を横切るように位置している。Ｐｈｏｔｏ２は、Ｐｈｏｔｏ１の撮影箇所に対して、ＳＳＲＭ法を行って出力した電流像である。なお、測定断面はダイヤモンド砥粒によって機械研磨され、コロイダルシリカによって仕上げ研磨されている。
図４９（Ｂ）に示すＡＦＭ像、電流像は、トランジスタＴＲ８の一点鎖線Ｕ１−Ｕ２上にある観察箇所Ｐ４、及び観察箇所Ｐ５を示している。
試験ＥＸ７−１及び試験ＥＸ７−２のＡＦＭ像及び、電流像は、暗所環境での熱ストレス試験を行ったときに撮影した像を示している。該熱ストレス試験の条件は、トランジスタＴＲ８に熱を与える熱源の温度を５０℃とし、トランジスタＴＲ８のゲート電極に印加する電位を２０Ｖとし、トランジスタＴＲ８のドレイン電極に印加する電位を２０Ｖとし、トランジスタＴＲ８のソース電極に印加する電位を０Ｖとしている。試験ＥＸ７−１は、該熱ストレス試験を開始してすぐに撮影したＡＦＭ像及び、電流像を示し、試験ＥＸ７−２は、１．０×１０５秒行った後に撮影したＡＦＭ像及び、電流像を示している。具体的には、導電体８０１ａをソース電極として、導電体８０１ｂをドレイン電極として、導電体８０２をゲート電極として、電位を印加している。
図４９（Ｂ）のＰｈｏｔｏ２の結果及びグレースケールバーより、試験ＥＸ７−１では、観察箇所Ｐ４及び観察箇所Ｐ５のどちらも電流が観測されず、試験ＥＸ７−２では、観察箇所Ｐ４及び観察箇所Ｐ５の半導体８０３のある箇所において、０．５ｐＡ以上かつ３．０ｐＡ以下の電流が観測された。
このことから、ドレイン電極の近傍に位置する半導体８０３の観察箇所Ｐ４及び観察箇所Ｐ５は、暗所環境での熱ストレス試験によってドナー密度が上昇していると考えられる。
＜活性層アイランド中央部のＳＳＲＭの結果＞
次に、一点鎖線Ｕ１−Ｕ２とは別の箇所として、活性層アイランド中央部のＳＳＲＭの結果について説明する。
図５０（Ａ）は、測定したトランジスタＴＲ９の光学顕微鏡写真である。なお、トランジスタＴＲ９の構成、及びトランジスタＴＲ９の導電体８０１ａ、導電体８０１ｂ、導電体８０２、半導体８０３は、トランジスタＴＲ８の記載を参酌する。
図５０（Ｂ）のＰｈｏｔｏ３は、図５０（Ａ）のトランジスタＴＲ９に記した一点鎖線Ｕ３−Ｕ４の断面のＡＦＭ像である。なお、一点鎖線Ｕ３−Ｕ４は、トランジスタＴＲ９のチャネル幅方向に沿っており、半導体８０３の中央部を横切るように位置している。Ｐｈｏｔｏ４は、Ｐｈｏｔｏ３の撮影箇所に対して、ＳＳＲＭ法を行って出力した電流像である。なお、トランジスタＴＲ９の断面加工については、トランジスタＴＲ８の断面加工の記載を参酌する。
図５０（Ｂ）に示すＡＦＭ像、電流像は、トランジスタＴＲ９の一点鎖線Ｕ３−Ｕ４上にある観察箇所Ｐ６乃至観察箇所Ｐ８の部分を示している。
図５０（Ｂ）に示すＡＦＭ像、電流像は、暗所環境での熱ストレス試験を１．０×１０５秒行った後に撮影した像である。該熱ストレス試験の条件は、トランジスタＴＲ９に熱を与える熱源の温度を５０℃とし、トランジスタＴＲ９のゲート電極に印加する電位を２０Ｖとし、トランジスタＴＲ９のドレイン電極に印加する電位を２０Ｖとし、トランジスタＴＲ９のソース電極に印加する電位を０Ｖとしている。具体的には、導電体８０１ａをソース電極として、導電体８０１ｂをドレイン電極として、導電体８０２をゲート電極として、電位を印加している。
図５０（Ｂ）のＰｈｏｔｏ４の結果及びグレースケールバーより、観察箇所Ｐ６の一部分において、０．５ｐＡ以上かつ３．０ｐＡ以下の電流が観測された。また、観察箇所Ｐ７及び観察箇所Ｐ８では、電流は観測されなかった。
このことから、観察箇所Ｐ６、つまり活性層を形成する半導体８０３のチャネル幅の端部において、暗所環境での熱ストレス試験によってドナー密度が上昇したと考えられる。
＜ソース電極近傍のＳＳＲＭの結果＞
次に、一点鎖線Ｕ１−Ｕ２及び一点鎖線Ｕ３−Ｕ４とは別の箇所として、ソース電極近傍のＳＳＲＭの結果について説明する。
図５１（Ａ）は、測定したトランジスタＴＲ１０の光学顕微鏡写真である。なお、トランジスタＴＲ１０の構成、及びトランジスタＴＲ１０の導電体８０１ａ、導電体８０１ｂ、導電体８０２、半導体８０３は、トランジスタＴＲ８の記載を参酌する。
図５１（Ｂ）のＰｈｏｔｏ５は、図５１（Ａ）のトランジスタＴＲ１０に記した一点鎖線Ｕ５−Ｕ６の断面のＡＦＭ像である。なお、一点鎖線Ｕ５−Ｕ６は、トランジスタＴＲ１０のチャネル幅方向に沿っており、導電体８０１ａの近傍の半導体８０３を横切るように位置している。Ｐｈｏｔｏ６は、Ｐｈｏｔｏ５の撮影箇所に対して、ＳＳＲＭ法を行って出力した電流像である。なお、トランジスタＴＲ１０の断面加工については、トランジスタＴＲ８の断面加工の記載を参酌する。
図５１（Ｂ）に示すＡＦＭ像、電流像は、トランジスタＴＲ１０の一点鎖線Ｕ５−Ｕ６上にある観察箇所Ｐ９、及び観察箇所Ｐ１０を示している。
図５１（Ｂ）に示すＡＦＭ像、電流像は、暗所環境での熱ストレス試験を１．０×１０５秒行った後に撮影した像である。該熱ストレス試験の条件は、トランジスタＴＲ１０に熱を与える熱源の温度を５０℃とし、トランジスタＴＲ１０のゲート電極に印加する電位を２０Ｖとし、トランジスタＴＲ１０のドレイン電極に印加する電位を２０Ｖとし、トランジスタＴＲ１０のソース電極に印加する電位を０Ｖとしている。具体的には、導電体８０１ａをソース電極として、導電体８０１ｂをドレイン電極として、導電体８０２をゲート電極として、電位を印加している。
図５１（Ｂ）のＰｈｏｔｏ６の結果及びグレースケールバーより、観察箇所Ｐ９の一部分において、０．５ｐＡ以上かつ３．０ｐＡ以下の電流が観測された。
このことから、観察箇所Ｐ９及び観察箇所Ｐ１０、つまり活性層を形成する半導体８０３の導電体８０１ａの近傍において、暗所環境での熱ストレス試験によってドナー密度が上昇したと考えられる。
上述の結果をまとめると、暗所環境での熱ストレス試験によって劣化した、つまりドナー密度が上昇した半導体８０３の箇所は、ドレイン電極近傍、及びチャネル幅方向の側端部であることが分かる。
（実験４）
実験１のＩｎ−Ｓｎ−Ｚｎ酸化物の電流電圧特性にコブ（図４７におけるＨＵＭＰ）が現れる劣化現象と、実験３のドレイン電極の近傍のチャネル部のドナー密度が上昇している現象について、デバイス計算を用いてモデルの構築を行ったので、下記に説明する。
使用した計算ソフトは、Ｓｉｌｖａｃｏ社のＴＣＡＤシミュレータを使用して、３次元の系で計算を行っている。
計算を行ったときのトランジスタの構成について説明する。図５２（Ａ）乃至図５２（Ｃ）に計算を行ったトランジスタ７００の構造を示す。図５２（Ａ）、及び図５２（Ｃ）はトランジスタ７００の上面図、図５２（Ｂ）はトランジスタ７００の一点鎖線Ｑ１−Ｑ２の断面図である。なお、図５２（Ａ）、及び図５２（Ｃ）は、一部の層を省略して図示している。図５２（Ｃ）は、説明のために、半導体端部７０４ｄ、半導体端部７０４ｅ、及びΔＷを図示し、かつ図５２（Ａ）のハッチングを省略している。
トランジスタ７００は、ゲート電極として機能する導電体７０１を有し、導電体７０１の上部に絶縁体７０２を有し、絶縁体７０２の上部に酸化物半導体７０４を有する。トランジスタ７００は、絶縁体７０２と酸化物半導体７０４の上部に、ソース電極又はドレイン電極の一方として機能する導電体７０３ａと、ソース電極又はドレイン電極の他方として機能する導電体７０３ｂを有する。トランジスタ７００は、酸化物半導体７０４と導電体７０３ａと導電体７０３ｂの上部に絶縁体７０５を有する。
下記に、計算に用いたトランジスタ７００のパラメータと定数を記す。導電体７０１の膜厚は１５０ｎｍであり、仕事関数は４．６ｅＶである。絶縁体７０２の膜厚は５５０ｎｍであり、比誘電率は４．１である。酸化物半導体７０４の膜厚は２０ｎｍであり、電子親和力は４．６ｅＶであり、価電子帯と伝導体の間のエネルギー障壁は２．９ｅＶであり、比誘電率は１５であり、電子移動度は３０ｃｍ２／Ｖｓであり、正孔移動度は、０．０１ｃｍ２／Ｖｓであり、価電子帯の実効状態密度は５．００×１０１８／ｃｍ３であり、伝導帯の実効状態密度は５．００×１０１８／ｃｍ３であり、絶縁体７０５に接する酸化物半導体７０４ｂのドナー密度は６．６０×１０−９／ｃｍ３であり、導電体７０３ａの直下に位置する酸化物半導体７０４ａ及び導電体７０３ｂの直下に位置する酸化物半導体７０４ｃのドナー密度は５．００×１０１８／ｃｍ３である。導電体７０３ａ及び導電体７０３ｂの仕事関数は４．６ｅＶである。絶縁体７０５の比誘電率は４．１であり、膜厚は４５０ｎｍである。トランジスタ７００のチャネル長Ｌは８μｍであり、チャネル幅Ｗは５０μｍである。
本実験では、上述したパラメータに加え、さらに酸化物半導体７０４の端部にあたる半導体端部７０４ｄ及び半導体端部７０４ｅの幅ΔＷと、半導体端部７０４ｄ及び半導体端部７０４ｅのドナー密度Ｎｄをパラメータとして設定する。具体的には、試験ＥＸ８−１乃至試験ＥＸ８−５のドナー密度Ｎｄを、それぞれ１．００×１０１６／ｃｍ３、５．００×１０１６／ｃｍ３、１．００×１０１７／ｃｍ３、５．００×１０１７／ｃｍ３、１．００×１０１８／ｃｍ３とする。試験ＥＸ８−１乃至試験ＥＸ８−５に対して、幅ΔＷを５０ｎｍ、１００ｎｍ、２５０ｎｍ、５００ｎｍと条件を変えていき、各試験に対して全ての幅ΔＷの条件での電流電圧特性を計算する。
図５３に計算の結果を示す。ｄｗ１は幅ΔＷが５０ｎｍの条件であり、ｄｗ２は幅ΔＷが１００ｎｍの条件であり、ｄｗ３は幅ΔＷが２５０ｎｍの条件であり、ｄｗ４は幅ΔＷが５００ｎｍの条件である電流電圧特性を示している。ＩＤ［Ａ］は、ドレイン電流ＩＤを示しており、ＶＧ［Ｖ］は、ゲート電圧Ｖｇｓを示している。
試験ＥＸ８−１、及び試験ＥＸ８−２では、幅ΔＷを増加させても電流電圧特性に変化は見られなかった。試験ＥＸ８−３乃至試験ＥＸ８−５では、幅ΔＷを増加させることで、図４７に示した試験ＥＸ４−１のトランジスタＴＲ５の電流電圧特性と同様に、シフト値が負の値をとり、かつしきい値電圧がプラス側に変化し、コブができる結果となった。つまり、ドナー密度Ｎｄが１．００×１０１７／ｃｍ３以上であるときに、シフト値が負の値をとり、かつしきい値電圧がプラス側に変化すると考えられる。
実験１より、Ｉｎ−Ｓｎ−Ｚｎ酸化物を有するトランジスタを、長時間、ゲート電極及びドレイン電極に高電位を印加した暗所環境での熱ストレス試験に行うことで、該トランジスタの電流電圧特性は、シフト値が負の値をとり、かつしきい値電圧がプラス側に変化して、該トランジスタの輸送特性の劣化が生じる。また、実験１よりドレイン電流ＩＤの増加が起こらなかったことと、実験２よりホットキャリアの発光が観測されなかったことから、インパクトイオン化によるＤＡＨＣ劣化が起きていないと考えられる。
さらに、実験３より、長時間、ゲート電極及びドレイン電極に高電位を印加した暗所環境での熱ストレス試験を行うことで、ドレイン電極の近傍のチャネル部のドナー密度が上昇する。実験４では、実験３の結果を元に劣化モデルを構築して、計算を行ったところ、シフト値が負の値をとり、かつしきい値電圧がプラス側に変化するという、実験１の電流電圧特性が再現された。上述より、暗所環境での熱ストレス試験によるトランジスタの劣化は、ドレイン電極の近傍のチャネル部及びチャネル幅方向におけるチャネル側端部のドナー密度が上昇することが起因として考えられる。
実施例２及び実施例３では、Ｉｎ−Ｓｎ−Ｚｎ酸化物をチャネル形成領域に有するトランジスタのストレス試験とその結果について説明した。本実施例では、Ｉｎ−Ｇａ−Ｚｎ酸化物をチャネル形成領域に有するトランジスタのストレス試験とその結果について説明する。
（実験５）
図５４（Ａ）に、トランジスタＴＲ１１、及びトランジスタＴＲ１２に対して行った試験ＥＸ９−１の結果を示し、図５４（Ｂ）に、トランジスタＴＲ１１に対して行った試験ＥＸ９−２の結果を示す。
トランジスタＴＲ１１、トランジスタＴＲ１２は、ＣＡＡＣ−ＯＳ構造のＩｎ−Ｇａ−Ｚｎ酸化物膜を有する、チャネル長が６μｍ、チャネル幅が５０μｍのトランジスタである。トランジスタＴＲ１１のトランジスタ構造は、図３９に示す逆スタガ構造である。トランジスタＴＲ１２のトランジスタ構造は、図１８（Ａ）に示す逆スタガ構造を基にしたｓ−ｃｈａｎｎｅｌ構造である。ただし、トランジスタＴＲ１２を形成する活性層は、絶縁体６０６ａ、半導体６０６ｂ、絶縁体６０６ｃの積層構造ではなく、単層構造としている（今後、この単層構造の半導体を半導体６０６と表記する）。
トランジスタＴＲ１１は、基板２０１として、ガラス基板を有し、導電体２０４として、スパッタリング法で成膜した厚さ１００ｎｍのタングステン膜を有し、絶縁体２１２として、厚さ４００ｎｍの窒化シリコン膜と厚さ５０ｎｍの酸化窒化シリコン膜の積層を有し、半導体２０６として、厚さ２０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を有し、導電体２１６ａ及び導電体２１６ｂとして、スパッタリング法で成膜した厚さ５０ｎｍのタングステン膜と厚さ４００ｎｍのアルミニウム膜と厚さ１００ｎｍのチタン膜の積層を有し、絶縁体２１８として、厚さ４５０ｎｍの酸化窒化シリコン膜を有している。
トランジスタＴＲ１２は、基板２０１として、ガラス基板を有し、導電体６０４として、スパッタリング法で成膜した厚さ１００ｎｍのタングステン膜を有し、絶縁体６１２として、厚さ４００ｎｍの窒化シリコン膜と厚さ５０ｎｍの酸化窒化シリコン膜の積層を有し、半導体６０６として、厚さ２５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を有し、導電体６１６ａ及び導電体６１６ｂとして、スパッタリング法で成膜した厚さ５０ｎｍのタングステン膜と厚さ４００ｎｍのアルミニウム膜と厚さ１００ｎｍのチタン膜の積層を有し、絶縁体６１８として、厚さ４５０ｎｍの酸化窒化シリコン膜を有している。導電体６１３として、厚さ１００ｎｍのインジウム錫酸化物膜を有している。
試験ＥＸ９−１は、トランジスタＴＲ１１、及びトランジスタＴＲ１２のそれぞれに熱を与える熱源の温度を５０℃とし、それぞれのゲート電極に印加する電位を２０Ｖとし、それぞれのドレイン電極に印加する電位を２０Ｖとし、暗所環境での熱ストレス試験である。試験ＥＸ９−１で取得するデータは、試験開始直後（０秒、図５４（Ａ）ではｉｎｉｔｉａｌと表記）、試験開始１．０×１０２秒後、３．０×１０２秒後、１．０×１０３秒後、３．０×１０３秒後、６．０×１０３秒後の電流電圧特性である。図５４（Ａ）に示す、横軸はゲート電圧を示し、縦軸はドレイン電流を示している。図５４（Ａ）のグラフの中に示す、ΔＶｔｈは、試験開始から終了までにシフトしたしきい値電圧を示している。図５４（Ａ）のグラフの中に示す、ΔＶｄｓは、ドレイン電極−ソース電極間の電圧を示している。
試験ＥＸ９−２は、トランジスタＴＲ１１に熱を与える熱源の温度を５０℃とし、ゲート電極に印加する電位を３０Ｖとし、それぞれのドレイン電極に印加する電位を３０Ｖと、暗所環境での熱ストレス試験である。図５４（Ｂ）に示す試験ＥＸ９−２で取得するデータ、及びグラフの記載については、図５４（Ａ）に示す試験ＥＸ９−１についての記載を参酌する。
図５４（Ａ）より、ストレス試験終了時において、トランジスタＴＲ１１のしきい値電圧は、プラス側に０．２３Ｖ変化し、トランジスタＴＲ１２のしきい値電圧は、マイナス側に０．２６Ｖ変化する結果となった。トランジスタＴＲ１２のしきい値電圧がマイナス側に変化した要因としては、ドレイン電流によるチャネル中のドナー密度が上昇したことが考えられる。
なお、トランジスタＴＲ１１への印加ストレスについて、初期電流量は２２０ｍＡであり、試験終了間際での電流量は２１８ｍＡであった。トランジスタＴＲ１２への印加ストレスについて、初期電流量は４００ｍＡであり、試験終了間際での電流量は４１９ｍＡであった。このことから、トランジスタＴＲ１２のチャネル中のドナー密度が上昇した要因として、チャネル中に流れる電流の量に依存していると考えられる。
なお、トランジスタＴＲ１１とトランジスタＴＲ１２で、電流量に差が現れたのは、トランジスタＴＲ１２はｓ−ｃｈａｎｎｅｌ構造を有しているからである。実施の形態３でも述べたが、トランジスタにｓ−ｃｈａｎｎｅｌ構造を適用することで、該トランジスタのオン電流の量を高くすることができる。
試験ＥＸ９−１の結果の比較として、さらに大きい電流をＩｎ−Ｇａ−Ｚｎ酸化物を含むトランジスタに流し、その劣化現象を観察するため、試験ＥＸ９−２を行った。図５４（Ｂ）に示すとおり、試験ＥＸ９−２を行った結果、トランジスタＴＲ１１の電流電圧特性において、コブが発生した。つまり、ゲート電極に印加する電位を３０Ｖとし、それぞれのドレイン電極に印加する電位を３０Ｖとし、暗所環境での熱ストレス試験を行った結果、トランジスタＴＲ１１の輸送特性が大きく劣化する結果となった。
（実験６）
図５４（Ｃ）に、トランジスタＴＲ１３、及びトランジスタＴＲ１４に対して行った試験ＥＸ９−３を示す。
トランジスタＴＲ１３、トランジスタＴＲ１４は、ＣＡＡＣ−ＯＳ構造のＩｎ−Ｇａ−Ｚｎ酸化物膜を有する、チャネル長が６μｍ、チャネル幅が１０μｍのトランジスタである。トランジスタＴＲ１３のトランジスタ構造は、図３９に示す逆スタガ構造である。トランジスタＴＲ１４のトランジスタ構造は、図１８（Ａ）に示す逆スタガ構造を基にしたｓ−ｃｈａｎｎｅｌ構造である。ただし、トランジスタＴＲ１４を形成する半導体は、トランジスタＴＲ１２と同様に、絶縁体６０６ａ、半導体６０６ｂ、絶縁体６０６ｃの積層構造ではなく、半導体６０６の単層構造としている。
トランジスタＴＲ１３を形成している材料は、トランジスタＴＲ１１の記載を参酌する。
トランジスタＴＲ１４を形成している材料は、トランジスタＴＲ１２の記載を参酌する。
試験ＥＸ９−３は、トランジスタＴＲ１３、及びトランジスタＴＲ１４のそれぞれに熱を与える熱源の温度を５０℃とし、それぞれのゲート電極に印加する電位を６Ｖとし、それぞれのドレイン電極に印加する電位を３０Ｖと、暗所環境での熱ストレス試験である。試験ＥＸ９−３で取得するデータは、試験開始直後（０秒、図５４（Ｃ）ではｉｎｉｔｉａｌと表記）、試験開始８．０×１０３秒後、１．６×１０４秒後、２．４×１０４秒後の電流電圧特性である。図５４（Ｃ）に示す、横軸はゲート電圧を示し、縦軸はドレイン電流を示している。図５４（Ｃ）のグラフの中に示す、ΔＶｔｈは、試験開始から終了までにシフトしたしきい値電圧を示している。図５４（Ｃ）のグラフの中に示す、ΔＶｄｓは、ドレイン電極−ソース電極間の電圧を示している。
図５４（Ｃ）より、試験終了時において、トランジスタＴＲ１３、及びトランジスタＴＲ１４のしきい値電圧は、それぞれマイナス側に０．０５Ｖシフト、マイナス側に０．０１Ｖシフトする結果となった。つまり、トランジスタＴＲ１３、及びトランジスタＴＲ１４のともにストレス試験による顕著な劣化は現れていないことが分かる。
（実験７）
図５５に、トランジスタＴＲ１３、及びトランジスタＴＲ１４に対して行ったホットキャリア観測の結果を示す。なお、ホットキャリアの観察は、浜松ホトニクス社製のエミッション顕微鏡（ＰＨＥＭＯＳ−１０００）を用いており、本観測は、ＣＣＤカメラで撮影したものである。なお、ＣＣＤカメラの観察波長範囲は、３００ｎｍ以上かつ１１００ｎｍ以下（可視光領域）となっている。
図５５は、前述の実験６と同じストレス条件下でトランジスタＴＲ１３、及びトランジスタＴＲ１４を観察した結果である。図５５に記載されているＤはドレイン電極を示し、Ｇはゲート電極を示し、Ｓはソース電極を示している。図５５の結果から、トランジスタＴＲ１３、及びトランジスタＴＲ１４の両方において、ホットキャリアに由来する発光が、ゲート電極と重なるドレイン電極の箇所の両角に観測された。
本実施例の実験６及び実験７より、Ｉｎ−Ｇａ−Ｚｎ酸化物を有するトランジスタにおいて、ホットキャリアが発生しても、ＤＡＨＣ注入やＣＨＥ（Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ）注入が起こらないという高い信頼性を有することが示された。
ホットキャリアが生じても、ホットキャリアによる劣化が生じない理由として、Ｉｎ−Ｇａ−Ｚｎ酸化物がワイドギャップ半導体であるからと考えられる。例えば、ＤＡＨＣ注入の要因として、チャネル内で起こるインパクトイオン化が挙げられるが、インパクトイオン化を引き起こす場合、理論的に活性層に適用される半導体のバンドギャップのおよそ１．５倍のエネルギーをホットキャリアが有する必要がある。Ｉｎ−Ｇａ−Ｚｎ酸化物の場合、バンドギャップの値がおよそ３ｅＶであるため、インパクトイオン化を引き起こすにはおよそ４．５ｅＶのエネルギーが必要となり、本実施例の実験５及び実験６で行った局所電界の条件では、該エネルギーを有するホットキャリアは観測されていない。したがって、試験ＥＸ９−１乃至試験ＥＸ９−３の条件では、Ｉｎ−Ｇａ−Ｚｎ酸化物を有するトランジスタにおいて、インパクトイオン化ならびにＤＡＨＣ注入は起きていないと考えられる。
実施例２の試験ＥＸ３では、ｎｃ−ＯＳ構造のＩｎ−Ｓｎ−Ｚｎ酸化物を有するトランジスタＴＲ３に対して、ゲート電圧を２０Ｖ、ドレイン電圧を２０Ｖ、ソース電圧を０Ｖ、熱源の温度を５０℃とし、暗所環境での熱ストレス試験を０秒から１．０×１０４秒まで行った結果を示した。また、実施例３の試験ＥＸ４−１では、ＣＡＡＣ−ＯＳ構造のＩｎ−Ｇａ−Ｚｎ酸化物を有するトランジスタＴＲ４と、ＣＡＡＣ−ＯＳ構造のＩｎ−Ｓｎ−Ｚｎ酸化物を有するトランジスタＴＲ５と、に対して、ゲート電圧を２０Ｖ、ドレイン電圧を２０Ｖ、ソース電圧を０Ｖ、熱源の温度を５０℃と、暗所環境での熱ストレス試験を０秒から１．０×１０５秒まで行った結果を示した。本実施例では、ＣＡＡＣ−ＯＳ構造のＩｎ−Ｓｎ−Ｚｎ酸化物を有するトランジスタと、ｎｃ−ＯＳ構造のＩｎ−Ｓｎ−Ｚｎ酸化物を有するトランジスタのそれぞれの作製工程の途中に酸素ドーピングを行い、それらのトランジスタに対して、暗所環境での熱ストレス試験を行った結果について説明する。
図５６（Ａ）（Ｂ）のそれぞれに、トランジスタＴＲ１５及びトランジスタＴＲ１６に対して行った試験ＥＸ１１の結果を示し、図５７（Ａ）（Ｂ）のそれぞれに、トランジスタＴＲ１５及びトランジスタＴＲ１６に対して行った試験ＥＸ１２の結果を示す。
トランジスタＴＲ１５は、ＣＡＡＣ−ＯＳ構造のＩｎ−Ｓｎ−Ｚｎ酸化物膜を有し、チャネル長が６μｍ、チャネル幅が５０μｍのトランジスタである。トランジスタＴＲ１５は、図５８の模式図に示すトランジスタ２００ａの構造を有する。トランジスタ２００ａは、図３９に示すトランジスタ２００の絶縁体２１８上に絶縁体２１９を有する構造である。トランジスタＴＲ１５は、導電体２０４として、スパッタリング法で成膜した厚さ１５０ｎｍのタングステン膜を有し、絶縁体２１２として、厚さ４００ｎｍの窒化シリコン膜と厚さ５０ｎｍの酸化窒化シリコン膜の積層を有し、導電体２１６ａ及び導電体２１６ｂとして、スパッタリング法で成膜した厚さ５０ｎｍのタングステン膜と厚さ４００ｎｍのアルミニウム膜と厚さ１００ｎｍのチタン膜の積層を有し、絶縁体２１８として、厚さ４５０ｎｍの酸化窒化シリコン膜を有し、絶縁体２１９として、厚さ１００ｎｍの窒化シリコン膜を有している。
トランジスタＴＲ１５は、半導体２０６として、スパッタリング法で形成した厚さ３５ｎｍのＩｎ−Ｓｎ−Ｚｎ酸化物膜を有する。Ｉｎ−Ｓｎ−Ｚｎ酸化物膜は、スパッタリングターゲットをＩｎ：Ｓｎ：Ｚｎ＝１：１：１（原子数比）のターゲットとし、スパッタリングガスとして２０ｓｃｃｍのアルゴンと１０ｓｃｃｍの酸素を成膜室に供給し、成膜室内の圧力を０．４Ｐａに制御し、２００Ｗの直流電力を供給し、成膜時の基板温度を３００℃として、形成されたものである。
なお、トランジスタＴＲ１５は、絶縁体２１９を形成する前に、絶縁体２１８上に厚さ５ｎｍのインジウム錫酸化物膜を形成している。該インジウム錫酸化物膜の形成後、酸素雰囲気で加熱を行い、該インジウム錫酸化物膜に酸素のドープを行っている。この工程を行うことにより、絶縁体２１８、半導体２０６に酸素を供給することができる。その後、該インジウム錫酸化物膜をエッチングによって除去し、絶縁体２１９を形成している。
トランジスタＴＲ１６は、ｎｃ−ＯＳ構造のＩｎ−Ｓｎ−Ｚｎ酸化物膜を有し、チャネル長が６μｍ、チャネル幅が５０μｍのトランジスタである。トランジスタＴＲ１６は、図５８の模式図に示すトランジスタ２００ａの構造を有する。トランジスタ２００ａは、図３９に示すトランジスタ２００の絶縁体２１８上に絶縁体２１９を有する構造である。トランジスタＴＲ１６は、導電体２０４として、スパッタリング法で成膜した厚さ１５０ｎｍのタングステン膜を有し、絶縁体２１２として、厚さ４００ｎｍの窒化シリコン膜と厚さ５０ｎｍの酸化窒化シリコン膜の積層を有し、導電体２１６ａ及び導電体２１６ｂとして、スパッタリング法で成膜した厚さ５０ｎｍのタングステン膜と厚さ４００ｎｍのアルミニウム膜と厚さ１００ｎｍのチタン膜の積層を有し、絶縁体２１８として、厚さ４５０ｎｍの酸化窒化シリコン膜を有している。
トランジスタＴＲ１６は、半導体２０６として、スパッタリング法で形成した厚さ３５ｎｍのＩｎ−Ｓｎ−Ｚｎ酸化物膜を有する。Ｉｎ−Ｓｎ−Ｚｎ酸化物膜は、スパッタリングターゲットをＩｎ：Ｓｎ：Ｚｎ＝２：１：３（原子数比）のターゲットとし、スパッタリングガスとして３０ｓｃｃｍの酸素を成膜室に供給し、成膜室内の圧力を０．４Ｐａに制御し、２００Ｗの直流電力を供給し、成膜時の基板温度を３００℃として、形成されたものである。
なお、トランジスタＴＲ１６は、トランジスタＴＲ１５と同様に、絶縁体２１９を形成する前に、絶縁体２１８上に厚さ５ｎｍのインジウム錫酸化物膜を形成している。該インジウム錫酸化物膜の形成後、酸素雰囲気で加熱を行い、該インジウム錫酸化物膜に酸素のドープを行っている。この工程を行うことにより、絶縁体２１８、半導体２０６に酸素を供給することができる。その後、該インジウム錫酸化物膜をエッチングによって除去し、絶縁体２１９を形成する。
図５６（Ａ）は、トランジスタＴＲ１５について試験ＥＸ１１を行った結果を表し、図５６（Ｂ）は、トランジスタＴＲ１６について試験ＥＸ１１を行った結果を表している。試験ＥＸ１１は、トランジスタＴＲ１５、及びトランジスタＴＲ１６のそれぞれに熱を与える熱源の温度を６０℃とし、それぞれのゲート電極に印加する電位を３０Ｖとし、暗所環境で測定した熱ストレス試験である。なお、条件１は、ドレイン−ソース間電圧を０．１Ｖとしたときの電流電圧特性の測定結果を示し、条件２は、ドレイン−ソース間電圧を２０Ｖとしたときの電流電圧特性の測定結果を示している。加えて、条件２−ｍは、条件２で取得したデータを基に、電界効果移動度を算出した結果を示している。また、条件１、条件２、条件２−ｍのそれぞれのデータは、時刻Ｔ０乃至時刻Ｔ４に取得したものである。時刻Ｔ０は、試験開始直後（０秒）とし、時刻Ｔ１は、試験開始１．０×１０２秒後とし、時刻Ｔ２は、６．０×１０２秒後とし、時刻Ｔ３は、１．８×１０３秒後とし、時刻Ｔ４は、３．６×１０３秒後としている。なお、ＩＤ［Ａ］は、ドレイン電流ＩＤを示しており、ＶＧ［Ｖ］は、ゲート電圧Ｖｇｓを示している。
図５７（Ａ）は、トランジスタＴＲ１５について試験ＥＸ１２を行った結果を表し、図５７（Ｂ）は、トランジスタＴＲ１６について試験ＥＸ１２を行った結果を表している。試験ＥＸ１２は、トランジスタＴＲ１５、及びトランジスタＴＲ１６のそれぞれに熱を与える熱源の温度を６０℃とし、それぞれのゲート電極に印加する電位を−３０Ｖとし、暗所環境で測定した熱ストレス試験である。なお、条件１は、ドレイン−ソース間電圧を０．１Ｖとしたときの電流電圧特性の測定結果を示し、条件２は、ドレイン−ソース間電圧を２０Ｖとしたときの電流電圧特性の測定結果を示している。加えて、条件２−ｍは、条件２で取得したデータを基に、電界効果移動度を算出した結果を示している。また、条件１、条件２、条件２−ｍのそれぞれのデータは、時刻Ｔ０乃至時刻Ｔ４に取得したものである。時刻Ｔ０は、試験開始直後（０秒）とし、時刻Ｔ１は、試験開始１．０×１０２秒後とし、時刻Ｔ２は、６．０×１０２秒後とし、時刻Ｔ３は、１．８×１０３秒後とし、時刻Ｔ４は、３．６×１０３秒後としている。なお、ＩＤ［Ａ］は、ドレイン電流ＩＤを示しており、ＶＧ［Ｖ］は、ゲート電圧Ｖｇｓを示している。
図５６（Ａ）（Ｂ）より、トランジスタＴＲ１５、及びトランジスタＴＲ１６のそれぞれにおいて、しきい値電圧の変動が極めて小さいことが分かる。試験ＥＸ１１の条件２において、トランジスタＴＲ１５のしきい値電圧の変動は、プラス方向に０．２１Ｖであり、トランジスタＴＲ１６のしきい値電圧の変動は、プラス方向に０．２９Ｖであった。また、時刻Ｔ０乃至時刻Ｔ４でドレイン電流ＩＤが１．０×１０−１２Ａとなるゲート電圧Ｖｇｓの変化量をシフト値とした場合、試験ＥＸ１１の条件２において、トランジスタＴＲ１５のシフト値は、０．１３Ｖであり、トランジスタＴＲ１６のシフト値は、０．２７Ｖであった。
また、トランジスタＴＲ１５、及びトランジスタＴＲ１６のそれぞれの電界効果移動度についても高い値が得られた。トランジスタＴＲ１５の電界効果移動度は、最大で２７．７ｃｍ２／（Ｖ・ｓ）となり、トランジスタＴＲ１６の電界効果移動度は、最大で２６．１ｃｍ２／（Ｖ・ｓ）となった。
図５７（Ａ）（Ｂ）より、トランジスタＴＲ１５、及びトランジスタＴＲ１６のそれぞれにおいて、しきい値電圧の変動が小さいことが分かる。試験ＥＸ１２の条件２において、トランジスタＴＲ１５のしきい値電圧の変動は、マイナス方向に１．５５Ｖであり、トランジスタＴＲ１６のしきい値電圧の変動は、マイナス方向に１．２３Ｖであった。また、時刻Ｔ０乃至時刻Ｔ４でドレイン電流ＩＤが１．０×１０−１２Ａとなるゲート電圧Ｖｇｓの変化量をシフト値とした場合、試験ＥＸ１２の条件２において、トランジスタＴＲ１５のシフト値は、−１．６４Ｖであり、トランジスタＴＲ１６のシフト値は、１．２６Ｖであった。
また、トランジスタＴＲ１５、及びトランジスタＴＲ１６のそれぞれの電界効果移動度についても、試験ＥＸ１１と同様に、高い値が得られた。トランジスタＴＲ１５の電界効果移動度は、最大で２７．４ｃｍ２／（Ｖ・ｓ）となり、トランジスタＴＲ１６の電界効果移動度は、最大で２５．９ｃｍ２／（Ｖ・ｓ）となった。
以上の試験ＥＸ１１及び試験ＥＸ１２の結果から、Ｉｎ−Ｓｎ−Ｚｎ酸化物の有するトランジスタに対して酸素をドープすることによって、信頼性の良い、かつ電界効果移動度の高いトランジスタを実現することができる。
なお、本実施例は、本明細書に示す他の実施の形態と適宜組み合わせることができる。
Ｍ１０１ トランジスタ
Ｍ１０２ トランジスタ
Ｍ１０４ トランジスタ
Ｍ１０５ トランジスタ
Ｍ１０６ トランジスタ
Ｍｏｓ１ トランジスタ
Ｍｏｓ２ トランジスタ
Ｍｏｓ３ トランジスタ
Ｍｏｓ４ トランジスタ
Ｍｏｓ５ トランジスタ
ＩＮＶ１０１ インバータ
ＩＮＶ１０２ インバータ
Ｃ１０１ キャパシタ
Ｃ１０２ キャパシタ
Ｃ１０３ キャパシタ
Ｃ１０４ キャパシタ
Ｃ１０５ キャパシタ
ＢＬ 配線
ＢＬＢ 配線
ＢＲＬ 配線
ＲＷＬ 配線
ＷＬ 配線
ＷＬＣ 配線
ＳＬ 配線
ＦＮ１ ノード
ＦＮ２ ノード
ＦＮ３ ノード
ＦＮ４ ノード
ＦＮ５ ノード
ＮＥＴ１ ノード
ＮＥＴ２ ノード
Ｑ 信号
Ｄ 信号
ＤＢ 信号
ＣＥ 信号
ＷＥ 信号
ＲＥ 信号
ＯＳＧ 信号
ＷＬＥ 選択用信号
ＷＤＡＴＡ データ信号
ＲＤＡＴＡ データ信号
ＡＤＤＲ アドレス信号
４１ 絶縁体
４２ 絶縁体
５１ トランジスタ
５２ トランジスタ
５３ トランジスタ
５４ トランジスタ
５８ 容量素子
６０ 光電変換素子
６６ 電極
７１ 配線
７２ 配線
７４ 配線
７５ 配線
７６ 配線
７７ 配線
７８ 配線
７９ 配線
８１ 導電体
２００ トランジスタ
２００ａ トランジスタ
２０１ 基板
２０４ 導電体
２０６ 半導体
２１２ 絶縁体
２１６ａ 導電体
２１６ｂ 導電体
２１８ 絶縁体
２１９ 絶縁体
３００Ａ トランジスタ
３００Ｂ トランジスタ
３０１ 基板
３０２ 導電体
３０３ 酸化物半導体
３０３ａ 酸化物半導体
３０３ｂ 酸化物半導体
３０３ｃ 酸化物半導体
３０４ 導電体
３０５ 導電体
３０６ 絶縁体
３１１ 絶縁体
４００ 基板
４０２ 絶縁体
４０４ 導電体
４０６ 半導体積層
４０６ａ 絶縁体
４０６ｂ 半導体
４０６ｃ 絶縁体
４０８ 絶縁体
４１２ 絶縁体
４１３ 導電体
４１６ａ 導電体
４１６ｂ 導電体
４１８ 絶縁体
４２３ａ 低抵抗領域
４２３ｂ 低抵抗領域
４２４ａ 導電体
４２４ｂ 導電体
４２６ａ 導電体
４２６ｂ 導電体
４２８ 絶縁体
６００ 基板
６０４ 導電体
６０６ａ 絶縁体
６０６ｂ 半導体
６０６ｃ 絶縁体
６１２ 絶縁体
６１３ 導電体
６１６ａ 導電体
６１６ｂ 導電体
６１８ 絶縁体
６２０ 絶縁体
７００ トランジスタ
７０１ 導電体
７０２ 絶縁体
７０３ａ 導電体
７０３ｂ 導電体
７０４ 酸化物半導体
７０４ａ 酸化物半導体
７０４ｂ 酸化物半導体
７０４ｃ 酸化物半導体
７０４ｄ 半導体端部
７０４ｅ 半導体端部
７０５ 絶縁体
８０１ａ 導電体
８０１ｂ 導電体
８０２ 導電体
８０３ 半導体
１１００ 半導体装置
１１０３ メモリセル
１１０４ メモリセル
１１０５ メモリセル
１２００ 半導体装置
１２０１ 記憶回路
１２０２ 記憶回路
１２０３ 記憶回路
１２０４ 回路
１２０９ トランジスタ
１２１０ トランジスタ
１２１２ トランジスタ
１２１３ トランジスタ
１２１５ トランジスタ
１２１７ トランジスタ
１２１８ トランジスタ
１２１９ 容量素子
１２２０ 容量素子
１２４０ 配線
１２４１ 配線
１２４２ 配線
１２４３ 配線
１２４４ 配線
１３００ 半導体装置
１３０１ ＣＰＵコア
１３０２ パワーコントローラ
１３０３ パワースイッチ
１３０４ キャッシュ
１３０５ バスインターフェース
１３０６ デバッグインターフェース
１３０７ 制御装置
１３０８ ＰＣ
１３０９ パイプラインレジスタ
１３１０ パイプラインレジスタ
１３１１ ＡＬＵ
１３１２ レジスタファイル
１３２２ 周辺回路
１３２３ データバス
１６００ 半導体装置
１６０１ メモリセルアレイ以外の回路部
１６１０ メモリセルアレイ
１６２１ ローデコーダ
１６２２ ワード線ドライバ回路
１６３０ ビット線ドライバ回路
１６３１ カラムデコーダ
１６３２ プリチャージ回路
１６３３ センスアンプ
１６３４ 回路
１６４０ 出力回路
１６６０ コントロールロジック回路
１７５０ インターポーザ
１７５１ チップ
１７５２ 端子
１７５３ モールド樹脂
１７６０ パネル
１７６１ プリント配線基板
１７６２ パッケージ
１７６３ ＦＰＣ
１７６４ バッテリー
１８００ 半導体装置
１８０１ 通信器
１８０２ アンテナ
１８０３ 無線信号
１８０４ アンテナ
１８０５ 整流回路
１８０６ 定電圧回路
１８０７ 復調回路
１８０８ 変調回路
１８０９ 論理回路
１８１０ 記憶回路
１８１１ ＲＯＭ
１９０１ 筐体
１９０２ 筐体
１９０３ 表示部
１９０４ 表示部
１９０５ マイクロフォン
１９０６ スピーカ
１９０７ 操作キー
１９０８ スタイラス
１９１１ 筐体
１９１２ 筐体
１９１３ 表示部
１９１４ 表示部
１９１５ 接続部
１９１６ 操作キー
１９２１ 筐体
１９２２ 表示部
１９２３ キーボード
１９２４ ポインティングデバイス
１９３１ 筐体
１９３２ 冷蔵室用扉
１９３３ 冷凍室用扉
１９４１ 筐体
１９４２ 筐体
１９４３ 表示部
１９４４ 操作キー
１９４５ レンズ
１９４６ 接続部
１９５１ 車体
１９５２ 車輪
１９５３ ダッシュボード
１９５４ ライト
５１００ ペレット
５１２０ 基板
５１６１ 領域
５２００ ペレット
５２０１ イオン
５２０３ 粒子
５２２０ 基板
５２３０ ターゲット
５２４０ プラズマ
５２６０ 加熱機構

Claims (15)

  1. トランジスタを有する半導体装置であって、
    前記トランジスタは酸化物を有し、
    前記酸化物はインジウム、亜鉛、及び元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム又はスズ）を含み、
    前記酸化物はｃ軸方向に配向している結晶構造を有し、
    前記酸化物のキャリア密度は８×１０１１／ｃｍ３未満であり、
    前記酸化物の膜密度は、前記酸化物が単結晶構造を有するときの値の９０％以上の値であり、
    前記トランジスタは耐電圧性及び耐電流性を有することを特徴とする半導体装置。
  2. 請求項１において、
    前記酸化物のキャリア密度は１×１０１１／ｃｍ３未満であり、かつ１×１０−９／ｃｍ３以上であることを特徴とする半導体装置。
  3. 請求項１、又は請求項２において、
    前記酸化物の、電子スピン共鳴によって観測される、ｇ値が１．９０以上かつ１．９５以下である信号のスピン密度が、１×１０１７ｓｐｉｎｓ／ｃｍ３以下であることを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記トランジスタは、第１乃至第３の導電膜と、絶縁膜と、第１乃至第３の酸化物半導体膜を有し、
    前記第２の酸化物半導体膜は、前記酸化物を有し、
    前記第２の酸化物半導体膜は、前記第１の酸化物半導体膜と前記第３の酸化物半導体膜の間に位置する第１領域を有し、
    前記第１の導電膜は、少なくとも前記第１乃至第３の酸化物半導体膜のいずれかに接する第２領域を有し、
    前記第２の導電膜は、少なくとも前記第１乃至第３の酸化物半導体膜のいずれかに接する第３領域を有し
    前記絶縁膜は、前記第３の酸化物半導体膜の上面と接する第４領域を有し、
    前記第３の導電膜と前記第１領域とは、前記絶縁膜を介して、互いに重畳する構成であることを特徴とする半導体装置。
  5. 請求項１乃至請求項３のいずれか一において、
    前記トランジスタは、第１乃至第３の導電膜と、絶縁膜と、第１乃至第３の酸化物半導体膜を有し、
    前記第２の酸化物半導体膜は、前記酸化物を有し、
    前記第２の酸化物半導体膜は、前記第１の酸化物半導体膜と前記第３の酸化物半導体膜の間に位置する第１領域を有し、
    前記第１の導電膜は、少なくとも前記第１乃至第３の酸化物半導体膜のいずれかに接する第２領域を有し、
    前記第２の導電膜は、少なくとも前記第１乃至第３の酸化物半導体膜のいずれかに接する第３領域を有し
    前記絶縁膜は、前記第１の酸化物半導体膜の下部と接する第４領域を有し、
    前記第３の導電膜と前記第１領域とは、前記絶縁膜を介して、互いに重畳する構成であることを特徴とする半導体装置。
  6. 請求項４又は請求項５において、
    前記第１及び第３の酸化物半導体膜の少なくとも一方は、前記酸化物を有することを特徴とする半導体装置。
  7. 成膜室と、前記成膜室内に配置されたターゲットと、基板と、を用いるスパッタリング法による酸化物の成膜方法であり、かつ、ｃ軸方向に配向している結晶構造を有し、キャリア密度が８×１０１１／ｃｍ３未満であり、膜密度は前記酸化物が単結晶構造を有するときの値の９０％以上である酸化物の成膜方法であって、
    前記成膜室に酸素又は／及び希ガスを有するスパッタガスを供給した後、前記ターゲットと前記基板との間に電位差を与えることで、前記ターゲットの近傍に前記スパッタガスのイオンを有するプラズマを生成し、
    前記スパッタガスのイオンが前記電位差によって、前記ターゲットに向けて加速され、
    加速された前記スパッタガスのイオンが前記ターゲットを衝撃することで、前記ターゲットから平板状の複数の元素を有する化合物よりなる複数の粒子、前記ターゲットを構成する原子、及び前記ターゲットを構成する原子の集合体を剥離させ、
    前記複数の平板状の粒子は、前記プラズマの中を飛翔する際、前記スパッタガスのイオンから負の電荷を受け取ることで、前記複数の平板状の粒子の表面が負に帯電し、
    前記負に帯電した平板状の粒子の一つは、前記基板上に前記表面を向けて堆積し、
    前記負に帯電した平板状の粒子の別の一つは、前記基板上で、前記負に帯電した平板状の粒子の一つと互いに反発し合いながら、前記基板上の前記負に帯電した平板状の粒子の一つと離れた領域に堆積し、
    前記負に帯電した平板状の粒子の一つと、前記負に帯電した平板状の粒子の別の一つとの隙間に、前記原子、及び前記原子の集合体が入り込み、
    前記原子、及び前記原子の集合体が、前記平板状の粒子の隙間を横方向に成長することで、前記負に帯電した平板状の粒子の一つと、前記負に帯電した平板状の粒子の別の一つとの隙間を埋めることを特徴とする酸化物の作製方法。
  8. 請求項７において、
    前記横方向の成長は、前記平板状の粒子と同一構成を有して前記平板状の粒子より成長し、前記平板状の粒子の隙間を埋めることを特徴とする酸化物の作製方法。
  9. 請求項７又は請求項８において、
    前記平板状の粒子が積層して薄膜構造を形成することを特徴とする酸化物の作製方法。
  10. 請求項７乃至請求項９のいずれか一において、
    前記酸化物の形成温度よりも高い温度、かつ前記酸化物が異なる結晶構造になる温度よりも低い温度で、前記酸化物に対して熱アニール又はＲＴＡを行うことを特徴とする酸化物の作製方法。
  11. 請求項１０において、
    前記熱アニール又はＲＴＡの温度が、３００℃を超えて１５００℃未満であることを特徴とする酸化物の作製方法。
  12. 請求項１０又は請求項１１において、前記熱アニール又はＲＴＡを酸素雰囲気で行うことを特徴とする酸化物の作製方法。
  13. 請求項７乃至請求項１２のいずれか一において、
    前記酸化物は、非晶質構造を有する表面上に形成されることを特徴とする酸化物の作製方法。
  14. 請求項７乃至請求項１３のいずれか一において、
    前記ターゲットは、インジウムと、亜鉛と、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム又はスズ）と、酸素と、を有し、
    前記ターゲットは、多結晶構造を有する領域を有することを特徴とする酸化物の作製方法。
  15. トランジスタを有する半導体装置であって、
    前記トランジスタは、請求項７乃至請求項１４のいずれか一に記載の酸化物を有する半導体装置。
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