JP2571992B2 - 液晶表示装置用薄膜トランジスタ - Google Patents

液晶表示装置用薄膜トランジスタ

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JP2571992B2 JP5281392A JP5281392A JP2571992B2 JP 2571992 B2 JP2571992 B2 JP 2571992B2 JP 5281392 A JP5281392 A JP 5281392A JP 5281392 A JP5281392 A JP 5281392A JP 2571992 B2 JP2571992 B2 JP 2571992B2
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    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は液晶表示装置用薄膜トラ
ンジスタのマトリックスアレイに係り、特に、ゲート電
極部なしにゲートライン使用による開口率の増進および
構造の単純化に従う工程効率を強化させ、トランジスタ
のチャンネルに関連された信号ラインとドレイン電極の
部分に対してほぼ円形を有するようにしてトランジスタ
のチャンネル幅を改善した液晶表示装置用薄膜トランジ
スタに関する。
【０００２】
【従来の技術】薄膜トランジスタは、たとえば、液晶表
示装置内の画素電極の選択的駆動のため電気的スイッチ
ング素子に用いられる半導体素子としてＭＯＳトランジ
スタの逆スタガード形態を有することが一般的である。
この素子は基板、たとえばガラス基板上にゲート電極を
蒸着パターニングし、その上に絶縁層とチャンネル形成
のための非晶質シリコン層、そして、信号ラインに連結
されたソース電極、およびドレイン電極がパターン形成
されて１つのトランジスタが構成される。係る素子は応
用面においてマトリックス状に多数配置され、その中の
１つの素子を見ると図１７のマトリックス上における薄
膜トランジスタのゲート、ソースラインとドレイン電極
の配置を示す概略説明図のように、ゲートライン１とソ
ースライン２とが重なる形態をしており、また、ドレイ
ン電極３がソースライン２と離隔されて配置された形態
をするようになる。前記ゲートラインのゲート電極部
１′とソースあるいはドレイン電極２′，３との間には
言及した絶縁層と半導体層６とが介される。
【０００３】図に示すように、ソース−ドレイン電極
２′，３がトランジスタ形成領域に配置され、ソースか
らの信号はその下部に配置されたチャンネル層すなわ
ち、半導体層を経由してドレイン電極に伝達されるが、
マトリックス状に配列されるこれら素子はソースあるい
はゲート電極を結ぶアドレスラインに連結され、ストリ
ップタイプのこれらライン上に従来の素子が形成される
ため、これを製造する工程上において、ドレイン電極の
一側に連結される画素電極の占有位置の制限と、さらに
マトリックス配列の構造が複雑になり、この配列は微示
次元の配列であるため工程上成功列が低下される。
【０００４】前述したようにソース−ドレイン電極
２′，３がトランジスタ形成領域に配線され、ソースか
らの信号はその下部に配置されたチャンネル層すなわ
ち、半導体層を経由してドレイン電極に伝達されるが、
このチャンネル層の幅はソース−ドレイン電極の幅によ
り制限されるため、チャンネル幅の改善は電極パターン
の形態に左右される。チャンネル幅の改善は優先的には
より大きい駆動電流を要求する画素電流に満たすほどの
オン電流を供給しようとする意図から出発するが、この
ため、ゲート電極の幅の改善は素子の大きさあるいは全
体配列上においても好ましいことがなく、オフ電流も同
時に増加する。特に、マトリックス状に配列されるこれ
らの素子はソースあるいはゲート電極を結ぶアドレスラ
インに連結されるが、ストリップタイプのこれらライン
上に素子形成のためのゲート電極の広がった幅に依存し
て従来の素子が形成されるため、これを製造する工程上
にみるときも容易なものではなく失敗率も高いものであ
った。
【０００５】
【発明の目的】本発明は前記した背景下においてなされ
たものであり、その目的は製造工程が容易であり、オン
電流がより改善された薄膜トランジスタのマトリックス
に配列された構造を提供することであり、アドレスライ
ンの中に素子形成のためのゲート電極部を形成すること
なしにライン上に形成されるようにしたマトリックスア
レイ上に配置された液晶表示装置用薄膜トランジスタを
提供することである。
【０００６】さらに、本発明の目的は、ゲートアドレス
ライン上に形成された素子のチャンネル幅の改善のた
め、信号ラインのソース電極に対してほぼ円形を有する
ようにしてチャンネル幅を増加させてオン電流を大きく
した駆動力のある液晶表示装置用薄膜トランジスタを提
供することである。
【０００７】さらに、本発明の目的は画素電極の多様な
配置を可能であるようにし、少なくとも１つの素子で多
数の画素電極を駆動することができる液晶表示装置用薄
膜トランジスタを提供することである。
【０００８】
【課題を解決するための手段】前記目的を達成するため
本発明は、ストリップタイプのゲートアドレスラインと
ソース信号ラインのマトリックス状に配列される薄膜ト
ランジスタにおいて、前記ゲートアドレスライン上に形
成される絶縁層、チャンネル伝導層である半導体層、チ
ャンネル層の一方の一部の上を経由して形成されるソー
スラインと、これに離隔されて平行配置されるドレイン
電極と、このドレイン電極のいずれの一方に連結される
少なくとも１つの画素電極を含んでマトリックス状に配
置されることを特徴とするマトリックスアレイに配置さ
れた液晶表示装置用薄膜トランジスタを提供する。
【０００９】さらに、本発明のさらに特徴に従い、スト
リップタイプのゲートアドレスラインとソース信号ライ
ンのマトリックス状に配列される薄膜トランジスタにお
いて、前記ゲートアドレスライン上に形成される絶縁
層、チャンネル伝導層である半導体層、チャンネル層に
対応する前記ソースラインが直線ではない矩形で一部形
成されるソース電極部と、これに離隔されて形成される
ドレイン電極を含んで形成されることを特徴とする液晶
表示装置用薄膜トランジスタを提供する。
【００１０】
【実施例】以下、本発明の第１目的に従う液晶表示装置
用薄膜トランジスタの構成および適用例に対して添付図
面を参照して詳細に説明する。
【００１１】図１はマトリックス上において配列された
場合の本発明の液晶表示装置用薄膜トランジスタに対す
る概略的な平面図であり、同図に示すように、本発明の
液晶表示装置用薄膜トランジスタはゲートアドレスライ
ン４上に形成される。同図のＡ−Ａ′に沿い取られた断
面図である図２に示すように、ゲートアドレスライン４
上のトランジスタ形成のためのゲート電極部が必要では
ない。
【００１２】基板Ｓ上に形成されたストリップタイプの
このライン上には電極間の電気的分離のための絶縁層５
が形成される。この上にチャンネル形成のためのすなわ
ち、伝導層である、たとえば、非晶質シリコン層で形成
される半導体層６が設けられる。次いで、この上には信
号ラインであるソースライン７がパターン形成され、こ
のラインに対して所定距離をもってドレイン電極８が形
成される。そして、このドレイン電極は工程進行の単純
化のためソースラインに平行離隔配置され、その形態は
ほぼ棒状を有している。
【００１３】金属電極と半導体層間とのオミック接触の
ためのオミック層９を図１には示していないが、図１の
Ａ−Ａ′ラインに沿い取られた断面図である図２に該オ
ミック層を示している。
【００１４】説明したようにゲートアドレスライン４上
にスイッチング素子である本発明の薄膜トランジスタが
形成されること、すなわち、ゲートラインをゲート電極
で活用してなる構造であるため、構造の単純化および開
口率の増加という長所は得られる。特に、ゲートライン
において、図１７のようなゲート電極部１′がなくなる
とゲート電極を一部陽極酸化するなどの工程が適用され
る場合には歩留まりの面において非常に有利であるもの
である。
【００１５】構造の単純化およびこれに従う工程上効率
を有するようにした本発明の液晶表示装置用薄膜トラン
ジスタに対する表示装置への適用例において、通常のト
ランジスタと同様にゲートラインにゲート電圧が印加さ
れてくると、信号ラインからドレイン電極に信号電圧が
伝達されてドレイン電極に連結される透明な画素電極に
伝達され、この画素電極上に置かれる液晶層に電圧が加
えられ、したがって、液晶が動作状態に突入されるよう
になる。係る脈絡から以下に説明する多数の適用例は本
発明のトランジスタに対して透明電極であるＩＴＯ電極
の多様な配置を可能にする。
【００１６】図３は本発明の液晶表示装置用薄膜トラン
ジスタによる第１応用例を示すものである。
【００１７】液晶表示装置における画素の構成は薄膜ト
ランジスタをスイッチング素子として構成するので、本
発明による液晶表示装置用薄膜トランジスタに画素電極
を駆動させるとき、図３のようにドレイン電極８の一側
上にＩＴＯ電極１２を配置することもできる。図におい
て、ドレイン電極の他の一側がゲートライン４内にある
ことを示しているが特別な制限はない。図において、２
つのラインが続けて連結されており、係る形態で画像全
体を構成するだろう。
【００１８】図４は、第２応用例であって、ドレイン電
極の両側に２つの画素電極を配置したことを示すもので
ある。１つのトランジスタで画素を２つ駆動させた例で
ありドレイン電極８はソースライン７と平行離隔されて
いる。係る構造の単純化は工程を容易に進行するように
する。
【００１９】図５は第３応用例を示すものであり、１つ
のトランジスタに対してソースライン７の両側に１対の
ドレイン電極８を配置しておき、このドレインのそれぞ
れに４つの画素電極１２を配置したものである。
【００２０】前記の応用例のように本発明の構造は画素
電極の多様な配置および容易な工程進行を可能にする。
そして、応用例は単に一例であり、場合に応じて多様な
変更が可能である。
【００２１】本発明の液晶表示装置用薄膜トランジスタ
のマトリックス配列の採択でゲートラインをゲート電極
に用いて開口率を高め、これに従う構造の単純化で工程
効率が増大される。
【００２２】以下、本発明の他の目的に従う液晶表示装
置用薄膜トランジスタの構成および応用例に対して添付
した図面を参照して詳細に説明する。
【００２３】図６（Ａ）はマトリックス上において配列
される場合の本発明の液晶表示装置用薄膜トランジスタ
に対する概略的な平面図であり、図６（Ｂ）は構造の理
解を助けるための斜視図である。
【００２４】図６（Ａ）に示すように、本発明の液晶表
示装置用薄膜トランジスタはゲートアドレスライン４上
に形成される。言及したように、ゲートアドレスライン
４上のトランジスタ素子形成のためのゲート電極部は必
要ではない。
【００２５】基板Ｓ上に形成されたストリップタイプの
該ライン上には電極間の電気的分離のための絶縁層５が
形成され、これは図６（Ｂ）の斜視図からさらに明らか
に理解される。この上にチャンネル形成のためのすなわ
ち、伝導体であるたとえば、非晶質シリコン層で形成さ
れる半導体層６が設けられる。次いで、この上には信号
ラインであるソースライン７がパターン形成され、この
ラインに所定の距離をもってドレイン電極８が形成され
る。
【００２６】金属電極と半導体層との間のオミック接触
のためのオミック層９を図６（Ａ）および（Ｂ）には示
していないが、図６（Ａ）のＡ−Ａ′ラインに沿い取ら
れた断面図である図７にはオミック層が示されている。
【００２７】説明したように、ゲートアドレスライン４
上にスイッチング素子である本発明の液晶表示装置用薄
膜トランジスタが形成されること、すなわちゲートライ
ンをゲート電極に活用してなる構造であるため、構造の
単純化および開口率の増加という長所が得られる。特
に、ゲートラインにおいて、図１７に示すようなゲート
電極部がなくなると、ゲート電極を一部陽極酸化するな
どの工程が適用される場合には歩留まり面において非常
に有利なものである。しかしながら、係る構造下におい
ては、オン電流が悪化されるチャンネル幅の減少の影響
があるため、図６（Ａ）のように、ソースライン７のう
ち、トランジスタのチャンネル幅Ｂ−Ｂ′に対応する部
分に対して婉曲な形態の円形状１０を有するようにして
いる。チャンネル幅Ｂ−Ｂ′はソース電極の円形状１０
に応じて左右されてオン電流の増加を有するようにし、
この婉曲された部分の形状は設計に従いすなわち、オン
電流、適用例などを考慮してその大きさならびに形状を
多様にすることできる。この婉曲された部分に合わせこ
れに対応してドレイン電極もまた同様な輪郭を有するよ
うに形成される。
【００２８】図８および図９は、さらに他の実施例とし
ての液晶表示装置用薄膜トランジスタの形状を示すもの
であり、図８には半導体層６内にソースライン７が形成
されることを示しており、図９には図３のＡ−Ａ′ライ
ンに沿って取られた断面図を示すものであるが、そのい
ずれの場合においても本発明の目的に合致されるもので
ある。
【００２９】構造の単純化およびチャンネル幅の増加を
有するようにした本発明の液晶表示装置用薄膜トランジ
スタの表示装置の応用例において、通常のトランジスタ
と同様にゲートラインにゲート電圧が印加されてくる
と、信号ラインからドレイン電極に信号電圧が伝達され
てドレイン電極に連結される透明な画素電極１２に伝達
され、この透明な電極上におかれる液晶層に電圧が加わ
り、したがって、液晶が動作状態に突入するようにな
る。係る脈絡において、以下に説明される多数の適用例
は本発明のトランジスタに対し透明電極であるＩＴＯ電
極の多様な配置を可能であるようにする。
【００３０】図１０は本発明の液晶表示装置用薄膜トラ
ンジスタによる応用例を示すものである。
【００３１】液晶表示装置における画素の構成は薄膜ト
ランジスタをスイッチング素子として構成するため、本
発明による液晶表示装置用薄膜トランジスタに画素電極
を駆動させるとき、図１０に示すように、ドレイン電極
の一側上にＩＴＯ電極１２を配置することができる。同
図において、ドレイン電極の他の一側がゲートライン内
にあることを示しているが特別な制限はない。図におい
ては、２つのライン７，７が続けて連結されているが、
係る形態で画像全体を構成するだろう。
【００３２】図１１は本発明の他の応用例としてドレイ
ン電極の両側に２つの画素電極を配置することを示すも
のである。１つのトランジスタに画素２つを駆動させた
例であるが、２つの電極いずれも駆動するのに要するオ
ン電流がチャンネル幅の増加として本発明のトランジス
タにおいて提供される。さらに、１つの素子で２つの画
素を駆動させるため、画素の大きさを１／２で構成する
ことができ、したがって、トランジスタの１つが駆動す
る画素の面積は依然に同様である。
【００３３】図１２および図１３はさらに他の応用例を
示すものであり、１つのトランジスタに対してソースラ
イン７の両側に１対のドレイン電極８を配置しておき、
このドレイン電極のそれぞれに４つの画素電極１２など
を配置したものであり、このときにはソースラインが緩
慢な円形状１３を有するようにしていて、信号ラインの
面積が多少増加することに従い抵抗の減少をもらたす効
果があるが、一方、図１３の参照符号‘１４’のように
ソースラインの円形状１３部分に対し同心円でその内部
をエッチング作業などに一部を除去してゲートラインと
信号ラインとの間の重畳される面積を縮めることができ
る。したがって、発生可能なピンホールなどによる電極
間の短絡防止が期待される。さらに、４つの画素電極で
あるため画素面積を１／４として配置することもでき
る。
【００３４】前記のような応用例において、図１３はゲ
ートライン４４とソースライン７との間の重畳される部
分に対して最小の面積を有するようにしたものであり、
これに加えて図１４および図１５は、ソースライン７が
歪み形成される形状でソースラインに沿った各辺７１，
７２が同様な形態で婉曲されるようにすることにより、
図において、ハッチ部分ほどの重畳された面積を縮めて
いる。図１４は図１０に、図１５は図１１に対応して適
用されることができる。
【００３５】前記のような多数の応用例に対し、そのい
ずれもドレイン電極８の形状は図１６に示すように、ソ
ースライン７の形態と同様な輪郭である部分８１の他の
一方側８２に対して信号ライン７の長さ方向と平行な直
線形態を有することにより、ドレイン電極金属の占有面
積を広げ、形状を直線などの形態で単純化させて製造設
計を容易にすることができる。
【００３６】
【発明の効果】前記のように本発明によると、ゲートラ
インをゲート電極に用いて開口率を高め、これに従う構
造の単純化で工程効率が増大され、ソース−ドレイン電
極の緩慢な曲線形態を有するようにしてチャンネル幅の
増大に従う多数画素の駆動能力が備えられる改善された
トランジスタが提供できる。
【図面の簡単な説明】
【図１】本発明に従う液晶表示装置用薄膜トランジスタ
のマトリックス状の概略平面図である。
【図２】図１のＡ−Ａ′ラインに沿って取られた断面図
である。
【図３】本発明の適用例を示す図である。
【図４】本発明の適用例を示す図である。
【図５】本発明の適用例を示す図である。
【図６】本発明に従う液晶表示装置用薄膜トランジスタ
のマトリックス状の概略平面図および斜視図である。
【図７】図６（Ａ）のＡ−Ａ′ラインに沿って取られた
断面図である。
【図８】本発明の液晶表示装置用薄膜トランジスタに対
する他の例の平面図である。
【図９】図３のＡ−Ａ′ラインに沿って取られた断面図
である。
【図１０】本発明の適用例を示す図である。
【図１１】本発明の適用例を示す図である。
【図１２】本発明の適用例を示す図である。
【図１３】本発明の適用例を示す図である。
【図１４】本発明の液晶表示装置用薄膜トランジスタの
ソース電極部に対する他の実施例を示す図である。
【図１５】本発明の液晶表示装置用薄膜トランジスタの
ソース電極部に対する他の実施例を示す図である。
【図１６】本発明のトランジスタのドレイン電極部に対
する他の実施例を示す図である。
【図１７】従来のマトリックス上における薄膜トランジ
スタのゲート、ソースラインとドレイン電極の配置を示
す概略説明図である。
【符号の説明】
４ ゲートアドレスライン ５ 絶縁層 ６ 半導体層 ７ ソースライン ８ ドレイン電極 ９ オミック層 １２ ＩＴＯ電極 Ｓ 基板

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】 ストリップタイプのゲートアドレスライ
    ンとソースラインの交差点に薄膜トランジスタがマトリ
    ックス状に配列される液晶表示装置用薄膜トランジスタ
    において、前記薄膜トランジスタは、前記ゲートアドレ
    スライン上に形成される絶縁層と、前記絶縁層上に形成
    されるチャンネル伝導層である半導体層と、前記チャン
    ネル伝導層の一方の一部の上を経由して形成される前記
    ソースラインと、前記ゲートアドレスラインの上に重ね
    て形成され、かつ、前記ソースラインに離隔されて平行
    配置される第１ドレイン電極と、前記ソースラインを基
    準として前記第１ドレイン電極の反対側に平行離隔配置
    されている第２ドレイン電極と、前記第１および第２ド
    レイン電極の両端部のうち少なくともいずれか一方に連
    結されるそれぞれの画素電極とを含んでマトリックス状
    に配置されることを特徴とする液晶表示装置用薄膜トラ
    ンジスタ。
  2. 【請求項２】 前記第１ドレイン電極の長手方向の一辺
    は、ソースラインの長さ方向に平行した直線形状を有
    し、前記第１ドレイン電極は、ほぼ棒状であることを特
    徴とする請求項１記載の液晶表示装置用薄膜トランジス
    タ。
  3. 【請求項３】 ストリップタイプのゲートアドレスライ
    ンとソースラインの交差点に薄膜トランジスタがマトリ
    ックス状に配列される液晶表示装置用薄膜トランジスタ
    において、前記薄膜トランジスタは、前記ゲートアドレ
    スライン上に形成される絶縁層と、チャンネル伝導層で
    ある半導体層と、前記チャンネル伝導層に対応して、曲
    線形状を有するソース電極部が一部形成される前記ソー
    スラインと、前記ソース電極部に離隔されて形成される
    曲線形状を有するドレイン電極とを含んで形成されるこ
    とを特徴とする液晶表示装置用薄膜トランジスタ。
  4. 【請求項４】 前記ソース電極部の前記ドレイン電極に
    対向する一辺は、前記ドレイン電極側に突出した曲線形
    状を有することを特徴とする請求項３記載の液晶表示装
    置用薄膜トランジスタ。
  5. 【請求項５】 前記ソース電極部は、前記薄膜トランジ
    スタの前記チャンネル伝導層の対応部分に対してほぼ円
    形状であることを特徴とする請求項３記載の液晶表示装
    置用薄膜トランジスタ。
  6. 【請求項６】 前記円形状であるソース電極部の内部の
    一部が除去されていることを特徴とする請求項５記載の
    液晶表示装置用薄膜トランジスタ。
  7. 【請求項７】 前記ドレイン電極の一辺は、対向する前
    記ソース電極部の変形された形状とほぼ等しい形状を有
    することを特徴とする請求項３記載の液晶表示装置用薄
    膜トランジスタ。
  8. 【請求項８】 前記ドレイン電極の前記一辺に対向する
    他の一辺は、前記ソースラインの長さ方向に平行な直線
    形状を有することを特徴とする請求項７記載の液晶表示
    装置用薄膜トランジスタ。
  9. 【請求項９】 前記薄膜トランジスタの前記ドレイン電
    極は、少なくとも１つ以上の画素電極を駆動することを
    特徴とする請求項３記載の液晶表示装置用薄膜トランジ
    スタ。
  10. 【請求項１０】 前記ソースラインの前記ソース電極部
    は、前記ソースラインの長手方向の中心軸に対して鏡面
    対称な形状を有することを特徴とする請求項３記載の液
    晶表示装置用薄膜トランジスタ。
  11. 【請求項１１】 前記チャンネル伝導層である前記半導
    体層上の前記ソースラインは、前記半導体層上のみに形
    成されることを特徴とする請求項３記載の液晶表示装置
    用薄膜トランジスタ。
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