JP2659941B2

JP2659941B2 - 半導体集積回路

Info

Publication number: JP2659941B2
Application number: JP61291455A
Authority: JP
Inventors: 正樹百冨; 正志和田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-12-09
Filing date: 1986-12-09
Publication date: 1997-09-30
Anticipated expiration: 2012-09-30
Also published as: JPS63144555A

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）この発明は、半導体集積回路に関し、特に電気的書き
込み消去可能な不揮発性メモリ（EEPROM）の高電圧リミ
ッタ回路に関する。

（従来の技術）従来より、EEPROMにおいては、メモリセルのフローテ
ィングゲートと、ドレイン間の薄い酸化膜に高電界を与
え、電子をトンネルさせて、フローティングゲートの電
荷量を変え、その“しきい値”を変えて、不揮発な記憶
を実現させている。そのために高電圧（通常20V）が必
要となる。

最近では、外部より5Vの電源電圧を与え、チップ内部
の昇圧回路により、高電圧を発生しているため、メモリ
セルの“しきい値”を一定にし、かつ、接合破壊や酸化
膜破壊を起こさないために昇圧電位を一定にするリミッ
タ回路が必要となってくる。内部昇圧回路とリミッタ回
路接続の従来例を第２図に示す。

リミッタ回路には第３図に示す様にトランジスタのSu
rface Breakdown電圧を利用しているものがある。これ
はＰ型基板（31）上に、n⁺領域（32）に昇圧電位を入力
とし、Polysiゲート（33）を接地電位にすることによ
り、Surface breakdown電圧で昇圧電位をリミットしよ
うとするものである。しかし、この構造ではブレイクダ
ウン後にゲート酸化膜（34）に正孔がトラップされWalk
outするためにリミッタ電位が変化するという欠点があ
った。さらにゲート酸化膜厚がばらつくとリミッタ電位
も変化するため安定な昇圧電位を供給できないという欠
点があった。他の方法として、リミッタ回路に第４図に
示されるJunction Breakdown電圧を利用しているものが
ある。

これはＰ型基板（41）上に、n⁺層（42）とp^-層（43）
を形成することによりp^-層の濃度を最適化し、n⁺層とp^-
層のJunction Breakdown電圧を20V程度にし、リミッタ
電位を一定にしようとするものである。しかし、これだ
と、第５図に示す様に接合耐圧を20Vに設定しようとす
ると、熱工程の変化、p^-濃度の変化に対して、接合耐圧
の変化量が大きいため、最適化するのが困難であるとい
う欠点があった。これによるとp^-濃度が2.5×10¹⁶cm^-3
から1.5×10¹⁶cm^-3に変化するだけで耐圧が30Vから40V
と10Vも変化する。第５図はS.M.SZEらの文献（Appl.Phy
s.Lett.,8.111（1966））から引用している。

（発明が解決しようとする問題点）本発明は上記欠点を鑑み、安定でプロセスマージンの
大きいリミッタ回路を提供し、安定な昇圧電位を供給し
ようとするものである。

〔発明の構成〕

（問題を解決するための手段）本発明のリミッタ回路を第１図（ａ）に示す。Ｐ型半
導体基板（11）上に第1,第2,第３のＮ−well層（12,13,
14）を形成し、それぞれにp⁺層（15,16,17）を形成し、
それぞれのp⁺層の中にn⁺層（18,19,20）とＮ−well層に
電位を与えるためのn⁺層（21,22,23）を形成し、第１の
Ｎ−well（12）中のn⁺層（21,18）を高電圧の入力端（2
4）とし、第１のp⁺層（15）と第２のＮ−well（13）中
のn⁺層（19,22）を接続（25）し、第２のp⁺層（16）と
第３のＮ−well（14）中のn⁺層（20,23）を接続（26）
し、第３のp⁺層（17）を接地電位（27）にすることによ
り、リミッタ回路を形成する。

（作用）第１図（ａ）を用いて作用を説明する。Ｎ−well層
（12,13,14）、p⁺層（15,16,17）n⁺層（18,19,20,21,2
2,23）はそれぞれ同一工程で形成されるために濃度はす
べて同一となっている。接合耐圧はp⁺層とp⁺層中のn⁺層
によって決まっており、それぞれ接合耐圧が7V程度にな
る様に設定されている。第５図に示す様に接合耐圧が7V
の場合には、熱工程の変化、イオン注入のドーズ量によ
る変化に対して、接合耐圧のバラツキが、第４図で20V
の接合耐圧によるバラツキよりも、はるかに小さく安定
であることがわかる。

またＮ−wellの電位とn⁺層の電位が同一であるため
に、p⁺層中のn⁺とＮ−wellがパンチスルーを行なっても
問題にならない。また同電位であるためにバイポーラト
ランジスタを形成しても問題にならない。

１つあたりの接合耐圧が7Vであるため、これを３段直
列に接続しているために、リミッタ電圧は7V×３＝21V
となる。したがって昇圧電位が21Vを越えると直流パス
が入力端子（24）から接地電位（27）に流れるため、昇
圧電位は21Vにliwitされる。

第１図（ｂ）は同図（ａ）のリミッタ回路と昇圧回路
の接続を示す回路図である。

（実施例）本発明の実施例を第２図を参照して詳細に説明する。

20ΩのＰ型基板（61）上にＮ−well領域（62）にリン
150KeV7.9×10¹²cm^-2でイオン注入し、1190℃200分のア
ニールを行ないＮ−well層を形成する。次に素子分離を
行なうための、フィールド酸化を行なう（第２図ａ）次にp⁺領域に40KeV2×10¹³cm^-2でボロンイオン注入
し、さらにn⁺領域に40KeV5×10¹⁵cm^-2でヒ素をイオン注
入し、900℃,37分のアニールを行なう。これによりp⁺層
（63）、n⁺層（64）を形成する（第２図ｂ）さらに、それぞれ層間絶縁膜を堆積し、コンタクトホ
ールを開けAl層（65）を形成する（第２図ｃ）最終的なそれぞれの濃度はＮ−well層（62）３×10¹⁶
cm^-3p⁺層（63）２×10¹⁷cm^-3,n⁺層（64）２×10²⁰cm^-3
である。このときのp⁺層（63）とn⁺層（64）の接合耐圧
は7Vである。昇圧回路の出力と、入力Al層（66）を接続
し、最終のp⁺の電位はAl層（67）により接地電位にす
る。

基板としてはSiを用いたが、その他Ge,GaAs,GaP等で
も同様である。

〔発明の効果〕

本発明のリミッタ回路により、プロセス的にマージン
のある、かつ安定な昇圧電位を供給することができた。

【図面の簡単な説明】

第１図（ａ）は本発明のリミッタ回路の断面図、第１図
（ｂ）は昇圧回路とリミッタ回路の接続図、第２図は本
発明の実施例の工程断面図、第３図、第４図は夫々従来
のリミッタ回路の断面図、第５図はJunction Breakdown
電圧と濃度の関係を示す図である。図において、１−１……Ｐ型基板、１−2,1−3,1−４……Ｎ−well、
１−5,1−6,1−７……p⁺層、１−8,1−9,1−10……p⁺層
中のn⁺層、１−11,1−12,1−13……Ｎ−well電位を与え
るn⁺層、１−14,1−15,1−16……Al配線、３−１……Ｐ
型基板、３−２……n⁺層、３−３……Polysi Gate、３
−４……Gate SiO₂、４−１……Ｐ型基板、４−２……n
⁺層、４−３……p^-層、６−１……Ｐ型基板、６−２…
…Ｎ−well層、６−３……p⁺層、６−４……n⁺層、６−
５……Al配線、６−６……昇圧電位入力部、６−７……
接地電位。

Claims

(57)【特許請求の範囲】

【請求項１】第１導電型の半導体基板に第２導電型のウ
エルが形成され、このウエルの中に第１導電型層が形成
され、この第１導電型層の中に第１の第２導電型層が形
成され前記ウエルの中で前記第１導電型層の外に所定の
距離離間して、第２の第２導電型層が形成され、前記第
１、第２の第２導電型層を高電圧の入力端子とし、前記
第１導電型層を出力端子とし、この構造を単位として、
前記出力端子を次段となる前記第１、第２の第２導電型
層の入力端子と接続することにより前記構造が直列に多
段接続されていることを特徴とする半導体集積回路。