JPS59501434A - 集積回路キャパシタの形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、半導体基板の上に第１のプレートラ形成し、前記第１のプレートの 上に誘電体層を形成し、前記誘電体層の上ｒ第２のプレートを形成する各工程を 含むようになした前記半導体基板上に平行プレート・キヤ・ぐシタを形成する方 法に関する。

そのような方法によって形成されたキャパシタは集積回路構造に組込まれた電圧 逓倍回路（ｖｏｌｔａｇｅｍｕｌｔｉｐｌｉｅｒ　ｃｉｒｃｕｉｔ　）に使用す るに適するものである。

背景技術 ＭＮＯ８技術及びそのもう一方のシリコン・ダート５ＮＯ８（以下、ＭＮＯＳは ５ＮＯ８を、５ＮＯ８はＭＮＯＳを含むものとする）技術は今や不揮発メモリー 集積回路を構成するために十分確立されている。ＭＮＯ８技術はその優秀なメモ リーの動作特性のため、Ｅ　ＰＲＯＭ及びＮＶＲＡＭのよう々種々の形の半導体 集積回路メモリー・アレイに対する適用が増加している。幾分その使用を限定し ているその技術の欠点の１つは２極性又は双極性（十及び−）の外部電源を必要 とする高い（２５Ｖ程度又はそれ以」＝の）プログラム（す彦わち、書込及び消 去）電圧が要求さハていることである。

マイクロエレクトロニクヌ産業における目標は巣−Ｄ５ボルト外部電源を使用し て、チップ内で高い消去１４び書込電圧を発生し、それによって複数の外部電源 つ必要性を除去し、より経済的ＶＣ製造できるＭＮＯ８装置を作ることである。

チップ内（オン・チップ）高圧発生の一方法は電圧逓倍技術によるものである。

そのような電圧逓倍計画の１つけ夫々高い正電圧と低い負電圧とを発生する回路 を表わす第１Ａ図及び第１Ｂ図に例示しである。

第１Ａ図において、■ｏＣは典型的に５Ｖである入力電源電圧を表わし、ＶｏＵ ７は正電圧逓倍器の電圧出力である。その■。ＵＴ　＞　ＶＣＣであり、ｃ、　 、　ｃ２．・、Ｃｏはカッシリング・キャパシタであり、Ｑｌ−ｒ　Ｑ２　＋　 ・、Ｑｍは整流要素（又はダイオード）である。この電圧逓倍構成においては、 整流要素はダイオード接続エンハンスメント・モードＭＯＳトランノスクであっ た。

第１Ｂ図において、ここのｖ２け接地接続を表わし、■高。は負電圧逓倍器の電 圧出力を表わす。又、Ｖ汎。

〈ｖ、−ｃあり、第１Ａ図と同様、ｃ；　、　ｃニ、−、Ｃ’、、及びＱ’ｌ　 ＋　Ｑ’２　＋・　’　％は夫々カップリング・キャパシタ及びダイオードを表 わす。

第１Ａ図のφ１及びφ２及び第１Ｂ図のφ′１及びφりは互いに反対位相の固定 振幅を有する第２図１（表わすよう々形の２つのクロック・・ぐルスを指定する 。これら３ のノぐルスはカッシリング・ギヤ／？シタを介してダイオード・チェノの連続ノ ードに供給される。これらクロｙり・・ぞルスの振幅は典型的には約５ボルトで ある。

ノエイ、エフ、ディクソンによる′°改良した電圧逓倍方式を使用したＭＮＯ８ 集積回路におけるチップ内高電圧発生″′と称する論文（ＩＥＥＥツヤ−ナル・ オフ・ソリッド・ステート・サーキット：　Ｖｏｌ、　ＳＣ−１１、Ａ３゜１９ ７６年６月、３７４〜３７８頁に発表された）にある第１Ａ図の電圧逓倍回路を 使用することにより、ＭＮＯ３集積回路の動作を可能にする＋４０Ｖ捷でのチッ プ内で（オンーチソグーｏｎ　−ｃｈｉｐ　）高電圧を発生することが可能であ るということがわかる。この（ロ）路において、カッシリング・キャパシタはＭ ＮＯＳ処理で利用可能な窒化物誘電体を使用したデシリージョン・モード・トラ ンジスタで実現することができ、ダイオードはＭＯＳトランクスタで実現するこ とができる。

カッシリング・ギヤノクシタとしてデシリージョン・モード・トランジスタを使 用するようにした正及び負電圧逓倍回路の欠点はそれらは同一（出力）ノードに 高い正及び低い負電圧を発生するためにうまく使用することができないというこ とである。それを可能にする性能又は性質を必要とするということは、不揮発性 （Ｎ　Ｖ　）　ＲＡＭのようなＩＣチップ上の装置は電圧逓倍器（回路）の同一 ノードが正にも負にもなるということを常に要求されるため、それがオンーチッ プ電圧逓倍器のためリコは本質的なことだからである。換言すると、チップ０上 で要求する電圧を発生するだめに、第１Ａ　［ｉ＋及び第１Ｂ図の出力ノード■ 。ＵＴ及び”’０ＬｌＴは夫々接続するヅ翌があり、その共通ノードがチップ上 の装置を７０ログラムするだめに使用される。しかし、ギヤ、ｒ？シタのだめに デゾリーノヨン・モード・トランジスタを使用した電圧逓倍回路の出力■。ＵＴ 及びｖ′ｏｏｔｅ共に接続した場合は、電圧の逓倍けひどく妨げられ、さもなけ れば、そのような構成はそれら多くのデシリージョン・モード装置をターン・オ フしてし甘うために破壊されるかもしれない。例えは、もし第１Ｂ図の（負）出 力Ｖ′ｏＵ、が第１Ａ図の（正）出方”　ＯＩＪ　Ｔに接続されると、その９電 圧はダイオードＱｍを介してデプリーション・トランジスタｃｎのゲートに供給 されたときＫＣｎをターン・オフするであろう。同様に、Ｃのそのケ゛−ト電圧 がダイオードＱｍ−１を介してトランジスタＣｎ−１のケ゛−トに供給されたと きに、それはＣｎ−、をターン・オフし、以下同様となるだろう。そのため、多 くのデシリージョン・モード装置Ｃ１，ｃｎ−１・・・ハターン・オフされ正電 圧逓倍器が機能停止するだろう。又、（正）ノードＶ。ＵＴが（負）ノードＶ％ ＵＴＶｃ接続された場合にも同様な負電圧逓倍器（第１Ｂ図）の動作妨害がおこ るであろう。

上記の電圧逓倍器の問題を克服する１つの方法としては”ＯＵＴとＶ島、とを共 に接続し々いで、これら出カソードを別々に放電させるようにすることである。

１〜かし、それは２つの別個々放電回路を必要とする。

正及び負逓倍器の出力ノードを共に接続すると＠に生じる上記電圧逓倍器の動作 における問題を克服するもう一つの方法はデグリーンヨン・モード装置の使用を 全部止めてその場所に永久キャパシタを使用するととである。永久ギヤ・９ンタ の動作はそれらのプレート（電極）間に供給される電圧の極性に無関係であるが ら、正及び負逓倍器の各出力ノードはどちらの性能にも悪影響を及はさずに共に 接続することが可能である。

しかし、そのようなオンーチップの永久ギヤノｅシタの製造はＭＮＯ８処理によ る制限のために先行技術の牙−レベル・シリコン又は金Ｍ　ＭＮＯ８処理に更に 煩られしい処理工程の追加を要求するてあろう。それらの追加の工程のコストは 最初のＭＮＯ８処理工程でオンーチソゾ双極性電圧逓倍器を製造する利益よりも 高くなる。

この種の平行プレート・ギヤ・ぐシタを形成するための処理方法は米国特許明却 ｉ書第３．８６４．８１７号から知ることができる。この公知の方法によると、 二酸化シリコン層がシリコン・ウェハの上に形成され、多結晶シリコン層はその 二酸化シリコン層の上に形成され重くドープされて第１のギヤバイト・プレート が形成される。第２の酸化物層が多結晶シリコン層の上に形成さね、アルミニウ ム層は第２の酸化物層の上に設けられて第２のキャパシタ・プレートが形成され る。この既知の製造方法はギヤ・センタが集積回路構造に実施された場合、ギヤ ・ぐシタを形成するために追加の処理工程が必要であるという欠点を有する。

この発明の目的は上記の欠点を除去し、集積回路キャパシタの形成に適合するよ うにした集積回路ギヤ・ぞシタの製造方法を提供することである。

従って、この発明によると、前記第２のプレート及び前記誘電体層を通して複数 の穴を設け、基板にドーピング動作を施す各工程を含み、前記穴が前記第１のプ レートに対してドー・セント（ドーピング剤）月料の供給を力えるようになした ことを特徴とする上記種類の製造方法を提供する。

この発明による製造方法の利点は追加の処理又はマスク工程を使用せずに、不活 性の装置及び活性のメモリー及び非メモリー装置を製造するためのダブル・レベ ル・シリコン５ＮＯ８処理方法を使用してオン・チップ双（プーアル）極性電圧 逓倍器の構造に使用するだめの永久ギヤ・やシタを形成するに最適であるという ことである。この発明による製造方法の好捷しい実施例のもう１つの利点は単一 のドーピング工程を使用して上及び下の両方のポリシリコン（ｐｏｌｙｓｉｌｉ ｃｏｎ　）プレートを同時にドーグすることによって、平行な高導電性ポリシリ コン・プレート・ギヤ・センタを形成することを可能にすることである。更に、 この発明の製造方法による好捷しい実施例の他の利点はオン・チップ正及び負電 圧逓倍器の要素として使用するためのシリコン・ゲートＭＯＳエンハンスメント ・モードやトランジスタ及び単位面積当り高容量のポリンリコンー絶縁物−ポリ ンリコン・ギヤ・ぐシタを同時に形成することを可能にすることである。

この発明による好ましい実施例を簡単に要約すると、それは２層のポリシリコン ・モノリシック集積回路の製造方法とコン・ぐチブルであり、それと一体的な積 層部分として双極性電圧逓倍器のだめのポリシリコン−絶縁物−ポリシリコン平 行グレート・ギヤ・ぐシタ及びシリコン・ケ８−ト・エンハンスメント・モード ・トランジスタを製造するだめの方法を提供するものである。

好ましくは、第１のポリシリコン（ポリＩ＝ｐｏｌｙ［）層を高いオーム値を持 つ抵抗のための低い導電レベルにドーピングする工程の後に、２９１層を抵抗と 、非メモリ−・エンノ・ンスメント・モード・トランジスタ（ダイオード）のだ めのゲートと、下のキセノ９シタ・プレートとにパターン化するとよい。そのよ うにして形成されたキャパシタ・プレートは、次に、非メモリー装置のケ゛−ト 及びトランジスタを絶縁するために使用される絶縁工程と同じ工程においてその プレートの周囲に絶縁酸化物を形成することによって絶縁される。

そこで、キャパシタ絶縁物がメモリー装置のダート絶縁物（典型的には、薄い酸 化物−窒化物２重層）の形成に使用される工程と同じ工程によって形成される。

次に、第２のポリシリコン（ポリ■）層によってメモリー装置のためのケゝ−ト 及び相互接続線等を形成するに使用する従来の方法を使用して、該ポ’Ｊ　１１ 層から上のギヤノｅシタ・グレートを形成する。その後、上及び下の両ポリシリ コン・ギヤｉＥシタ・プレートｉｄ次の方法を使用して同時にドープされる。そ のフ０レートを画成する工程と同じ工程を用いて上キャパシタ・プレートをノや ターン化し、そこに選はれた寸法及び間隔の複数の穴を設ける。その後、絶縁層 をギヤ・ぐシタ絶縁物及びゲート絶縁物に画成するために使用される工程と同じ 工程によってキャパシタ絶縁物をエッチンクスル。

す々わち、上にあるポリ■プレートの穴によってキャパシタ絶縁物に穴を形成し 、そのポＩＪ　ＩＩゾレート及びキャパシタ絶縁物の穴を用いてポＩＪ　Ｉプレ ートのその部分を露出するようにエツチングする。そこで、上記のように露出さ れたポリｌグレートの露出部分とポリ■ギヤノぐシタ・フ０レート全体はメモリ ー・ダートのドープに使用される工程と同じ従来のドー・セント・デポゾション 及び拡散工程によってドープされる。ポリノリコンに対する急速々ドー・ぐント の横方向拡散のために、絶縁物及びポＩＪ　１１層の穴を通してｄ？　ＩＪ　１ 層に導入さハるドーパントはすけやくポリ１ゾレート全体に拡散され、それを均 一に希望する高い導電レベルにドーピングすることができる。

図面の簡単な説明 次に、下記添付図面を参照してその例によりこの発明の一実施例を説明する。

第１Ａ図及び第１Ｂ図は電圧逓倍回路の回路図である。第１Ａ図は正電圧逓倍器 を表わし、第１Ｂ図は負電圧逓倍器を表わす。

第２図は電圧逓倍器の連続するノードに供給される電圧波形（クロック・・ぐル ス）の略図である。

第３図はオン・チップ電圧逓倍器の要素として使用するだめのポリシリコン・ダ ート非メモリー装置と、平行ポリシリコン・グレート・ギヤノぐシタと、ポリシ リコン抵抗及び相互接続線と、ポリシリコン・ケ８−ト・メモリー装置とを一体 的関係に表わし、この発明の製造方法によって製造した集積回路チップの部分的 断面図である。

第３Ａ図乃至第３Ｈ図は第３図の構造を完結させるだめのとの発明の処理工程を 順次的に断面で例示しだ流わ図である。特に、第３Ｇ図は第３Ｆ図の一部の平面 図である。

発明を実施するだめの最良の形態 １ず、最初に第３図を参照する。第３図はこの発明の方法によって製造されたギ ヤ・ぐシタを含む集積回路チップ５０の部分断面図である。チップ５ｏの部分に はｎチャンネル・シリコン・ケ゛−ト不揮発性メモリー・トランジスタＴと、ポ リシリコン平行プレート・ギヤノクシタＣと、ｎチャンネル非スモリー・シリコ ン・ケ８−ト・トランジスタＱと、ポリシリコン抵抗Ｒと、ポリシリコン相互接 続線りとが含捷れる。これら種々の活性及び不活性装置はｎ形拡散領域１２によ って互いに絶縁されているｐ井戸１３及び１４を含むｎ形シリコン基板１０の上 部表面に形成される。

メモリー・トランジスタＴは夫々その装置のソース及びドレイン領域として作用 する高くドープされた層領域３０，３］と導電性ポリシリコン・ケ゛−ト２６と を含む。薄い二酸化シリコン（メモリー酸化物）層２３Ａとシリコン窒化物層２ ４Ａとはその下の基板１３からポリシリコン・ケ゛−ト２６を絶縁する。

トランジスタＴは、更にソース３ｏ１　ドレイン３１及びケ”−ト２６と共に夫 々金属コンタクト３５，３６゜３７を含む。

ギヤ・やシタＣは厚いフィールド絶縁酸化物領域１５．Ｈの上に配置され、複数 の穴２８を有する上ポリシリコン・プレート２７と下ポリシリコン・プレート２ ｏとを含む。プレート２７の穴２８と整列する穴を持つ２重のシリコン酸化物層 ２３Ｂ（メモリー酸化物２３Ａと大体同じ厚さの）及び窒化物層２４Ｂ（ケ゛− ト絶縁物２４Ａと同じ厚さの）けフ０レート２ｏ及び２７を互１１ いに絶縁する。キャー′Ｐ／りＣは更に夫々フ０レート２７及び２０と電気接触 する全尿コンタクト３８及び３９を含む。

非メモリ−・トランジスタＱは導電性ポリシリコン・ケ゛−ト１９と高度にドー ズされたｎ＋ソース及びドレイン領域３２　、３３を含む。比較的厚い二酸化シ リコン（ケ゛−ト酸化物）１６Ａけその下の基板１４からポリシリコン・ケ゛− ト１９を絶縁する。トランジスタＱは更に夫々その製箔のソース３２、ドレイン ３３、及びケ゛−ト］９に電気接触する金属コンタクト４．０　。

ｌＩ　］　、　４２を含む。

ポリシリコン抵抗Ｒはフィールド酸化物１５Ｃの上に形成され、絶縁酸化物２　 ］　Ａ　ＩｉＣよってそのチッ７°十の他の装置から電気絶縁さｉｌ、高度にド ーズされた目？リンリコン・ストリツプ（５ｔｒｉｐ　）　］　８を含む。ポリ シリコン］８の厚さはキャパシタ・プレート２０の厚さと同じ厚さてあり、約１ ０題／・Ｆ方（５ｑｕａｒｅ　）のシート抵抗を有する。

抵抗Ｒの上に設けられ、絶縁酸化物２　］、　Ａによってのみて々く、酸化物２ ３Ｃ及び窒化物２４Ｃ（層２４Ａ及び層２４Ｂと同じ厚さの）によって抵抗Ｒか ら絶縁されている相互接続線りはトランジスタＴのケ８−ト２６及びギヤノＰシ タＣのプレート２７と同じ厚さ及び導電性をイーするポリシリコン・ストリツプ ２つから成る。

構造５０け更に種々の装置７＋′、　Ｔ　＋　Ｑ　＋　Ｃ＋　”等を互いに電気 絶縁する厚い酸化物層３４を含む。

ギヤノやシタＣ及び非メモリ−・シリコン・ケ８−トＭＯ３トランジスタ（ダイ オード）、Ｑはオン・チップに高い正電圧及び低い負電圧を発什するだめに第１ Ａ図及び第１Ｂ図に表わすように接続することができる。

次に、第３Ａ図乃至第３　Ｈ図を見ると、そこには、この発明の製造方法の連続 工程を訂細に表わしである。

以下の説明は、主にｎチャンネル・シリコン・＋”　−ト・メモリー・トランジ スタＴと、平行ポリ７リコン・り−ト・ギヤ・やシタＣと、ｎチャンイ・ル・シ リコン・ケ゛−＋−非メモリ−・エンハンスノンｌ−・モード・トランジスタＱ と、ポリシリコン抵抗Ｒと、ポリシリコン相互接続線■７とを含む集積回路チッ プの製造に向けらハでいるが、この説明はこの発明の原理を実施しうる一種の装 置の製造方法の典型的なものに過きない。

その上、ここに明示した厚さ及びその他の寸法及び大きさなどは例示を明確にす るために選ばれた値であって、そわに制限する意味に解釈するべきてはない。

次に、第３Ａ図を見ると、それはその上にｐ形エピクキシャル層１１が成長され ているｎ形単結晶シリコン基板１０から始するこの発明による製造方法の初期を 表わす。深いＮ＋拡散部１２（典形的には燐）はエビクキシャル層１１の絶縁部 １３及び］４の形成の役にたつ。これら絶縁部］、　３　、１．４　（ここでは ｐ井戸とも３ 呼ばれる）の各場合には各種メモリー装置及び非メモリー装置が設けられる。例 えば、説明中の実施例においては、シリコン・グー）　ＭＮＯＳメモリー・トラ ンジスタＴは絶縁部１３に設けられ、シリコン・ケ゛−トＭＯＳエンハンスメン ト・モード非メモリ−・トランノスクＱｄ絶縁部］、　４　Ｋ設けられるてあろ う。この方法による他の回路部分からのＭＯＳダイオードの絶縁は、これらＭＯ Ｓダイオードを使用して形成した電圧逓信器から負電圧を発生するために重要々 ものである。次に、計拡散１２によって分離されたエピタキノヤル層１１の上に 従来方式の厚さく５，０００〜２０．０００久）の二酸化シリコン・フィールド 絶縁領域１５Ａ、１５Ｂ＋］５Ｃが形成される。カンフ０リング・キャパシタＣ はフィールド酸化物］、　５　Ｂの上に設けられ、抵抗要素Ｒはフィールド酸化 物領域］５Ｃの上に設けられる。

次に処理工程（第３Ａ図にも例示されている）はウェハの」二に約８００Ｘ厚の 比較的薄いケ゛−ト酸化物層１６の成長である。その後、従来のホ］・リノグラ フ及び注入技術を使用して、絶縁部１４の表面部分に、その上に形成されるてあ ろうエンハンスメント・モード・トランジスタＱの希望する（正）しきい値を得 るために、ケ゛−ト酸化物１６を通して、例えば１平力糎（、ｎ２）当り約４３ Ｘ１０”の線量（ドーズ−ｄｏｓｅ　）及ヒエネルギ４０　ＫｅＶのボロン・イ オンを使用して工７ハンスメント注入を受けさせる。次に、第１のポリノリコン 層１７（ポリｌ）が精進全体の上に約５，０００久厚にデポノットされる。２９ １層１７の好捷しい形成方法は温度約６２５℃及び圧力］　００　ミＩＪ　トル （ｍ１ｌｌｉｔｏｒｒ　）　においてンラン（，５ｉｌａｎｅ　）を使用する低 圧化学的蒸着法（Ｔ、ＰＣＶＤ　）である。ポリシリコンのＬＰＣＶＤ法は厚さ の均一性と大量製造状況下においては生命である製造の反覆性とを保証するとこ ろがら好寸しいものである。この集積回路は抵抗性要素を含めることを企図する ものであるから、２９１層１７は後で形成するボｌ）　Ｉ抵抗要素のために軽い ドーピングを受けるようにする。適当な注入が約１　］　ＯＫｅＶのエネルギ及 び１平力糎当り約１．６　Ｘ　］　０１４の線量（ドーズ）を有する燐イオンを 使用して行われる。このポＩＪ　Ｉの生成されたシート抵抗は約１０ＭΩ／平方 （５ｑｕａｒｅ　、）である。

第３Ｂ図に表わす構造に進む過程において、抵抗がドーズされたポＩＪ　１層１ ７は従来のホトリングラフ及びエツチング技術を用いて、ポＩＪ　Ｉ抵抗１８、 絶縁部１４の表面領域に形成されるべきエンハンスメント・モード・トランジス タＱのだめのダート電極１９及び中央のフィールド絶縁酸什物］、　５　Ｂの上 に形成されるべきカンプリング・ギヤｉｅシタＣの下プレート２０に・ぐターン 化される。

次に、第３Ｂ図を見ると、二酸化シリコン層２１が温度約９ｏｏ℃における熱酸 化によって全体構造の上［２，０００〜４，０ＯＯＸの範囲の厚さに形成される 。

酸化物層２１は後でその上に形成される上ポｌ／　Ｈプレートから２１月キャパ シタ・プレート２０の周囲を絶縁し、又後でその土に形成されるだろうポリ■相 互接続りからｆ！１月抵抗抵抗１８縁するように働く。故に、以下、それを絶縁 酸化物とも呼ぶことにする。その酸化工程中、わずがなノ＋−セントのポＩＪ　 Ｉの各区分］８゜１９．２０が７肖費される。

絶縁酸化物２１の形成後、第３ｃ図に表わすように、５ＮＯ８装置の次の工程は ｐ井戸］３の表面部にある絶縁酸化物２１（及びその下のケ゛−ト酸化物１６） を除去し、ｐ井戸のその露出した部分の上にメモリー誘電体層を形成する工程で ある。との発明による方法はこの処理工程を利用して、更に絶縁酸化物２１に広 いウィンドウ２２を形成し、第３ｃ図に表わすようなポリＩギヤノ’？シタ・グ レート２００表面部分を露出する。

次に、第３Ｄ図において、非常に薄い（約２０λ厚）二酸化シリコン層２３及び 比較的厚い（約２５０〜５００λ厚）窒化シリコン層２４が次のような処理方法 によってウェハ全体の上に形成される。すなわち、酸化物層２３は温度約７５０ １：においてウェハの熱酸化で形成され、窒化物２４はその直後、］、：　（３ 〜４）比のガス状ノクロロシラン（ｄｉｃｈｌｏｒｏｓｉｌａｎｅ　）及びアン モニアを使用するＬＰＣＶＤ法によって、前と同一温度で形成される。この２つ の層２３−２４はメモリー装置Ｔのためのケ゛−ト誘電体とギヤパノタＣのだめ の絶縁体とを構成する。

酸化物層２３は例示を明快にするために第３Ｄ図では全体構造の上に均等厚を持 つように表わしであるが、実際には必ずしもそうである必要がない。ｆｌｌえば 、もし酸化物２３が前項で島明したように熱酸化によって形成されると、残りの 構造体（すなわち、露出されたポＩＪ　１層２０及びエピタキンヤル領域１３） と比較して絶縁酸化物２１の酸化速度が遅いため、絶縁酸化物２１の上に形成さ れる酸化物層２３は残りの構造体の上に形成されるものより薄いであろう。

２Ｎの酸化物２３−窒化物２４層のメモリー装置Ｔケ゛−ト誘電体及びギヤ・ぐ シタＣ絶縁体に代るものとしては２層のシリコン酸化物−シリコン・オキ／ナイ トライド層がある。この実施例において、酸化物２３は、例えば、ウェハの熱酸 化によって形成するととができ、オキシナイトライドは、例えばアンモニアとジ クロロシランと酸化二窒素（ｎ１ｔｒｏｕｓ　ｏｘｉｄｅ　）の比が約３５＝１ ：２であるアンモニア、ジクロロシラン及び酸化二窒素から成る反応ガスを用い てＬＰＣＶＤ法で形成することができる。

更に、又２層の誘電体層２３〜２／Ｉに代りうるものはシリコン酸化物−シリコ ン・オキシナイトライドーシリコン窒化物の重複層がある。

メモリー装置Ｔゲート誘電体のためにどのような誘電体（すなわち、例えば、酸 化物−窒化物２重層又は酸化物−オキシナイトライド２重層又は酸化物−オキシ ナイトライド−窒化物多重層）が選ばれたかに関係なく、とのケ゛−ト誘電体を 形成する５ＮＯ８製造処理工程はこの発明による方法を使用することによシマヌ ク又はその他の処理工程を追加することなくキャパシタＣ絶縁体をも同時に有利 に形成することができる。

他方、もしメモリー装置Ｔケ゛−ト誘電体とは異なる絶縁層を有するキャパシタ Ｃの形成を希望する場合には、この製造方法はそれに適応させるために変更する ととができる。例えば、２重の酸化物２３−窒化物２４層の代りに、単一窒化物 層をギヤ・ぐシタ・プレート２０の露出部分の上に形成することもできる。厚さ が馬えられた窒化物絶縁体を有するギヤ・杷シタは酸化物−窒化物２重層を持つ ギヤ・ぐ７タより単位面積当り高い容量（Ｃ／Ａ）を持つだろうということに注 意を要する。すなわち、Ｃ／Ａはギヤパンク絶縁体の誘電率に比例し、窒化物絶 縁体の誘電体定数は２重の酸化物−窒化物絶縁体の誘電体定数より大きいからで ある。

この発明による方法の次の工程は第３Ｄ図に表わすようにウェハ全体の上に第２ のポリシリコン層２５（ポリＵ）をデポジションすることである。ポリ■層２５ は上記の第３Ａ図で説明しだポ’Ｊ　１層と同一方法でデポジションされる。

第３Ｅ図に表わす構造になる過程において、ポＩＪ　Ｉｆ層２５は従来のホトリ ソグラフ及びフ０ラナ・ゾラズマ・エツチング技術を用いてメモリー装置Ｔのた めのケ８−ト２６と、カップリング・ギヤノぐシタＣのだめの複数の穴２８を持 つ上プレート２７と、ボ’Ｊ　ＩＴ相互接続線とにパターン化される。ポリ・ノ リコン・グレート２７の穴２８は後程の工程において、その下にあるポリ■プレ ート２０ＶＣドー・ぐント（ドーピング剤）　ヲＦａ入するために使用される。

又、ポリ１ブレート２ｏは、初期の処理工程において、抵抗を持たせるために適 切な低い導電レベルにドーグされたが、更に行われる高い導電レベルへの第２の ドーピングは、要素としてこの構造を使用して構成する電圧逓倍器の周波数応答 を悪くするもとになるようなポリ１ブレート２７−窒化物２４−酸化物２３−ポ ＩＪ　ｌプレート２ｏの構造に対する容量及び抵抗−の配分効果を避けるように するために本来的に行われるへきである。

第３Ｆ図において、」二記の方法でポリフリコンロ層２５をパターン化した後、 窒化物層２４を除去するためにエツチング技術が続けられる。そのエツチングは ポリＵ層の各区分２６，２７．２９によってマンクされた基板構造領域を除ｌＡ だすべての領域に行ゎゎ、る。

この窒化物のエツチング工程中、窒化物層の穴２８に対応する部分もエツチング されるということに注意するべきである。

そこで、ウェハは緩衝フッ化水素（ｂｕｆｆｅｒｅｄｈｙｄｒｏｇｅｎ　ｆｌｕ ｏｒｉｄｅ　）　（ＨＦ　）を使用した酸化物エツチング工程を受けて、メモリ ー酸化物２３、絶縁酸化物層２１及びゲート酸化物１６の露出部分を除去する。

多結晶シリコン及び単結晶シリコンは材料的にＨＦによって攻撃されないから、 露出されたポリシリコンＩ及びポリシリコン■層の各区分又はセグメントはエツ チングに対するマスク及びエツチング停止剤として作用する。酸化物エツチング 工程が終了したときのウェハ構造は第３Ｆ図に表わすように見ることができ、そ この２３Ａ及び２４Ａは夫々メモリー装置Ｔの酸化物及び窒化物ダート誘電体層 を表わし、２３Ｂ及び２４Ｂは夫々ギヤ・ぞシタＣの酸化物及び窒化物絶縁体層 を表わし、１６Ａは非メモリー装置Ｑのダート誘電体である。

次に、第３Ｇ図を見ると、それはギヤ・ぞシタＣの平面図であシ、そのグレート ２７は単に例示として２４個の方形穴２８を持つように表わしである。実際の穴 ２８の数は穴２８の寸法ｄ１それらの相対的間隔Ｓ及びギヤノシタ・プレートの 面積Ａなどによってきめられる。寸法ｄ及び間隔Ｓは次の処理工程で穴２８を通 してプレート２０に導入されるだろうドーピング剤支持材料からのドーピング剤 （ドープ９ント）の横拡散によってポＩＪ　Ｉプレート２０全体のドーピングが 行われるような寸法又は長さに選ばれる。ドー・セントの横方向拡散の範囲は、 又選ばれた特定のドー・ぐントの種類と、拡散を行う温度と、拡散の時間とによ っても制御される。例えば、ｄ−３ミクロンであり、ドーパントの種類が燐であ シ、拡散温度が９ｏｏ℃であり、拡散時間が約２時間の場合には、穴２８間の間 隔はポリシリコン・プレート２ｏに対して必要なドーパントの横方向拡散を行っ てそれを高く且つ均一な導電性のプレートにするために４２５ミクロンにすると よい。

穴２８のために、キャパシタＣの面積にある喪失又は損失が生ずる。この面積の 損失は、面積利用率Ｕとも呼ばれ、次の方程式によって与えられる。

Ｕ　＝　（ｓ２＋２ｓｄ　）／（５−）−ｄ　）２上記の例における穴２８のた めのギヤノ９シタの面積の損失は約１７％又はＵ　＝　０．８３である。しかし 、面積喪失のために生じた容量の喪失は高い誘電定数のギヤ・やシタ絶縁物（做 化物又は酸化物−窒化物等）を使用することによシ、及びこの絶縁物の薄い層を 選ぶことによって、失われた以上に補償されるであろう。

その後、ウェハはドーピング工程を受けて、種々のトランジスタのだめのソース 及びドレインを形成し、低いシート抵抗のポリシリコン・ダート、ポリシリコン ・ギヤノぐシタ・グレート、及びポリシリコン相互接続線を得る。このドーピン グを達成する１つの方法はＩす■キャパシタ・プレー）２０の穴２８に対応する 表面面積を含むウェハ全体の上に、その上に設けられている薄い酸化物２３Ｂ１ 窒化物２４Ｂ及びポリ１ゲ−ト２７を通して、温度約９００℃でＰＯＣｌ３のよ うな燐支持物質層（図示していない）をデポノグトすることから行われる。その 後、デポジットされたＰＯＣ１３層からの燐ドー／Ｆントは温度約９００〜１０ ００℃で一定期間、ウェハに熱拡散を施すことによシ拡散される。この拡散工程 を通して、第３Ｈ図に表わすように、メモリー装置Ｔのソース及びドレイン３０ ．３１及び非メモリー装置Ｑの３２．３３が形成されるだけでなく、メモリー装 置ＴのポＩＪ　Ｉｔケ゛−）２６、装置Ｑのポリ１ゲート１９、ポリ■相互接続 線２９（Ｌの指定もある）、ギヤノクシタＣの上及び下の両ポリ■プレート２７ ．２０も高く且つ均一な導電レベル（典型的に、約３０〜５０Ω／平方（５ｑｕ ａｒｅ　）のシート抵抗に相当する）にドープされるであろう。下ポリＩキャパ シタ・プレート２０全体が前の燐デポノンヨン工程中に穴２８を通してプレート ２０に導入された燐ドー／？ントの急速な横方向拡散のために均一にドー７０さ れる。

従って、この処理方法により、単位面積えちり高い容部のギヤ・ＰシタＣが従来 の５ＮＯ３製造力法で使用するマスキング又は処理工程より多い追加のそれら工 程を使用することなく、非メモリ−・エンハンスメント・モードＭＯ３）ランソ スタＱ１　メモリー装置ＴＸポリ■相互接続線り及びポリＩ抵抗Ｒと共に形成さ れる。

上記で例示した方法で形成したキャパシタＣの容量は装置Ｔのために選ばれたメ モリー・ケ゛−ト誘電体の厚さ及び種類（す々わち、誘電率）ギヤ・ｅシタ・プ レートを形成するためにチップ上に利用可能な面積、そこＫある穴２８のために 生じたポＩＪ　ＩＩキギヤシタ・プレート２７の面積の喪失（面積利用率と呼ば れる）等によっである範囲に定められる。デュアル（二重層の）酸化物−窒化物 ダート誘電体が使用された場合、この発明方法で形成されたキャパシタの容量は 次式で与えここに、Ｅは窒化シリコン２４Ｂの誘電率、Ｅ　は酸化シリコン２３ Ｂの誘電率、 Ｌ　は窒化物２４．　Ｂの厚さ、 ｔ　は酸化物２３Ｂの厚さ、 Ａはギヤノヤシタ・プレート２０及び２７の共通領域、 Ｕは面積利用率である。

典型的には、従来の低電力ｎチャンネル・ダブル・シリコン・ケ゛−トによる密 度３２にのＥ２ＰＲＯＭの製造方法においては、ｔｏｘ−２０Ｘ、Ｂｏｘ−３８ ，ｔｎ−３８０久、Ｅｎ−５６である。ギヤ・ぐシタ・プレートの面積Ａ＝７５ Ｘ７５平方ミクロンを持ち、４２５ミクロンの相対間隔Ｓて配列された３ミクロ ン平方の穴を有し、利用率Ｕ　＝　０．８３を生じさせるよう々との発２３ 明方法で形成されたポ’Ｊ　Ｉ−酸化物一窒化物一ポＩＪ　ＩＩキギヤシタは５ ．６５Ｘ１０　ファラッドの容量か又はＩ　Ｘ　１０−７Ｆ　（ファラッド）／ ｃｒｎ２　の単位面積当りの容量を持つであろう。

第１Ａ図及び第１Ｂ図に表わす回路の要素として上記のような単位面積当シ高い 容量を持つキャパシタＣ及びトランジ２り（ダイオード）Ｑ（第３Ｇ図）を使用 して、０〜１００μＡの範囲の電流能力を持ち、±（１５〜２５）■の範囲の正 及び負の両電圧を発生することができる電圧逓倍器（マルチグライア）を製造す ることが可能である。そのよう々電圧逓倍器はＥ２ＰＲＯＭ及び他の装置をプロ グラムするに適しているであろう。

上記の第３Ｈ図において説明したドーピング工程の後、モノリシンク・チップの 製造を完了させるだめに正規のｒｃ製造方法が用いられる。第３Ｈ図におけるそ れらの工程は、各装置を誘電的に絶縁するためにこの構造全体の上に厚い絶縁酸 化物３４（約１０．　ＯＯＯλ厚）を形成し、層３４にコンタクト・バイアスを 形成して後、装置Ｔ、Ｃ及びＱ等の種々の要素に対しメタライゼーション（金属 化）を形成して抵抗性コンタクトを与える各工程を含む。その結果生じた最終構 造は第３図に表わされるようなものであυ、そこで３５゜３６及び３７は夫々装 ＠Ｔのソース３０．ドレイン３１及びポリシリコン・ケ８−ト２６のだめの金属 コン２４　待人昭５９−５０１４３４　（８）タクトを表わし、３８及び３９は 夫々−ヒ及び下ポリシリコ、ン・キャパシタ・グレート２７及び２ｏのための金 繰コンタクトであり、’　４０　、４１及び４２は夫々装置Ｑのソース３２．ド レイン３３及びポリシリコン・ゲート】９のだめの金属コンタクトである。

以上、この発明方法は、ポリ■が初期的に比較的低いレベルにドープされ（それ からポリシリコン抵抗を形成する特定の目的のために適したようＫ）、ギヤ・ぐ シタのポリＩ下シレー）２０及びポリｌゲート１９等がその後高いレベルにドー プされるが、この発明方法はプレート２０が希望するレベルに初期的にドープさ れない場合のすべての製造方法で使用するためにもその助けと々るであろう。

以上説明した製造方法はポＩＪ　１層２５（第３Ｄ図）の箇所に金属、ポリサイ ド（ｐｏｌｙｃｉｄｅ　）又は耐火金属珪化物（ｒｅｆｒａｃｔｏｒｙ　ｍｅｔ ａｌ　ａｉｌｉｃｉｄｅ　）　、例えば、珪化（５ｉｌｉｃｉｄｅ　）タングス テン、珪化タンタル又は珪化モリブデンなどのようなその他の適当な材料と置換 使用して実施することもできる。その場合、層２５は固有的に高い導電性を有す るから、上記第３Ｈ図で説明したドーピング工程中に追加のドーピングを受けな いであろうが、ポリＩのグレート２ｏとポリ１のケ８−ト１９とは種々のソース 及びト８レインの形成と共にドープされるであろう。

ＦＩＧ、３Ｇ

Claims (1)

1. 【特許請求の範囲】 １　半導体基板（１０）の」二に第１のプレート（２０）を形成し、前記第１の プレート（，２０）の上に誘電体２４Ｂ）の上に第２のプレート（２７）を形成 する各工程を含む半導体基板（１０）に平行導電性プレート・キヤ・ｆシタを形 成する方法であって、前記第２のグレート（’２７）及び前記誘電体層（２３Ｂ 、２４Ｂ）を通して延びる複数の穴（２８）を設け、前記基板にドーピング動作 を受けさせる各工程を含み、前記穴（２８）が前記第１のプレート（２０）に対 してドーパント材料の供給を与えるようにした平行導電性プレートキヤｉｅシタ の形成方法。 ２　前記ドーピング動作は熱拡散によって達成される請求の範囲１項記載の形成 方法。 ３　前記第１のプレート（２０）は多結晶シリコンから成り、前記ドーピング動 作は横方向拡散によって前記第１のプレート（２０）に希望する均一な導電性レ ベルを達成するように前記第１のプレート（２０）全体を有効にドープするよう になした請求の範囲２項記載の形成方法。 ４　前記第２のプレート（２７）は多結晶シリコンから成り、前記ドーピング動 作は前記第２のプレート（２７）を希望するレベルに有効にドープするように外 した請求の範囲３項記載の形成方法。 ５　前記第２のプレート（２７）は金属、耐火金属珪化物又はポリサイドから成 る請求の範囲３項記載の形成方法。 ６　前記誘電体層は窒化シリコン、（２４Ｂ）から成るか又は含む請求の範囲１ 項記載の形成方法。 ７　前記請求の範囲４項に従って形成された平行プレート・キヤ・ぐシタ及び電 界効果トランジスタ（Ｑ）を含み、第１の導電形の半導体基板（１０）に集積回 路を形成する方法であって、前記半導体基板（１０）Ｋ第２の導電形のフィール ド酸化物領域（１５Ｂ）及び活性領域（１４）を形成し、前記活性領域（１４） の上にデート酸化物層（１６）を形成し、前記ダート酸化物層（１６）の上に第 １のポリシリコン層（１７）を形成し、前記第１のポリシリコン層（１７）を前 記活性領域（１４）の上のトランジスタ・ダート電極（１９）及び前記フィール ド酸化物領域（１５Ｂ）の上の前記第１のプレート（２０）に・やターン化し、 前記第１のキヤ・やシタ・プレート（２０）の一部の上に絶縁酸化物層（２１） を形成し、該構造の上に前記誘電体層（２３，２４）を形成し、前記誘電体層（ ２３゜２４）の上に第２のポリシリコン層（２５）を形成し、前記第２のポリシ リコン層（２５）を複数の穴を持つ前記第２のキャパシタ・プレート（２７）に パターン化し、前記誘電体層（２３，２４）を前記第２のキャパシタ・プレート （２７）の前記穴に従ってあけられた複数の穴を持つキャパシタ絶縁物（２３Ｂ 、２４Ｂ）にパターン化し、前記絶縁酸化物層（２１）を除去して前記ダート電 極（１９）及び前記活性領域（１４）を露出し、前記第１の導電形の活性不純物 を与えて前記第１及び第２のキヤ・ぐシタ・プレート（２０、２７）及び前記ケ ゛−ト電極（１９）をドープし、前記ソース（３２）及びドレイン（３３）を前 記ゲート電極（１９）と半整列関係に形成する各工程を含む半導体基板（１０） に対する集積回路の形成方法。 ８　前記第１のポリシリコン層（１７）を抵抗性要素（Ｒ）に追加パターン化し 、前記第１のポリシリコン層（１７）を軽くドープし、前記活性不純物を内える 工程中前記抵抗性要素（Ｒ）を保護する各工程を含む請求の範囲７項記載の形成 方法。 ９　前記第２のポリシリコン層（２５）を前記誘電体層（２３、２４，）の一部 （２３Ａ、２４Ａ）によって形成されだケ゛−ト誘電体を持つ不揮発性メモリー 装置（Ｔ）のだめのダート電極（２６）に追加パターン化する工程を含む請求の 範囲８項記載の形成方法。 １０　前記平行プレート・キャパシタ及び前記電界効果トランジスタ（Ｑ）は電 圧逓倍回路の一部を形成する請求の範囲７項記載の形成方法。 １】　前記穴は約３平方ミクロンの寸法を有し、前記穴の相対的間隔は約４２５ ミクロンであり、前記ドーピング動作は燐を利用し、拡散温度は約９ｏｏ℃であ り、拡散時間は約２時間である請求の範囲１項記載の形成方法。