JP2714112B2 - テレビジョン受像機 - Google Patents
テレビジョン受像機Info
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N3/00—Scanning details of television systems; Combination thereof with generation of supply voltages
- H04N3/10—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical
- H04N3/16—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by deflecting electron beam in cathode-ray tube, e.g. scanning corrections
- H04N3/22—Circuits for controlling dimensions, shape or centering of picture on screen
- H04N3/227—Centering
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- Engineering & Computer Science (AREA)
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- Synchronizing For Television (AREA)
- Television Systems (AREA)
- Details Of Television Scanning (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、映像信号をディジタル処理し、水平同期信
号のｎ倍の周波数で走査するテレビジョン受像機に係
り、特に入力水平同期信号に同期したシステムクロック
と基準信号を発生する同期偏向回路に関する。
号のｎ倍の周波数で走査するテレビジョン受像機に係
り、特に入力水平同期信号に同期したシステムクロック
と基準信号を発生する同期偏向回路に関する。
近年、テレビジョン受像機の開発が活発化し、現在ア
ナログ回路で信号処理されているビデオ回路をディジタ
ル回路に置き換えるIDTV（Improved Defintion TV）が
製品化されるようになった。このIDTVは、現行のテレビ
ジョン信号をより高画質にするのが目的で、各種の高画
質化信号処理技術が検討され実用化されている。
ナログ回路で信号処理されているビデオ回路をディジタ
ル回路に置き換えるIDTV（Improved Defintion TV）が
製品化されるようになった。このIDTVは、現行のテレビ
ジョン信号をより高画質にするのが目的で、各種の高画
質化信号処理技術が検討され実用化されている。
高画質化信号処理技術としては、 （１）フレームメモリを用いた３次元Y/C分離やノイズ
リデューサ （２）インタレース信号をノンインタレース信号に変換
する倍速変換 （３）ラインメモリを用いた垂直輪郭補正 などが考えられる。これらの信号処理は、ディジタル回
路で高精度に行う必要があるため、安定な同期再生と安
定なシステムクロックが必須となってくる。この種の例
として、特開昭62-81177号公報がある。以下簡単にその
原理について説明する。
リデューサ （２）インタレース信号をノンインタレース信号に変換
する倍速変換 （３）ラインメモリを用いた垂直輪郭補正 などが考えられる。これらの信号処理は、ディジタル回
路で高精度に行う必要があるため、安定な同期再生と安
定なシステムクロックが必須となってくる。この種の例
として、特開昭62-81177号公報がある。以下簡単にその
原理について説明する。
第２図は、従来のテレビジョン受像機の構成を示す図
で、11は入力端子、12はラインくし形フィルタ回路、1
3,14,15はA/D変換器、16は色復調回路、17,18はフレー
ムくし形フィルタ回路、19,20は倍速変換回路、21,22,2
3はD/A変換器、24はマトリクス・映像出力回路、25はブ
ラウン管、26は同期分離回路、27はクロック発生・同期
偏向回路、28はディジタル信号処理部、30は書込み基準
信号、31は読出し基準信号、32はシステムクロックであ
る。
で、11は入力端子、12はラインくし形フィルタ回路、1
3,14,15はA/D変換器、16は色復調回路、17,18はフレー
ムくし形フィルタ回路、19,20は倍速変換回路、21,22,2
3はD/A変換器、24はマトリクス・映像出力回路、25はブ
ラウン管、26は同期分離回路、27はクロック発生・同期
偏向回路、28はディジタル信号処理部、30は書込み基準
信号、31は読出し基準信号、32はシステムクロックであ
る。
次に動作について説明する。入力端子11から入力され
たコンポジットビデオ信号は、ラインくし形フィルタ回
路12で輝度信号（Ｙ）と色信号（Ｃ）に分離される。ラ
インくし形フィルタ回路12で分離された色信号（Ｃ）
は、色復調回路16で２つの色差信号（Ｒ−Y,B−Ｙ）に
分離される。こうして得られた輝度信号（Ｙ）と色差信
号（Ｒ−Y,B−Ｙ）はディジタル信号処理部28へ送られ
る。
たコンポジットビデオ信号は、ラインくし形フィルタ回
路12で輝度信号（Ｙ）と色信号（Ｃ）に分離される。ラ
インくし形フィルタ回路12で分離された色信号（Ｃ）
は、色復調回路16で２つの色差信号（Ｒ−Y,B−Ｙ）に
分離される。こうして得られた輝度信号（Ｙ）と色差信
号（Ｒ−Y,B−Ｙ）はディジタル信号処理部28へ送られ
る。
ディジタル信号処理部28では、まず送られてきた輝度
信号（Ｙ）と色差信号（Ｒ−Y,B−Ｙ）がA/D変換器13,1
4,15で各々ディジタル信号に変換される。ディジタルに
変換された輝度信号（Ｙ）は、フレームくし形フィルタ
回路17で残留している色信号やノイズ成分が除去され
る。その後倍速変換回路19で、インタレース走査であっ
た信号がその走査線間に新たに走査線が補間され、倍速
変換される。倍速変換された輝度信号（Ｙ）はD/A変換
器21でアナログ信号に戻される。一方、ディジタル変換
された色差信号（Ｒ−Y,B−Ｙ）も輝度信号（Ｙ）系と
同様に、フレームくし形フィルタ回路18で残留している
輝度信号やノイズ成分が除去される。その後倍速変換回
路20で、インタレース走査であった信号がその走査線間
に新たに走査線が補間され、倍速変換される。倍速変換
された色差信号（Ｒ−Y,B−Ｙ）はD/A変換器22,23で各
々アナログ信号に戻される。
信号（Ｙ）と色差信号（Ｒ−Y,B−Ｙ）がA/D変換器13,1
4,15で各々ディジタル信号に変換される。ディジタルに
変換された輝度信号（Ｙ）は、フレームくし形フィルタ
回路17で残留している色信号やノイズ成分が除去され
る。その後倍速変換回路19で、インタレース走査であっ
た信号がその走査線間に新たに走査線が補間され、倍速
変換される。倍速変換された輝度信号（Ｙ）はD/A変換
器21でアナログ信号に戻される。一方、ディジタル変換
された色差信号（Ｒ−Y,B−Ｙ）も輝度信号（Ｙ）系と
同様に、フレームくし形フィルタ回路18で残留している
輝度信号やノイズ成分が除去される。その後倍速変換回
路20で、インタレース走査であった信号がその走査線間
に新たに走査線が補間され、倍速変換される。倍速変換
された色差信号（Ｒ−Y,B−Ｙ）はD/A変換器22,23で各
々アナログ信号に戻される。
こうして得られた倍速の輝度信号（Ｙ）と色差信号
（Ｒ−Y,B−Ｙ）はマトリクス・映像出力回路24でRGB信
号に変換され、所定の利得で増幅され、ブラウン管25に
高画質な映像として出力される。
（Ｒ−Y,B−Ｙ）はマトリクス・映像出力回路24でRGB信
号に変換され、所定の利得で増幅され、ブラウン管25に
高画質な映像として出力される。
一方、入力端子11から入力されたコンポジットビデオ
信号は同期分離回路26に入力され水平及び垂直同期信号
が分離される。分離された同期信号のうち水平同期信号
は、クロック発生・同期偏向回路27に入力される。クロ
ック発生・同期偏向回路27は、入力の水平同期信号に同
期したシステムクロック32（1820fH）やメモリに書込む
ときの書込み基準信号30（fH）や倍速変換するための読
出し基準信号31（2fH）等を発生することと、水平方向
の電子ビームの偏向を行う。
信号は同期分離回路26に入力され水平及び垂直同期信号
が分離される。分離された同期信号のうち水平同期信号
は、クロック発生・同期偏向回路27に入力される。クロ
ック発生・同期偏向回路27は、入力の水平同期信号に同
期したシステムクロック32（1820fH）やメモリに書込む
ときの書込み基準信号30（fH）や倍速変換するための読
出し基準信号31（2fH）等を発生することと、水平方向
の電子ビームの偏向を行う。
次に、このクロック発生・同期偏向回路27の従来例を
第３図を用いて説明する。同図において、41は入力端
子、42は位相比較器（PD）、43は低域波器（LPF）、4
4は電圧制御発振器（VCO）、45は1/910分周器、46は水
平出力回路、47はフライバックトランス（FBT）、48,49
は1/2分周器であり、第１図と同一部分には同一符号が
付してある。
第３図を用いて説明する。同図において、41は入力端
子、42は位相比較器（PD）、43は低域波器（LPF）、4
4は電圧制御発振器（VCO）、45は1/910分周器、46は水
平出力回路、47はフライバックトランス（FBT）、48,49
は1/2分周器であり、第１図と同一部分には同一符号が
付してある。
入力端子41に入力された水平同期信号は、位相比較器
（PD）42に入力されてもう一方の入力と比較され、その
結果が位相差に応じて出力される。その位相比較器の出
力は低域波器（LPF）43で所定の応答特性が得られる
ように波されて電圧制御発振器（VCO）44に入力され
る。電圧制御発振器（VCO）44は入力の位相比較電圧に
応じて発振周波数（ここでは1820fH付近）を変える働き
をする。ここで発振された出力は、システムクロック32
となり、ディジタル信号処理部へ送られるとともに、1/
910分周器45に入力される。
（PD）42に入力されてもう一方の入力と比較され、その
結果が位相差に応じて出力される。その位相比較器の出
力は低域波器（LPF）43で所定の応答特性が得られる
ように波されて電圧制御発振器（VCO）44に入力され
る。電圧制御発振器（VCO）44は入力の位相比較電圧に
応じて発振周波数（ここでは1820fH付近）を変える働き
をする。ここで発振された出力は、システムクロック32
となり、ディジタル信号処理部へ送られるとともに、1/
910分周器45に入力される。
1/910分周器45は入力されたクロックを分周してディ
ジタル信号処理部に必要な基準信号等を発生する。シス
テムクロック32を1/910分周器45で分周すると読出し基
準信号31が得られ、それを1/2分周器49でさらに分周す
ると書込み基準信号30が得られる。ここでは、1/910分
周された読出し基準信号が水平偏向系の水平ドライブ信
号として水平出力回路46に送られる。水平出力回路46
は、1/910分周された水平ドライブ信号を増幅して水平
偏向ヨークを駆動して水平走査を行う。これと同時に、
偏向ヨークを駆動した信号はフライバックトランス（FB
T）47で昇圧されて、各種の高圧電源となる。この時フ
ライバックトランスの２次側に発生するフライバックパ
ルスは、1/2分周器48で1/2分周され、水平同期の信号と
なり、位相比較器42へ入力される。
ジタル信号処理部に必要な基準信号等を発生する。シス
テムクロック32を1/910分周器45で分周すると読出し基
準信号31が得られ、それを1/2分周器49でさらに分周す
ると書込み基準信号30が得られる。ここでは、1/910分
周された読出し基準信号が水平偏向系の水平ドライブ信
号として水平出力回路46に送られる。水平出力回路46
は、1/910分周された水平ドライブ信号を増幅して水平
偏向ヨークを駆動して水平走査を行う。これと同時に、
偏向ヨークを駆動した信号はフライバックトランス（FB
T）47で昇圧されて、各種の高圧電源となる。この時フ
ライバックトランスの２次側に発生するフライバックパ
ルスは、1/2分周器48で1/2分周され、水平同期の信号と
なり、位相比較器42へ入力される。
こうして、位相比較器42は入力端子41から入力された
水平同期信号と水平偏向で発生した1/2分周されたフラ
イバックパルスの位相の比較を行うことになる。この結
果、第３図に示す水平同期偏向系は入力信号と水平偏向
の位相が常に一致するようにフィードバック制御を行
う。
水平同期信号と水平偏向で発生した1/2分周されたフラ
イバックパルスの位相の比較を行うことになる。この結
果、第３図に示す水平同期偏向系は入力信号と水平偏向
の位相が常に一致するようにフィードバック制御を行
う。
上記従来技術は、水平出力回路46の水平出力トランジ
スタ及び周辺のトランジスタのストレージタイム（ts）
についての配慮がなされておらず、温度が変動すると画
像の水平センタがずれるという問題があった。以下この
問題について第４図を用いて説明する。
スタ及び周辺のトランジスタのストレージタイム（ts）
についての配慮がなされておらず、温度が変動すると画
像の水平センタがずれるという問題があった。以下この
問題について第４図を用いて説明する。
第４図は第２図及び第３図の各部の信号波形を示した
波形図である。
波形図である。
マトリクス・映像出力回路24から（α）のビデオ信号
が出力され、同時に（ｂ）の水平ドライブ信号が1/910
分周器45から出力された時、水平偏向回路46は（ｃ）に
示すような偏向電流を偏向ヨークに流し、走査を行う。
また、この時発生するフライバックパルスは（ｄ）のよ
うにほぼ帰線期間に位置している。
が出力され、同時に（ｂ）の水平ドライブ信号が1/910
分周器45から出力された時、水平偏向回路46は（ｃ）に
示すような偏向電流を偏向ヨークに流し、走査を行う。
また、この時発生するフライバックパルスは（ｄ）のよ
うにほぼ帰線期間に位置している。
ところが、一般にバイポーラトランジスタは、スイッ
チングに使用した場合、ONからOFFに移行する際にスイ
ッチングの遅れとなるストレージタイム（ts）が存在
す。このストレージタイムは、温度が上昇すると増加す
る傾向にある。そのため、温度が上昇した時には、
（ｅ）及び（ｆ）に示すようにΔtsだけ偏向電流及びフ
ライバックパルスが遅れてしまい、その結果画面の水平
センタがずれる。この様子を第５図に示す。第５図
（α）はずれる前の画面で、同図（ｂ）はずれたあとの
画面を示す。同図からわかるように、水平センタがずれ
ると、今まで見えていた画像が時間が経過し温度が上昇
するにつれて見えなくなってしまう。
チングに使用した場合、ONからOFFに移行する際にスイ
ッチングの遅れとなるストレージタイム（ts）が存在
す。このストレージタイムは、温度が上昇すると増加す
る傾向にある。そのため、温度が上昇した時には、
（ｅ）及び（ｆ）に示すようにΔtsだけ偏向電流及びフ
ライバックパルスが遅れてしまい、その結果画面の水平
センタがずれる。この様子を第５図に示す。第５図
（α）はずれる前の画面で、同図（ｂ）はずれたあとの
画面を示す。同図からわかるように、水平センタがずれ
ると、今まで見えていた画像が時間が経過し温度が上昇
するにつれて見えなくなってしまう。
本発明の目的は、温度が変動しても水平センタがずれ
ないようにすることにある。
ないようにすることにある。
上記目的を達成するために、本発明は第１の方法とし
て水平ドライブ信号とフライバックパルスの位相を比較
する位相比較回路と水平ドライブ信号の遅延時間を可変
する可変遅延回路を設け、上記位相比較回路の出力であ
る位相差が常に０になるように水平ドライブ信号の遅延
時間を可変遅延回路で制御する手段を設けたものであ
る。
て水平ドライブ信号とフライバックパルスの位相を比較
する位相比較回路と水平ドライブ信号の遅延時間を可変
する可変遅延回路を設け、上記位相比較回路の出力であ
る位相差が常に０になるように水平ドライブ信号の遅延
時間を可変遅延回路で制御する手段を設けたものであ
る。
また、本発明は第２の方法として水平ドライブ信号と
フライバックパルスの位相を比較する位相比較回路と、
ディジタル信号処理部の書込みや読出しの基準となる信
号の遅延時間を可変する可変遅延回路を設け、上記位相
比較回路の出力に応じて基準信号の遅延時間を可変遅延
回路で制御する手段を設けたものである。
フライバックパルスの位相を比較する位相比較回路と、
ディジタル信号処理部の書込みや読出しの基準となる信
号の遅延時間を可変する可変遅延回路を設け、上記位相
比較回路の出力に応じて基準信号の遅延時間を可変遅延
回路で制御する手段を設けたものである。
また、本発明は第３の方法として水平ドライブ信号と
フライバックパルスの位相を比較する位相比較回路と、
フライバックパルスの遅延時間を可変する可変遅延回路
を設け、上記位相比較回路の出力に応じてフライバック
パルスの遅延時間を制御する手段を設けたものである。
フライバックパルスの位相を比較する位相比較回路と、
フライバックパルスの遅延時間を可変する可変遅延回路
を設け、上記位相比較回路の出力に応じてフライバック
パルスの遅延時間を制御する手段を設けたものである。
また、本発明は第４の方法としてディジタル信号処理
部の書込みと読出しの基準信号をフライバックパルスか
ら作る手段を設けたものである。
部の書込みと読出しの基準信号をフライバックパルスか
ら作る手段を設けたものである。
さらに、本発明は第５の方法として水平出力トランジ
スタにストレージタイム（ts）の非常に小さいバイポー
ラトランジスタを使うか、MOS-FETを使うようにしたも
のである。
スタにストレージタイム（ts）の非常に小さいバイポー
ラトランジスタを使うか、MOS-FETを使うようにしたも
のである。
第１の方法において、水平ドライブ信号とフライバッ
クパルスの位相を比較する位相比較回路は、両信号の位
相比較結果を出力する。その位相比較結果によって可変
遅延回路は水平ドライブ信号の制御を行い、入力の水平
ドライブ信号とフライバックパルスの位相差が常に０に
なるように制御するので、温度変動により水平出力トラ
ンジスタのストレージタイム（ts）が変化しても水平セ
ンタがずれるようなことはない。
クパルスの位相を比較する位相比較回路は、両信号の位
相比較結果を出力する。その位相比較結果によって可変
遅延回路は水平ドライブ信号の制御を行い、入力の水平
ドライブ信号とフライバックパルスの位相差が常に０に
なるように制御するので、温度変動により水平出力トラ
ンジスタのストレージタイム（ts）が変化しても水平セ
ンタがずれるようなことはない。
第２の方法において、水平ドライブ信号とフライバッ
クパルスの位相を比較する位相比較回路は、両信号の位
相比較結果を出力する。ディジタル信号処理部の書込み
や読出しの基準となる基準信号の遅延時間を可変する可
変遅延回路は、位相比較結果の位相量に応じて書込みや
読出しの基準信号の遅延時間を制御するので、前記と同
様に水平センタがずれるようなことはない。
クパルスの位相を比較する位相比較回路は、両信号の位
相比較結果を出力する。ディジタル信号処理部の書込み
や読出しの基準となる基準信号の遅延時間を可変する可
変遅延回路は、位相比較結果の位相量に応じて書込みや
読出しの基準信号の遅延時間を制御するので、前記と同
様に水平センタがずれるようなことはない。
第３の方法において、水平ドライブ信号とフライバッ
クパルスの位相を比較する位相比較回路は、両信号の位
相比較結果を出力する。フライバックパルスの遅延時間
を可変する可変遅延回路は、位相比較結果の位相量に応
じてフライバックパルスの遅延時間を制御するので、前
記と同様に水平センタがずれるようなことはない。
クパルスの位相を比較する位相比較回路は、両信号の位
相比較結果を出力する。フライバックパルスの遅延時間
を可変する可変遅延回路は、位相比較結果の位相量に応
じてフライバックパルスの遅延時間を制御するので、前
記と同様に水平センタがずれるようなことはない。
第４の方法において、ディジタル信号処理部の書込み
と読出しの基準となる書込みと読出しの基準信号をフラ
イバックパルスから作る手段を設けたことにより、水平
出力トランジスタのストレージタイム（ts）が温度変動
により変化しても、ディジタル信号処理部の書込みと読
出しの基準が水平偏向と一致しているので水平センタが
ずれるようなことはない。
と読出しの基準となる書込みと読出しの基準信号をフラ
イバックパルスから作る手段を設けたことにより、水平
出力トランジスタのストレージタイム（ts）が温度変動
により変化しても、ディジタル信号処理部の書込みと読
出しの基準が水平偏向と一致しているので水平センタが
ずれるようなことはない。
第５の方法において、水平出力トランジスタにストレ
ージタイム（ts）の温度変動の小さいバイポーラトラン
ジスタかMOS-FETを使うことにより、温度が変動しても
ストレージタイム（ts）が変化しないので、水平センタ
がずれるようなことはない。
ージタイム（ts）の温度変動の小さいバイポーラトラン
ジスタかMOS-FETを使うことにより、温度が変動しても
ストレージタイム（ts）が変化しないので、水平センタ
がずれるようなことはない。
以下、本発明の第１の実施例を第１図により説明す
る。
る。
第１図は本発明のクロック発生・同期偏向回路の実施
例を示すもので、101は可変遅延回路、102は低域波器
（LPF）、103は位相比較器（PD）、104,106は1/m分周
器、105は1/n分周器であり、第３図と同一部分には同一
符号が付してある。
例を示すもので、101は可変遅延回路、102は低域波器
（LPF）、103は位相比較器（PD）、104,106は1/m分周
器、105は1/n分周器であり、第３図と同一部分には同一
符号が付してある。
次に動作について説明するが、第３図と同一部分は同
じ動作をするので、説明を省略する。
じ動作をするので、説明を省略する。
電圧制御発振器（VCO）44は、入力水平同期周波数fH
のｎ×ｍ倍で発振し、その出力であるシステムクロック
32は、ディジタル信号処理部28へ送られるとともに、1/
n分周器105に入力される。1/n分周器105はｍ倍速変換に
必要なだけシステムクロックを1/n分周して出力する。1
/n分周された信号は水平ドライブ信号と読出し基準信号
31となって出力されるとともに、可変遅延回路101に水
平ドライブ信号が入力される。一方、1/m分周器106に入
力された読出し基準信号は1/mに分周され、書込み基準
信号30となってディジタル信号処理部へ出力される。可
変遅延回路101は入力された1/n分周の水平ドライブ信号
の遅延時間を制御して水平出力回路46へ送る。
のｎ×ｍ倍で発振し、その出力であるシステムクロック
32は、ディジタル信号処理部28へ送られるとともに、1/
n分周器105に入力される。1/n分周器105はｍ倍速変換に
必要なだけシステムクロックを1/n分周して出力する。1
/n分周された信号は水平ドライブ信号と読出し基準信号
31となって出力されるとともに、可変遅延回路101に水
平ドライブ信号が入力される。一方、1/m分周器106に入
力された読出し基準信号は1/mに分周され、書込み基準
信号30となってディジタル信号処理部へ出力される。可
変遅延回路101は入力された1/n分周の水平ドライブ信号
の遅延時間を制御して水平出力回路46へ送る。
この後、フライバックトランス（FBT）47から出力さ
れたフライバックパルスと1/n分周された水平ドライブ
信号は位相比較器103で位相比較される。位相比較され
た結果は低域波器102で不要帯域の信号を除去され可
変遅延回路101の制御端子に入力される。こうして、可
変遅延回路101は必要なだけ入力された1/n分周の水平ド
ライブ信号を遅らせる動作をする。この負帰還がかかる
ことで、水平出力トランジスタのストレージタイム
（ts）が温度で変動しても読出し基準信号31と水平偏向
位置が常に一致し、水平センタがずれるようなことはな
い。ここで、負帰還をかけて元に戻すのが水平出力トラ
ンジスタのストレージタイム（ts）の温度変動であり、
非常に緩やかにしか変動しないので、低域波器（LP
F）102の通過帯域は狭くして回路の安定化を図ることが
できる。
れたフライバックパルスと1/n分周された水平ドライブ
信号は位相比較器103で位相比較される。位相比較され
た結果は低域波器102で不要帯域の信号を除去され可
変遅延回路101の制御端子に入力される。こうして、可
変遅延回路101は必要なだけ入力された1/n分周の水平ド
ライブ信号を遅らせる動作をする。この負帰還がかかる
ことで、水平出力トランジスタのストレージタイム
（ts）が温度で変動しても読出し基準信号31と水平偏向
位置が常に一致し、水平センタがずれるようなことはな
い。ここで、負帰還をかけて元に戻すのが水平出力トラ
ンジスタのストレージタイム（ts）の温度変動であり、
非常に緩やかにしか変動しないので、低域波器（LP
F）102の通過帯域は狭くして回路の安定化を図ることが
できる。
また、フライバックトランス（FBT）47から出力され
たフライバックパルスは入力水平同期周波数fHに対しｍ
倍になっているので、1/m分周回路104で1/n分周して水
平同期周波数fHと同一の周波数に変換され、位相比較器
42に入力される。
たフライバックパルスは入力水平同期周波数fHに対しｍ
倍になっているので、1/m分周回路104で1/n分周して水
平同期周波数fHと同一の周波数に変換され、位相比較器
42に入力される。
以上の様にして、水平出力トランジスタのストレージ
タイム（ts）及び周辺回路の遅延時間が温度で変動して
も水平センタのずれない画像を得ることができる。
タイム（ts）及び周辺回路の遅延時間が温度で変動して
も水平センタのずれない画像を得ることができる。
次に、本発明の第２の実施例を第６図により説明す
る。第６図において、回路を構成している部品は第１図
に示したものと同一である。
る。第６図において、回路を構成している部品は第１図
に示したものと同一である。
この回路は、1/m分周回路104の入力が第１図のフライ
バックトランス（FBT）47のフライバックパルス出力で
あったのに対し、1/n分周回路31の水平ドライブ信号出
力になったものである。その動作及び効果は第１の実施
例と同様であるが、位相比較器（PD）42、低域波器
（LPF）43,電圧制御発振器（VCO）44,1/n分周器105,1/m
分周回104から構成される第１の制御系と、可変遅延回
路101,水平出力回路46,フライバックトランス（FBT）4
7,位相比較器103,低域波器（LPF）102から構成される
第２の制御系が独立しているので、第１の制御系をディ
ジタル信号処理部のすぐそばに配置し、第２の制御系を
偏向回路のすぐそばに配置すれば外部からの妨害を受け
にくいシステムを構成できる効果がある。
バックトランス（FBT）47のフライバックパルス出力で
あったのに対し、1/n分周回路31の水平ドライブ信号出
力になったものである。その動作及び効果は第１の実施
例と同様であるが、位相比較器（PD）42、低域波器
（LPF）43,電圧制御発振器（VCO）44,1/n分周器105,1/m
分周回104から構成される第１の制御系と、可変遅延回
路101,水平出力回路46,フライバックトランス（FBT）4
7,位相比較器103,低域波器（LPF）102から構成される
第２の制御系が独立しているので、第１の制御系をディ
ジタル信号処理部のすぐそばに配置し、第２の制御系を
偏向回路のすぐそばに配置すれば外部からの妨害を受け
にくいシステムを構成できる効果がある。
次に、本発明の第３の実施例を第７図により説明す
る。同図において201は可変遅延回路、202は遅延検出回
路であり、第１図及び第３図と同一部分には同一符号が
付してある。
る。同図において201は可変遅延回路、202は遅延検出回
路であり、第１図及び第３図と同一部分には同一符号が
付してある。
回路動作は、第１図及び第３図と同一部分は同様の動
作をするので、その説明を省略する。
作をするので、その説明を省略する。
遅延検出回路202は1/n分周器105から出力された水平
ドライブ信号とフライバックトランス（FBT）47から出
力されたフライバックパルスの遅延時間差を計測する。
その計測効果が初期値からどのくらいずれたかを遅延量
信号として出力し、可変遅延回路201へ送る。可変遅延
回路201は遅延量信号と同じ時間だけ読出し基準信号31
を遅らせ出力端子50へ出力する。その結果、1/m分周器1
06の出力である書込み基準信号30も読出し基準信号31と
同じだけ遅延される。
ドライブ信号とフライバックトランス（FBT）47から出
力されたフライバックパルスの遅延時間差を計測する。
その計測効果が初期値からどのくらいずれたかを遅延量
信号として出力し、可変遅延回路201へ送る。可変遅延
回路201は遅延量信号と同じ時間だけ読出し基準信号31
を遅らせ出力端子50へ出力する。その結果、1/m分周器1
06の出力である書込み基準信号30も読出し基準信号31と
同じだけ遅延される。
ここで、第７図の遅延検出回路202と可変遅延回路201
による書込み及び読出し基準信号の遅延制御は、第８図
（α）に示すようにある初期値toからΔtsが増加したの
に比例して増える特性とする。
による書込み及び読出し基準信号の遅延制御は、第８図
（α）に示すようにある初期値toからΔtsが増加したの
に比例して増える特性とする。
これにより、主に水平出力トランジスタのストレージ
タイム（ts）により偏向のタイミングが遅れる分だけデ
ィジタル信号処理部へ送る読出し基準信号と書込み基準
信号を遅延するので、実際の画面では水平センタは全く
ずれない効果がある。
タイム（ts）により偏向のタイミングが遅れる分だけデ
ィジタル信号処理部へ送る読出し基準信号と書込み基準
信号を遅延するので、実際の画面では水平センタは全く
ずれない効果がある。
次に本発明の第４の実施例を第９図により説明する。
第９図において、回路を構成している部品は第７図に示
したものと同一である。
第９図において、回路を構成している部品は第７図に示
したものと同一である。
この回路は、第７図における1/m分周器106の入力が可
変遅延回路201の入力側に接続された回路で、読出し基
準信号31だけが可変遅延回路201を通る。遅延検出回路2
02の遅延量信号出力に応じて可変遅延回路201の遅延を
制御することにより、読出し基準信号31が遅延される。
この第９図の遅延検出回路202と可変遅延回路201による
読出し基準信号31の遅延制御は、第８図（ｂ）に示すよ
うに、ある初期値toからΔtsの半分だけ増加する特性と
する。
変遅延回路201の入力側に接続された回路で、読出し基
準信号31だけが可変遅延回路201を通る。遅延検出回路2
02の遅延量信号出力に応じて可変遅延回路201の遅延を
制御することにより、読出し基準信号31が遅延される。
この第９図の遅延検出回路202と可変遅延回路201による
読出し基準信号31の遅延制御は、第８図（ｂ）に示すよ
うに、ある初期値toからΔtsの半分だけ増加する特性と
する。
この第４の実施例による効果は第３の実施例に示した
効果と同様のものが得られる。
効果と同様のものが得られる。
次に、本発明の第５の実施例を第10図により説明す
る。第10図において、回路を構成している部分は第７図
に示したものと同一である。
る。第10図において、回路を構成している部分は第７図
に示したものと同一である。
この回路は、第７図における可変遅延回路201が1/m分
周器106の後に接続された回路で、書込み基準信号30が
可変遅延回路201を通る。遅延検出回路202の遅延量信号
出力に応じて可変遅延回路201の遅延を制御することに
より、書込み基準信号30が遅延される。この第10図の遅
延検出回路202と可変遅延回路201による書込み基準信号
30の遅延制御は、第８図（ｃ）に示すように、ある初期
値toからΔtsだけ減少する特性とする。
周器106の後に接続された回路で、書込み基準信号30が
可変遅延回路201を通る。遅延検出回路202の遅延量信号
出力に応じて可変遅延回路201の遅延を制御することに
より、書込み基準信号30が遅延される。この第10図の遅
延検出回路202と可変遅延回路201による書込み基準信号
30の遅延制御は、第８図（ｃ）に示すように、ある初期
値toからΔtsだけ減少する特性とする。
この第５の実施例による効果は第３の実施例に示した
効果と同様のものが得られる。
効果と同様のものが得られる。
次に、本発明の第６の実施例を第11図により説明す
る。第11図において、回路を構成している部分は第７図
に示したものと同一である。
る。第11図において、回路を構成している部分は第７図
に示したものと同一である。
この回路は、可変遅延回路201が1/m分周器104と位相
比較器42の間に設けられたものである。第３の実施例と
同様に、遅延検出回路202で1/n分周器105の出力である
水平ドライブ信号とフライバックトランス（FBT）47の
出力であるフライバックパルスの遅延時間を計測し、そ
の計測結果と初期値とのずれを遅延量信号として出力す
る。遅延検出回路202の遅延量信号出力に応じて可変遅
延回路201の遅延を制御することにより、フライバック
パルスが遅延される。この第11図の遅延検出回路202と
可変遅延回路201によるフライバックパルスの遅延制御
は、第８図（α）に示す特性とする。
比較器42の間に設けられたものである。第３の実施例と
同様に、遅延検出回路202で1/n分周器105の出力である
水平ドライブ信号とフライバックトランス（FBT）47の
出力であるフライバックパルスの遅延時間を計測し、そ
の計測結果と初期値とのずれを遅延量信号として出力す
る。遅延検出回路202の遅延量信号出力に応じて可変遅
延回路201の遅延を制御することにより、フライバック
パルスが遅延される。この第11図の遅延検出回路202と
可変遅延回路201によるフライバックパルスの遅延制御
は、第８図（α）に示す特性とする。
これにより、主に水平出力トランジスタのストレージ
タイム（ts）により偏向が遅れる分だけ予め信号の書込
みをずらすことになる。そして、実際に表示された場合
には、水平センタが全くずれない効果がある。
タイム（ts）により偏向が遅れる分だけ予め信号の書込
みをずらすことになる。そして、実際に表示された場合
には、水平センタが全くずれない効果がある。
また、第11図に示す第６の実施例では、可変遅延回路
201を1/m分周器104の後に接続しているが、1/m分周器10
4の前に接続して順序を入れ替えてもその効果は変らな
い。さらに、遅延検出回路202の入力を1/m分周器104と1
06の出力からとっても同様の効果が得られる。
201を1/m分周器104の後に接続しているが、1/m分周器10
4の前に接続して順序を入れ替えてもその効果は変らな
い。さらに、遅延検出回路202の入力を1/m分周器104と1
06の出力からとっても同様の効果が得られる。
次に、本発明の第７の実施例を第12図により説明す
る。
る。
第12図において読出し基準信号31にフライバックトラ
ンス（FBT）47のフライバックパルス出力を用い、書込
み基準信号30に1/m分周器104の出力を用いる。
ンス（FBT）47のフライバックパルス出力を用い、書込
み基準信号30に1/m分周器104の出力を用いる。
これにより、読出し基準及び書込み基準が常に偏向と
一致したフライバックパルスであるので、水平出力トラ
ンジスタのストレージタイム（ts）が温度で変動しても
水平センタはずれない。
一致したフライバックパルスであるので、水平出力トラ
ンジスタのストレージタイム（ts）が温度で変動しても
水平センタはずれない。
さらに、本発明と同種のテレビジョン受像機におい
て、水平出力トランジスタにストレージタイム（ts）の
非常に小さいバイポーラトランジスタやMOS-FETを使う
ことにより、水平センタのずれを防ぐことができる。
て、水平出力トランジスタにストレージタイム（ts）の
非常に小さいバイポーラトランジスタやMOS-FETを使う
ことにより、水平センタのずれを防ぐことができる。
ここで、第１及び第２の実施例の可変遅延を行う回路
部である可変遅延回路101,低域波器102,位相比較器10
3の具体例について説明する。
部である可変遅延回路101,低域波器102,位相比較器10
3の具体例について説明する。
第13図はその第１の具体例を示す回路図で、301は読
出し基準信号入力端子、302はフライバックパルス入力
端子、303は可変遅延回路101の遅延時間を制御するパル
ス幅可変回路、304は出力する水平出力パルスのパルス
幅を一定に保つ波形整形回路、305は出力端子であり、
第１図と同一部分には同一符号が付してある。
出し基準信号入力端子、302はフライバックパルス入力
端子、303は可変遅延回路101の遅延時間を制御するパル
ス幅可変回路、304は出力する水平出力パルスのパルス
幅を一定に保つ波形整形回路、305は出力端子であり、
第１図と同一部分には同一符号が付してある。
次に動作について説明する。
位相比較器103は、フライバックパルス入力端子302に
入力されたフライバックパルスがHighの時に動作し、Lo
wの時は動作しない。フライバックパルスがHighの時に
読出し基準信号入力端子301に入力された読出し基準信
号がHighの時は出力として電流をはき出す。読出し基準
信号がLowの時は出力として電流を吸込む。このはき出
し電流と吸込み電流は、低域波器102で積分される。
積分された出力は直流電圧となりパルス幅可変回路303
に入力される。パルス幅可変回路303は、可変電流源と
単安定マルチバイブレータから成り、可変電流源の電流
が増えると単安定マルチバイブレータのパルス幅が狭く
なり、電流が減るとパルス幅が広く成る。可変電流源の
制御は低域波器102出力の直流電圧で行われ、単安定
マルチバイブレータの動作開始は読出し基準信号で行わ
れる。これにより位相比較器103の出力である比較結果
によりパルス幅可変回路303のパルス幅を制御すること
ができる。この後波形整形回路304はパルス幅が制御さ
れた信号から一定のパルス幅の信号を作り出し、出力端
子にはパルス幅が一定で遅延時間が可変のパルスが得ら
れる。
入力されたフライバックパルスがHighの時に動作し、Lo
wの時は動作しない。フライバックパルスがHighの時に
読出し基準信号入力端子301に入力された読出し基準信
号がHighの時は出力として電流をはき出す。読出し基準
信号がLowの時は出力として電流を吸込む。このはき出
し電流と吸込み電流は、低域波器102で積分される。
積分された出力は直流電圧となりパルス幅可変回路303
に入力される。パルス幅可変回路303は、可変電流源と
単安定マルチバイブレータから成り、可変電流源の電流
が増えると単安定マルチバイブレータのパルス幅が狭く
なり、電流が減るとパルス幅が広く成る。可変電流源の
制御は低域波器102出力の直流電圧で行われ、単安定
マルチバイブレータの動作開始は読出し基準信号で行わ
れる。これにより位相比較器103の出力である比較結果
によりパルス幅可変回路303のパルス幅を制御すること
ができる。この後波形整形回路304はパルス幅が制御さ
れた信号から一定のパルス幅の信号を作り出し、出力端
子にはパルス幅が一定で遅延時間が可変のパルスが得ら
れる。
この様子を第14図を用いて説明する。第14図におい
て、パルス幅可変回路303の制御電圧が低い時は、
（１）に示すように読出し基準信号の立上りからtd1パ
ルス幅の信号Ａが得られる。このパルスは波形整形回路
304に入力され、信号Ａの立下りからtwパルス幅の信号
が出力端子305に出力される。パルス幅可変回路303の制
御電圧が高い時は、（２）に示すようにパルス幅可変回
路303の出力はパルス幅td2の信号Ａが得られる。
て、パルス幅可変回路303の制御電圧が低い時は、
（１）に示すように読出し基準信号の立上りからtd1パ
ルス幅の信号Ａが得られる。このパルスは波形整形回路
304に入力され、信号Ａの立下りからtwパルス幅の信号
が出力端子305に出力される。パルス幅可変回路303の制
御電圧が高い時は、（２）に示すようにパルス幅可変回
路303の出力はパルス幅td2の信号Ａが得られる。
こうして、制御電圧が低い時は遅延時間が短かく、制
御電圧が高い時は遅延時間が長いパルスの出力が得られ
る。
御電圧が高い時は遅延時間が長いパルスの出力が得られ
る。
次に、第１及び第２の実施例の可変遅延を行う回路部
の第２の具体例を第15図を用いて説明する。第15図にお
いて、401は電圧増幅器であり、第13図と同一部分には
同一符号が付してある。
の第２の具体例を第15図を用いて説明する。第15図にお
いて、401は電圧増幅器であり、第13図と同一部分には
同一符号が付してある。
位相比較器103は、CMOSスイッチで構成し、第13図で
は電流モードの出力であったのに対し、電圧モードの出
力を行う。低域波器103は、CR形で動作は変らない。
電圧増幅器401は、制御系に必要なループゲインを得
る。その後の回路は第13図と同様なので説明を省略す
る。
は電流モードの出力であったのに対し、電圧モードの出
力を行う。低域波器103は、CR形で動作は変らない。
電圧増幅器401は、制御系に必要なループゲインを得
る。その後の回路は第13図と同様なので説明を省略す
る。
この第２の具体例は、位相比較器103にCMOSスイッチ
を用いているので、位相比較をしない時のスイッチのイ
ンピーダンスが非常に高く、リーク電流がほとんどで流
れない特長がある。
を用いているので、位相比較をしない時のスイッチのイ
ンピーダンスが非常に高く、リーク電流がほとんどで流
れない特長がある。
また、入力の位相比較結果が出力の遅延時間量と正に
一致するように電圧増幅器401等の極性及び利得を選べ
ば、第３と第６の実施例の遅延検出回路202と可変遅延
回路201に本回路を適用することができる。入力の位相
比較結果が出力の遅延時間量の半分と正に一致するよう
にすれば、第４の実施例に本回路を適用することができ
る。そして、入力の位相比較結果が出力の遅延時間と負
に一致するようにすれば、第５の実施例に本回路を適用
することができる。
一致するように電圧増幅器401等の極性及び利得を選べ
ば、第３と第６の実施例の遅延検出回路202と可変遅延
回路201に本回路を適用することができる。入力の位相
比較結果が出力の遅延時間量の半分と正に一致するよう
にすれば、第４の実施例に本回路を適用することができ
る。そして、入力の位相比較結果が出力の遅延時間と負
に一致するようにすれば、第５の実施例に本回路を適用
することができる。
さらに、本発明の第３の実施例の可変遅延を行う回路
部である遅延検出回路202と可変遅延回路201の具体例に
ついて説明する。
部である遅延検出回路202と可変遅延回路201の具体例に
ついて説明する。
第16図はその一具体例を示す回路図で、501はシステ
ムクロック入力端子、503はANDゲート、504は計数器、5
05は積分器、506は分周器、507は出力端子であり、第７
図及び第13図と同一部分には同一符号が付してある。
ムクロック入力端子、503はANDゲート、504は計数器、5
05は積分器、506は分周器、507は出力端子であり、第７
図及び第13図と同一部分には同一符号が付してある。
次に動作について説明する。
遅延検出回路202は、読出し基準信号入力端子301に入
力された読出し基準信号とフライバックパルス入力端子
302に入力されたフライバックパルスから第17図に示す
ような遅延時間がHighレベルの遅延検出信号を発生し出
力する。この遅延検出パルスはANDゲートに入力され、
システムクロック入力端子501に入力されたシステムク
ロックをゲートする。ゲートされたシステムクロックは
遅延検出パルスがHighの期間だけ出力されるので、その
クロック数を数えれば遅延時間がわかる。そこで、計数
器504で水平走査周期毎にクロック数をカウントし、そ
の結果を積分器505に出力する。積分器505は水平走査周
期毎に送られてくるクロック数を積分して平均のクロッ
ク数を出力する。この平均のクロック数は分周器506に
入力される。分周器506は、システムクロックを分周し
てディジタル信号処理系に必要な新読出し基準信号を作
るもので、読出し基準信号でリセットをかけることによ
って分周器出力の位相が不定にならないようにしてい
る。このリセット時に遅延情報であるクロック数をオフ
セットとして分周器506内にとり込み、クロック数分だ
け新読出し基準信号の位相をずらす。これにより、出力
端子507には、水平偏向系のフライバックパルスの遅れ
分だけ遅れた新読出し基準信号が得られるので、画像の
水平センタがずれるようなことはない。
力された読出し基準信号とフライバックパルス入力端子
302に入力されたフライバックパルスから第17図に示す
ような遅延時間がHighレベルの遅延検出信号を発生し出
力する。この遅延検出パルスはANDゲートに入力され、
システムクロック入力端子501に入力されたシステムク
ロックをゲートする。ゲートされたシステムクロックは
遅延検出パルスがHighの期間だけ出力されるので、その
クロック数を数えれば遅延時間がわかる。そこで、計数
器504で水平走査周期毎にクロック数をカウントし、そ
の結果を積分器505に出力する。積分器505は水平走査周
期毎に送られてくるクロック数を積分して平均のクロッ
ク数を出力する。この平均のクロック数は分周器506に
入力される。分周器506は、システムクロックを分周し
てディジタル信号処理系に必要な新読出し基準信号を作
るもので、読出し基準信号でリセットをかけることによ
って分周器出力の位相が不定にならないようにしてい
る。このリセット時に遅延情報であるクロック数をオフ
セットとして分周器506内にとり込み、クロック数分だ
け新読出し基準信号の位相をずらす。これにより、出力
端子507には、水平偏向系のフライバックパルスの遅れ
分だけ遅れた新読出し基準信号が得られるので、画像の
水平センタがずれるようなことはない。
第16図に示す回路は、第６の実施例にそのまま適用で
き、積分器505の出力を半分にすれば第４の実施例に適
用でき、さらに積分器505の出力を反転すれば第５の実
施例に適用することができる。
き、積分器505の出力を半分にすれば第４の実施例に適
用でき、さらに積分器505の出力を反転すれば第５の実
施例に適用することができる。
また、本回路と同じアルゴリズムを演算装置で処理す
ることによって、ソフトウェアプログラムで同様の効果
を得ることができる。なお、本発明に記載した実施例
は、一般にチューナ等を持たないディスプレイ装置に応
用して同様の効果を得ることもできる。
ることによって、ソフトウェアプログラムで同様の効果
を得ることができる。なお、本発明に記載した実施例
は、一般にチューナ等を持たないディスプレイ装置に応
用して同様の効果を得ることもできる。
本発明によれば、水平ドライブ信号とフライバックパ
ルスの位相を常に監視して、ずれないように制御がかか
るので、表示された画像の水平センタがずれないように
制御することができる効果がある。また、水平ドライブ
信号とフライバックパルスの位相を常に監視して、その
ずれ分だけフライバックパルスの位相か読出し基準信号
の位相をずらすので、表示された画像の水平センタがず
れないように制御することができる。
ルスの位相を常に監視して、ずれないように制御がかか
るので、表示された画像の水平センタがずれないように
制御することができる効果がある。また、水平ドライブ
信号とフライバックパルスの位相を常に監視して、その
ずれ分だけフライバックパルスの位相か読出し基準信号
の位相をずらすので、表示された画像の水平センタがず
れないように制御することができる。
第１図は、本発明の第１の実施例の回路構成を示すブロ
ック図、第２図は従来のテレビジョン受像機の構成を示
すブロック図、第３図は従来のクロック発生・同期偏向
回路の構成を示すブロック図、第４図、第５図は従来例
を説明するための波形図及びパターン図、第６図は本発
明の第２の実施例の回路構成を示すブロック図、第７図
は本発明の第３の実施例の回路構成を示すブロック図、
第８図は遅延時間差Δtsと可変時間の関係を示す特性
図、第９図は本発明の第４の実施例の回路構成を示すブ
ロック図、第10図は本発明の第５の実施例の回路構成を
示すブロック図、第11図は本発明の第６の実施例の回路
構成を示すブロック図、第12図は本発明の第７の実施例
の回路構成を示すブロック図、第13図は本発明の可変遅
延を行う回路の第１の具体例を示す回路図、第14図は本
発明の可変遅延を行う回路の動作を説明するための波形
図、第15図は本発明の可変遅延を行う回路の第２の具体
例を示す回路図、第16図は第７図の可変遅延を行う回路
の具体例を示すブロック図、第17図は第16図の遅延検出
回路の動作を説明するための波形図である。 42……位相比較器（PD）、43……低域波器（LPF）、4
4……電圧制御発振器（VCO）、105……1/n分周器、101
……可変遅延回路、46……水平出力回路、47……フライ
バックトランス（FBT）、102……低域波器、103……
位相比較器（PD）、104,106……1/m分周器、201……可
変遅延回路、202……遅延検出回路、303……パルス幅可
変回路、304……波形整形回路、503……ANDゲート、504
……計数器、505……積分器、506……分周器。
ック図、第２図は従来のテレビジョン受像機の構成を示
すブロック図、第３図は従来のクロック発生・同期偏向
回路の構成を示すブロック図、第４図、第５図は従来例
を説明するための波形図及びパターン図、第６図は本発
明の第２の実施例の回路構成を示すブロック図、第７図
は本発明の第３の実施例の回路構成を示すブロック図、
第８図は遅延時間差Δtsと可変時間の関係を示す特性
図、第９図は本発明の第４の実施例の回路構成を示すブ
ロック図、第10図は本発明の第５の実施例の回路構成を
示すブロック図、第11図は本発明の第６の実施例の回路
構成を示すブロック図、第12図は本発明の第７の実施例
の回路構成を示すブロック図、第13図は本発明の可変遅
延を行う回路の第１の具体例を示す回路図、第14図は本
発明の可変遅延を行う回路の動作を説明するための波形
図、第15図は本発明の可変遅延を行う回路の第２の具体
例を示す回路図、第16図は第７図の可変遅延を行う回路
の具体例を示すブロック図、第17図は第16図の遅延検出
回路の動作を説明するための波形図である。 42……位相比較器（PD）、43……低域波器（LPF）、4
4……電圧制御発振器（VCO）、105……1/n分周器、101
……可変遅延回路、46……水平出力回路、47……フライ
バックトランス（FBT）、102……低域波器、103……
位相比較器（PD）、104,106……1/m分周器、201……可
変遅延回路、202……遅延検出回路、303……パルス幅可
変回路、304……波形整形回路、503……ANDゲート、504
……計数器、505……積分器、506……分周器。
フロントページの続き (72)発明者 村田 俊則 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所家電研究所内 (72)発明者 海崎 一洋 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所横浜工場内 (72)発明者 窪田 定雄 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所横浜工場内 (72)発明者 神谷 昌則 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所横浜工場内 (72)発明者 関矢 博 神奈川県横浜市戸塚区吉田町292番地 日立ビデオエンジニアリング株式会社内 (72)発明者 藤原 健一 神奈川県横浜市戸塚区吉田町292番地 日立ビデオエンジニアリング株式会社内 (56)参考文献 特開 昭62−198287（ＪＰ，Ａ)
Claims (13)
- 【請求項１】入力された映像信号を記憶することのでき
る映像記憶装置と、前記映像記憶装置の書き込みと読み
出しを制御し且つ入力水平同期周波数のｎ倍で走査する
水平同期・偏向手段を有するテレビジョン受像機におい
て、 前記水平同期・偏向手段は、 水平ドライブ信号とフライバック信号の位相差を比較す
る比較手段と、 前記比較手段の出力により、映像記憶装置の書き込み基
準信号または読み出し基準信号または水平ドライブ信号
またはフライバック信号の遅延時間を制御する遅延制御
手段と、 を有することを特徴とするテレビジョン受像機。 - 【請求項２】請求項１記載のテレビジョン受像機におい
て、前記水平同期・偏向回路は、入力水平同期信号とフ
ライバックトランスの出力を位相比較する第１の位相比
較器と、第１の位相比較器の出力を必要な帯域に波す
る第１の低域波器と、第１の低域波器の出力に応じ
て発振周波数を可変できる電圧制御発振器と、電圧制御
発振器の出力を適当な値に分周して入力水平同期周波数
のｍ倍で走査するための水平ドライブ信号と読出し基準
信号を発生する1/n分周器と、1/n分周器の読出し基準信
号出力を分周して書込み基準信号を発生する第１の1/m
分周器と、1/n分周器の水平ドライブ信号出力の遅延時
間を可変する可変遅延回路と、可変遅延回路の出力で水
平偏向系を駆動する水平出力回路と、水平出力回路の出
力から高圧を発生するフライバックトランスと、フライ
バックトランスの出力を分周して第１の位相比較器に入
力する第２の1/m分周器と、1/n分周器の出力とフライバ
ックトランスの出力を位相比較する第２の位相比較器
と、第２の位相比較器の出力を必要な帯域に波する第
２の低域波器とを有し、入力水平同期信号と第２の1/
m分周器の出力との位相差が常に一定になるように電圧
制御発振器の発振周波数を第１の位相比較器の出力で制
御する周波数制御手段と、1/n分周器の出力とフライバ
ックトランスの出力との位相差が常に一定になるように
可変遅延回路の遅延時間を第２の位相比較器の出力で制
御する遅延制御手段を有することを特徴とするテレビジ
ョン受像機。 - 【請求項３】請求項１記載のテレビジョン受像機におい
て、前記水平同期・偏向回路は、入力水平同期信号と第
２の1/m分周器の出力を位相比較する第１の位相比較器
と、第１の位相比較器の出力を必要な帯域に波する第
１の低域波器と、第１の低域波器の出力に応じて発
振周波数を可変できる電圧制御発振器と、電圧制御発振
器の出力を適当な値に分周して入力水平周波数のｍ倍で
走査するための水平ドライブ信号と読出し基準信号を発
生する1/n分周器と、1/n分周器の読出し基準信号出力を
分周して書込み基準信号を発生する第１の1/m分周器
と、1/n分周器の水平ドライブ信号出力の遅延時間を可
変する可変遅延回路と、可変遅延回路の出力で水平偏向
系を駆動する水平出力回路と、水平出力回路の出力から
高圧を発生するフライバックトランスと、フライバック
トランスの出力と1/n分周器の出力を位相比較する第２
の位相比較器と、第２の位相比較器の出力を必要な帯域
に波する第２の低域波器と、1/n分周器の出力を分
周して第１の位相比較器に入力する第２の1/m分周器と
を有し、入力水平同期信号と第２の1/m分周器の出力と
の位相差が常に一定になるように電圧制御発振器の発振
周波数を第１の位相比較器の出力で制御する周波数制御
手段と、1/n分周器の出力とフライバックトランスの出
力との位相差が常に一定になるように可変遅延回路の遅
延時間を第２の位相比較器の出力で制御する遅延制御手
段を有することを特徴とするテレビジョン受像機。 - 【請求項４】請求項１記載のテレビジョン受像機におい
て、前記水平同期・偏向回路は、入力水平同期信号と第
２の1/m分周器の出力を位相比較する位相比較器と、位
相比較器の出力を必要な帯域に波する低域波器と、
低域波器の出力に応じて発振周波数を可変できる電圧
制御発振器と、電圧制御発振器の出力を適当な値に分周
して入力水平周波数のｍ倍で走査するための水平ドライ
ブ信号と読出し基準信号を発生する1/n分周器と、1/n分
周器の読出し基準信号出力の遅延時間を可変する可変遅
延回路と、可変遅延回路の出力を分周して書込み基準信
号を発生する第１の1/m分周器と、1/n分周器の水平ドラ
イブ信号出力で水平偏向系を駆動する水平出力回路と、
水平出力回路の出力から高圧を発生するフライバックト
ランスと、フライバックトランスの出力と1/n分周器の
出力の遅延時間差を検出する遅延検出回路と、フライバ
ックトランスの出力を分周して位相比較器に入力する第
２の1/m分周器とを有し、入力水平同期信号と第２の1/m
分周器の出力との位相差が常に一定になるように電圧制
御発振器の発振周波数を位相比較器の出力で制御する周
波数制御手段と、遅延検出回路の出力に応じて可変遅延
回路の遅延時間を制御する遅延制御手段を有することを
特徴とするテレビジョン受像機。 - 【請求項５】請求項１記載のテレビジョン受像機におい
て、前記水平同期・偏向回路は、入力水平同期信号と第
２の1/m分周器の出力を位相比較する位相比較器と、位
相比較器の出力を必要な帯域に波する低域波器と、
低域波器の出力に応じて発振周波数を可変できる電圧
制御発振器と、電圧制御発振器の出力を適当な値に分周
して入力水平周波数のｍ倍で走査するための水平ドライ
ブ信号と読出し基準信号を発生する1/n分周器と、1/n分
周器の読出し基準信号の出力の遅延時間を可変する可変
遅延回路と、1/n分周器の読出し基準信号出力を分周し
て書込み基準信号を発生する第１の1/m分周器と、1/n分
周器の水平ドライブ信号出力で水平偏向系を駆動する水
平出力回路と、水平出力回路の出力から高圧を発生する
フライバックトランスと、フライバックトランスの出力
と1/n分周器の出力の遅延時間差を検出する遅延検出回
路と、フライバックトランスの出力を分周して位相比較
器に入力する第２の1/m分周器とを有し、入力水平同期
信号と第２の1/m分周器の出力との位相差が常に一定に
なるように電圧制御発振器の発振周波数を位相比較器の
出力で制御する周波数制御手段と、遅延検出回路の出力
に応じて可変遅延回路の遅延時間を制御する遅延制御手
段を有することを特徴とするテレビジョン受像機。 - 【請求項６】請求項１記載のテレビジョン受像機におい
て、前記水平同期・偏向回路は、入力水平同期信号と第
２の1/m分周器の出力を位相比較する位相比較器と、位
相比較器の出力を必要な帯域に波する低域波器と、
低域波器の出力に応じて発振周波数を可変できる電圧
制御発振器と、電圧制御発振器の出力を適当な値に分周
して入力水平周波数のｍ倍で走査するための水平ドライ
ブ信号と読出し基準信号を発生する1/n分周器と、1/n分
周器の読出し基準信号出力を分周して書込み基準信号を
発生する第１の1/m分周器と、第１の1/m分周器の書込み
基準信号出力の遅延時間を可変する可変遅延回路と、1/
n分周器の水平ドライブ信号出力で水平偏向系を駆動す
る水平出力回路と、水平出力回路の出力から高圧を発生
するフライバックトランスと、フライバックトランスの
出力と1/n分周器の出力との遅延時間差を検出する遅延
検出回路と、フライバックトランスの出力を分周して位
相比較器に入力する第２の1/m分周器とを有し、入力水
平同期信号と第２の1/m分周器の出力との位相差が常に
一定になるように電圧制御発振器の発振周波数を位相比
較器の出力で制御する周波数制御手段と、遅延検出回路
の出力に応じて可変遅延回路の遅延時間を制御する遅延
制御手段を有することを特徴とするテレビジョン受像
機。 - 【請求項７】請求項１記載のテレビジョン受像機におい
て、前記水平同期・偏向回路は、入力水平同期信号と可
変遅延回路の出力を位相比較する位相比較器と、位相比
較器の出力を必要な帯域に波する低域波器と、低域
波器の出力に応じて発振周波数を可変できる電圧制御
発振器と、電圧制御発振器の出力を適当な値に分周して
入力水平周波数のｍ倍で走査するための水平ドライブ信
号と読出し基準信号を発生する1/n分周器と、1/n分周器
の読出し基準信号出力を分周して書込み基準信号を発生
する1/m分周器と、1/n分周器の水平ドライブ信号出力で
水平偏向系を駆動する水平出力回路と、水平出力回路の
出力から高圧を発生するフライバックトランスと、フラ
イバックトランスの出力と1/n分周器の出力との遅延時
間差を検出する遅延検出回路と、フライバックトランス
の出力を分周する第２の1/m分周器と、第２の1/m分周器
の遅延時間を可変できる可変遅延回路とを有し、入力水
平同期信号と可変遅延回路の出力との位相差が常に一定
になるように電圧制御発振器の発振周波数を位相比較器
の出力で制御する周波数制御手段と、遅延検出回路の出
力に応じて可変遅延回路の遅延時間を制御する遅延制御
手段を有することを特徴とするテレビジョン受像機。 - 【請求項８】請求項１記載のテレビジョン受像機におい
て、前記入力同期・偏向回路は、入力水平同期信号と1/
m分周器の出力とを位相比較する位相比較器と、位相比
較器の出力を必要な帯域に波する低域波器と、低域
波器の出力に応じて発振周波数を可変できる電圧制御
発振器と、電圧制御発振器の出力を適当な値に分周して
入力水平周波数のｍ倍で走査するための水平ドライブ信
号を発生する1/n分周器と、1/n分周器の水平ドライブ信
号出力で水平偏向系を駆動する水平出力回路と、水平出
力回路の出力から高圧を発生するフライバックトランス
と、フライバックトランスの出力を分周する1/m分周器
とを有し、入力水平同期信号と1/m分周器の出力との位
相差が常に一定になるように電圧制御発振器の発振周波
数を位相比較器の出力で制御する周波数制御手段と、書
込み基準信号を1/m分周器の出力から作成する第１の作
成手段と、読出し基準信号をフライバックトランスの出
力から作成する第２の作成手段を有することを特徴とす
るテレビジョン受像機。 - 【請求項９】請求項７記載のテレビジョン受像機におい
て、前記可変遅延回路は前記第２の1/m分周器の前に配
置することを特徴とするテレビジョン受像機。 - 【請求項１０】請求項７記載のテレビジョン受像機にお
いて、前記遅延検出回路の入力は前記第１の1/m分周器
の出力と前記第２の1/m分周器の出力に接続することを
特徴とするテレビジョン受像機。 - 【請求項１１】特許請求項２乃至８のいずれか１に記載
のテレビジョン受像機において、前記可変遅延回路は可
変電流源と単安定マルチバイブレータで構成されるパル
ス幅可変回路と、パルス幅可変回路の出力の波形整形を
行う波形整形回路を有することを特徴とするテレビジョ
ン受像機。 - 【請求項１２】請求項４乃至８のいずれか１に記載のテ
レビジョン受像機において、前記可変遅延回路は、前記
遅延検出回路の出力とシステムクロックのANDをとるAND
ゲートと、ANDゲートの出力を１水平走査同期毎に数え
る計数器と、前記計数器の出力を積分する積分器と、前
記積分器の出力でオフセット値をずらすことができる分
周器で構成されることを特徴とするテレビジョン受像
機。 - 【請求項１３】請求項12記載のテレビジョン受像機にお
いて、前記計数手段と、前記積分手段は演算装置で処理
する演算手段であることを特徴とするテレビジョン受像
機。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056463A JP2714112B2 (ja) | 1989-03-10 | 1989-03-10 | テレビジョン受像機 |
| US07/489,509 US5181116A (en) | 1989-03-10 | 1990-03-07 | Television receiver with control of writing and reading of video memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056463A JP2714112B2 (ja) | 1989-03-10 | 1989-03-10 | テレビジョン受像機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02237281A JPH02237281A (ja) | 1990-09-19 |
| JP2714112B2 true JP2714112B2 (ja) | 1998-02-16 |
Family
ID=13027798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1056463A Expired - Fee Related JP2714112B2 (ja) | 1989-03-10 | 1989-03-10 | テレビジョン受像機 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5181116A (ja) |
| JP (1) | JP2714112B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05207327A (ja) * | 1992-01-27 | 1993-08-13 | Mitsubishi Electric Corp | 水平同期回路 |
| JP3304501B2 (ja) * | 1993-05-14 | 2002-07-22 | ソニー株式会社 | 映像信号処理方法、映像信号処理装置及びテレビジョン装置 |
| JP3311153B2 (ja) * | 1994-07-14 | 2002-08-05 | 三菱電機株式会社 | 自動周波数制御装置 |
| US5805231A (en) * | 1995-04-21 | 1998-09-08 | Sony Corporation | Phase synchronizing method and circuit |
| JPH11187280A (ja) * | 1997-12-02 | 1999-07-09 | Thomson Multimedia Sa | 水平偏向回路を備えたテレビジョン受像機 |
| JP2002023678A (ja) * | 2000-07-10 | 2002-01-23 | Matsushita Electric Ind Co Ltd | 水平ａｆｃ回路 |
| JP2002101316A (ja) * | 2000-09-26 | 2002-04-05 | Mitsubishi Electric Corp | クロック生成回路及び画像表示装置 |
| FR2838273B1 (fr) * | 2002-04-09 | 2004-11-12 | St Microelectronics Sa | Procede et dispositif d'aligenement d'une image video avec un bord d'un ecran d'affichage |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4134082A (en) * | 1977-12-27 | 1979-01-09 | Rca Corporation | Ramp generator for harmonic tuned deflection |
| US4591910A (en) * | 1984-03-14 | 1986-05-27 | Zenith Electronics Corporation | Horizontal picture centering |
| JPS62198287A (ja) * | 1986-02-26 | 1987-09-01 | Sharp Corp | 映像信号の変換回路 |
| US4769705A (en) * | 1987-06-30 | 1988-09-06 | Rca Licensing Corporation | Deflection synchronizing apparatus |
| JPH0793709B2 (ja) * | 1987-09-30 | 1995-10-09 | 株式会社日立製作所 | テレビジョン受像機 |
| US5043813A (en) * | 1990-03-26 | 1991-08-27 | Thomson Consumer Electronics, Inc. | Display locked timing signals for video processing |
-
1989
- 1989-03-10 JP JP1056463A patent/JP2714112B2/ja not_active Expired - Fee Related
-
1990
- 1990-03-07 US US07/489,509 patent/US5181116A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02237281A (ja) | 1990-09-19 |
| US5181116A (en) | 1993-01-19 |
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Legal Events
| Date | Code | Title | Description |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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