JPH03239337A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH03239337A JPH03239337A JP3666790A JP3666790A JPH03239337A JP H03239337 A JPH03239337 A JP H03239337A JP 3666790 A JP3666790 A JP 3666790A JP 3666790 A JP3666790 A JP 3666790A JP H03239337 A JPH03239337 A JP H03239337A
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- JP
- Japan
- Prior art keywords
- recess
- substrate
- insulating film
- forming
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- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、二段リセス構造を有する半導体装置の製造
方法に関するものである。
方法に関するものである。
第３図は従来の二段リセス構造を有する半導体装置の製
造方法の工程を示す断面図である。同図において、（１
）はＧａＡｓ基板、（３）、（４）はフォトレジスト層
、（５）はゲート金属層である。以下、図について説明
する。
造方法の工程を示す断面図である。同図において、（１
）はＧａＡｓ基板、（３）、（４）はフォトレジスト層
、（５）はゲート金属層である。以下、図について説明
する。
先ず、ＧａＡｓ基板（１）上に第１のフォトレジスト層
（３）を形成し、その層にフォトリソクラフィにより第
３図（ａ）に示すように所望のパターンを形成する。次
に、上記フォトレジスト層（３）をマスクとして酒石酸
でＧａＡｓ基板（１）をエツチングし、第３図（ｂ）に
示すように第１のリセス（６）を形成する。次に、上記
フォトレジスト層（３）を除去した後、第２のフォトレ
タスｌ−屑（４）を形成し、その層のうち第１のリセス
（６）を覆う部分の一部にフォトリソクラライにより第
３図（Ｃ）のように所望のパターンを形成する。次に、
酒石酸により第３図（ｄ）に示すように第１のリセス（
５）よりも幅か狭い第２のリセス（７）を形成する。次
に第３図（ｅ）に示すように、蒸着法によりゲート金属
層（５）を形成した後、リフトオフを行って第２のフォ
トレジスト層（４）及びその居士のゲート金属層（５）
を除表し、第３図（ｆ）に示すように、リセス内のゲー
ト金属層（５）のみを残す。
（３）を形成し、その層にフォトリソクラフィにより第
３図（ａ）に示すように所望のパターンを形成する。次
に、上記フォトレジスト層（３）をマスクとして酒石酸
でＧａＡｓ基板（１）をエツチングし、第３図（ｂ）に
示すように第１のリセス（６）を形成する。次に、上記
フォトレジスト層（３）を除去した後、第２のフォトレ
タスｌ−屑（４）を形成し、その層のうち第１のリセス
（６）を覆う部分の一部にフォトリソクラライにより第
３図（Ｃ）のように所望のパターンを形成する。次に、
酒石酸により第３図（ｄ）に示すように第１のリセス（
５）よりも幅か狭い第２のリセス（７）を形成する。次
に第３図（ｅ）に示すように、蒸着法によりゲート金属
層（５）を形成した後、リフトオフを行って第２のフォ
トレジスト層（４）及びその居士のゲート金属層（５）
を除表し、第３図（ｆ）に示すように、リセス内のゲー
ト金属層（５）のみを残す。
従来の製造方法では、第２のリセス（７）を形成する場
合、フォトリンクラライの工程において第１のリセス（
６）との間にアライメントか必要であるため、第１及び
第２のリセス間のオフセット量（第１及び第２のリセス
の中心位置のずれ量）を常に一定に維持することか困難
てあった。
合、フォトリンクラライの工程において第１のリセス（
６）との間にアライメントか必要であるため、第１及び
第２のリセス間のオフセット量（第１及び第２のリセス
の中心位置のずれ量）を常に一定に維持することか困難
てあった。
この発明は、Ｌ記のような問題点を解消するためになさ
れたものて、第２のリセス形成時における第１のリセス
との間のアライメントを不要にして、つまりセルフアラ
イメントを可能にして、常に一定のオフセット酸を有す
る二段リセス構造の半導体装置を製造することかてきる
方法を得ることを目的とする。
れたものて、第２のリセス形成時における第１のリセス
との間のアライメントを不要にして、つまりセルフアラ
イメントを可能にして、常に一定のオフセット酸を有す
る二段リセス構造の半導体装置を製造することかてきる
方法を得ることを目的とする。
（課題を解決するための手段）
この発明に係る゛［導体装置の製造方法は、半導体基板
］二に菱形形状の絶縁膜を形成し、次に、その絶縁膜の
一方の側端縁部分を残してその他の絶縁膜部分を除去し
て半導体基板（第１のリセスを形成し、次に、絶縁膜の
一方の側端縁部分を除去して半導体基板に第２のリセス
を形成して、半導体基板に二段リセス構造を形成するよ
うにしたものである。
］二に菱形形状の絶縁膜を形成し、次に、その絶縁膜の
一方の側端縁部分を残してその他の絶縁膜部分を除去し
て半導体基板（第１のリセスを形成し、次に、絶縁膜の
一方の側端縁部分を除去して半導体基板に第２のリセス
を形成して、半導体基板に二段リセス構造を形成するよ
うにしたものである。
この発明における半導体装置の製造方法では、菱形形状
の絶縁膜を形成することにより、第２のリセス形成時に
アライメントか不要となり、第１及び第２のリセス間の
オフセット量か常に一定に維持される。
の絶縁膜を形成することにより、第２のリセス形成時に
アライメントか不要となり、第１及び第２のリセス間の
オフセット量か常に一定に維持される。
〔実施例）
以Ｆ、この発明の一実施例を第１図について説明する。
第１図（ａ）〜（ｊ）は製造方法の主要工程を示す断面
図てあって、同図において、（２）は酸化シリコンまた
は窒化シリコン等の絶縁膜である。なお、第３図と同一
・符号はその園と同一または相当部分を示す。
図てあって、同図において、（２）は酸化シリコンまた
は窒化シリコン等の絶縁膜である。なお、第３図と同一
・符号はその園と同一または相当部分を示す。
先ず、第１図（ａ）に示すように、例えば約６００４ｍ
の厚さを持ったにａＡｓ基板（１）−、）、に厚さか約
ｌｐ、ｍの絶縁膜（２）を形成し、更にその上に、約０
．８ ｇｒｎ程度の厚さの第１のフォトレジスト層（３
）を形成し、通常の露光技術を用いてその層に所望形状
のマスクを形成する。次に、弗化硫黄（ＳＦ、、）を用
いた反応性イオンど−ムエッチング（ＲＩＲＥ）を、垂
直方向に対して角度θの斜め方向から行い、第１図（ｂ
）に示すように絶縁膜（２）が菱形形状となるパターン
を形成する。なお、イオンビーム黒用角度θは例えば約
３０°〜４５°に選ぶ。
の厚さを持ったにａＡｓ基板（１）−、）、に厚さか約
ｌｐ、ｍの絶縁膜（２）を形成し、更にその上に、約０
．８ ｇｒｎ程度の厚さの第１のフォトレジスト層（３
）を形成し、通常の露光技術を用いてその層に所望形状
のマスクを形成する。次に、弗化硫黄（ＳＦ、、）を用
いた反応性イオンど−ムエッチング（ＲＩＲＥ）を、垂
直方向に対して角度θの斜め方向から行い、第１図（ｂ
）に示すように絶縁膜（２）が菱形形状となるパターン
を形成する。なお、イオンビーム黒用角度θは例えば約
３０°〜４５°に選ぶ。
また、マスク長さＭ、絶縁膜（２）の膜Ｊ’７ｄとすれ
ば、Ｍ−ｄ ｔａｎ Ｏか後工程で形成される第１のリ
セスの幅、すなわち第１図（ｆ）に示すリセス幅Ｗ、を
決定する。
ば、Ｍ−ｄ ｔａｎ Ｏか後工程で形成される第１のリ
セスの幅、すなわち第１図（ｆ）に示すリセス幅Ｗ、を
決定する。
次に、第Ｉのフォトレジス１〜層（３）を除去した後、
第２のフォトレジストを全面にａＣｔ、、マスク合わせ
、露光、及び現像により、第１図（ｃ）に示すような所
望形状のパターンを右する第２のフォトレジスト層（４
）を基板（１，）上に形成する。次に、１４０°Ｃ以上
に加熱して、第１図（ｄ）に示すように第２のフォトレ
ジスト層（４）を熱変形させてそのフォトレジスト層を
絶縁ｖ（２）の周辺に密着させ、その後、ＳＦ、を用い
て反応性イオンビームエツチングを行い、第１図（ｅ）
に示すように、第２のフォトレジスト層（４）の片側の
側壁に絶縁膜（２）の一部が残るようにする。そして、
このパターンをマスクにして、酒石酸でＧａＡｓ基板（
１）をエチングし、第１図（ｆ）に示すように第１のリ
セス（６）を形成する。なお、例えば、基板（１）内に
不純物濃度的１０１７／Ｃ［１１’て生成された厚さ約
５０００Åのエピタキシャル府内に第１のリセス（６）
を形成する場合は、そのリセスの深さ約２０００λであ
る。
第２のフォトレジストを全面にａＣｔ、、マスク合わせ
、露光、及び現像により、第１図（ｃ）に示すような所
望形状のパターンを右する第２のフォトレジスト層（４
）を基板（１，）上に形成する。次に、１４０°Ｃ以上
に加熱して、第１図（ｄ）に示すように第２のフォトレ
ジスト層（４）を熱変形させてそのフォトレジスト層を
絶縁ｖ（２）の周辺に密着させ、その後、ＳＦ、を用い
て反応性イオンビームエツチングを行い、第１図（ｅ）
に示すように、第２のフォトレジスト層（４）の片側の
側壁に絶縁膜（２）の一部が残るようにする。そして、
このパターンをマスクにして、酒石酸でＧａＡｓ基板（
１）をエチングし、第１図（ｆ）に示すように第１のリ
セス（６）を形成する。なお、例えば、基板（１）内に
不純物濃度的１０１７／Ｃ［１１’て生成された厚さ約
５０００Åのエピタキシャル府内に第１のリセス（６）
を形成する場合は、そのリセスの深さ約２０００λであ
る。
第１のリセス形成後、第１１′ＸＩ（ｇ）に示すように
、第２のフオトレシス１へ層（４）の片側の側壁にある
絶縁膜（２）を弗酸てエッチンク除去し、その後、再び
酒石酸でＧａＡｓ基板（１）をエッチンクし、第１図（
１１）に示すように、第２のリセス（７）を形成する。
、第２のフオトレシス１へ層（４）の片側の側壁にある
絶縁膜（２）を弗酸てエッチンク除去し、その後、再び
酒石酸でＧａＡｓ基板（１）をエッチンクし、第１図（
１１）に示すように、第２のリセス（７）を形成する。
このリセスはＬ段すセス部と下段リセス部の各中心位置
がずれたオフセット二段リセスである。なお、このリセ
スの深さは第１のリセスよりも更に２０００λ程度深い
。
がずれたオフセット二段リセスである。なお、このリセ
スの深さは第１のリセスよりも更に２０００λ程度深い
。
次に、第１図（ｉ）に示すように、蒸着法でゲート金属
層（５）を形成した後、第１図（ｊ）に示すように、リ
フトオフを行って、第２のフォトレジスト層（４）とそ
の層」二のゲート金属層（５）を除去し、第２のリセス
（７）内に形成されたゲート金属層（５）のみを残す。
層（５）を形成した後、第１図（ｊ）に示すように、リ
フトオフを行って、第２のフォトレジスト層（４）とそ
の層」二のゲート金属層（５）を除去し、第２のリセス
（７）内に形成されたゲート金属層（５）のみを残す。
次に、この発明の他の実施例を第２図を用いて説明する
。同図において、ｆｆ１１図と同一符号はその図と同一
または相当部分を示す。
。同図において、ｆｆ１１図と同一符号はその図と同一
または相当部分を示す。
先ず、第２図（ａ）に示すように、ＧａＡｓ基板（１）
Ｌに窒化シリコンから成る絶縁膜（２）を形成し、その
膜の一部を除いて、集束イオンビーム（ＦＩＢ）法によ
り斜め方向から３ ｉ ＋ ＋を３００ＫｃＶ、注入深
さ０．２５ｇｍて５ Ｘ ］Ｑ＋４／Ｃ１１３の濃度ま
で注入する。
Ｌに窒化シリコンから成る絶縁膜（２）を形成し、その
膜の一部を除いて、集束イオンビーム（ＦＩＢ）法によ
り斜め方向から３ ｉ ＋ ＋を３００ＫｃＶ、注入深
さ０．２５ｇｍて５ Ｘ ］Ｑ＋４／Ｃ１１３の濃度ま
で注入する。
次に、第２図（ｂ）に示すように、１０％ＩＩ（、Ｑて
イオン注入領域のみ除去する。その後の工程は第１図（
ｃ）〜（ｊ）の各工程と同様であるので、説明は省略す
る。
イオン注入領域のみ除去する。その後の工程は第１図（
ｃ）〜（ｊ）の各工程と同様であるので、説明は省略す
る。
上述の各実施例では、菱形形状の絶縁膜（２）を形成す
ることにより二段リセス構造を形成するのて、従来法よ
りも微細なゲートを形成することがてきる。また、第１
図（ｊ）及び第２図（ｊ）において、例えばトレイン電
極をゲート金属層（５）に対して左側に設ければトレイ
ン耐圧の高い電界効果トランジスタが得られる。
ることにより二段リセス構造を形成するのて、従来法よ
りも微細なゲートを形成することがてきる。また、第１
図（ｊ）及び第２図（ｊ）において、例えばトレイン電
極をゲート金属層（５）に対して左側に設ければトレイ
ン耐圧の高い電界効果トランジスタが得られる。
（発明の効果）
以上のように、この発明によれば、セルフアライメント
か可能てあり、オフセット量が常に一定に維持された二
段リセス構造の半導体装置を製造することができる。
か可能てあり、オフセット量が常に一定に維持された二
段リセス構造の半導体装置を製造することができる。
第１図はこの発明の一実施例による半導体装置の製造方
法の主要工程を示す断面図、第２図はこの発明の他の実
施例による半導体装置の製造方法の主要工程を示す断面
図、第３図は従来の半導体装置の製造方法の各工程を示
す断面図である。 図において、（１）は半導体基板、（２）は絶縁膜、（
４）はレジスト層、（５）、は電極、（６）は第１のリ
セス、（７）は第２のリセスである。 なお、各図面中、同一符号は同−又は相当部分を示す。 代 理 人 大 岩 増 雄猶 １ 図 （１） 特開平３ ２３９３３７ （４） 第 図 （２） ワ 拓 ２ 図 （１） 弔 （２）（２）
法の主要工程を示す断面図、第２図はこの発明の他の実
施例による半導体装置の製造方法の主要工程を示す断面
図、第３図は従来の半導体装置の製造方法の各工程を示
す断面図である。 図において、（１）は半導体基板、（２）は絶縁膜、（
４）はレジスト層、（５）、は電極、（６）は第１のリ
セス、（７）は第２のリセスである。 なお、各図面中、同一符号は同−又は相当部分を示す。 代 理 人 大 岩 増 雄猶 １ 図 （１） 特開平３ ２３９３３７ （４） 第 図 （２） ワ 拓 ２ 図 （１） 弔 （２）（２）
Claims (1)
- （１）対向する両側端縁が半導体基板の垂直方向に対し
て所望の角度をなす方向に伸延する菱形形状の絶縁膜を
その基板の一部分上に形成する第１の工程と、 上記絶縁膜と密着するようにしてその周囲の上記基板上
にレジスト層を形成する第２の工程と、上記レジスト層
の一方の側壁に上記絶縁膜の一方の側端縁側の一部が残
るようにして上記絶縁膜を除去し、そのレジスト層に第
１の開口部を形成する第３の工程と、 上記第１の開口部を介して上記基板に第１のリセスを形
成する第４の工程と、 上記絶縁膜の一部を除去して上記レジスト層に第２の開
口部を形成する第５の工程と、 上記第２の開口部を介して上記基板に第２のリセスを形
成する第６の工程と、 上記第２のリセス中 に電極を形成する第７の工程と、 を具備した半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3666790A JPH03239337A (ja) | 1990-02-16 | 1990-02-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3666790A JPH03239337A (ja) | 1990-02-16 | 1990-02-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03239337A true JPH03239337A (ja) | 1991-10-24 |
Family
ID=12476211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3666790A Pending JPH03239337A (ja) | 1990-02-16 | 1990-02-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03239337A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5338703A (en) * | 1992-10-26 | 1994-08-16 | Mitsubishi Denki Kabushiki Kaisha | Method for producing a recessed gate field effect transistor |
| EP0614230A3 (en) * | 1993-03-05 | 1995-11-02 | Mitsubishi Electric Corp | Sunken gate semiconductor device and manufacturing method. |
-
1990
- 1990-02-16 JP JP3666790A patent/JPH03239337A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5338703A (en) * | 1992-10-26 | 1994-08-16 | Mitsubishi Denki Kabushiki Kaisha | Method for producing a recessed gate field effect transistor |
| EP0594978A3 (en) * | 1992-10-26 | 1995-02-01 | Mitsubishi Electric Corp | Method for producing a field effect transistor. |
| EP0614230A3 (en) * | 1993-03-05 | 1995-11-02 | Mitsubishi Electric Corp | Sunken gate semiconductor device and manufacturing method. |
| US5548144A (en) * | 1993-03-05 | 1996-08-20 | Mitsubishi Denki Kabushiki Kaisha | Recessed gate field effect transistor |
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