JP2808901B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2808901B2 JP2808901B2 JP3028174A JP2817491A JP2808901B2 JP 2808901 B2 JP2808901 B2 JP 2808901B2 JP 3028174 A JP3028174 A JP 3028174A JP 2817491 A JP2817491 A JP 2817491A JP 2808901 B2 JP2808901 B2 JP 2808901B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り，特に複数電源を使用するデバイスの素子分離に関
する。
係り，特に複数電源を使用するデバイスの素子分離に関
する。
【０００２】従来，基板と同導電型ウエル内に形成され
た素子は基板と同導電型の埋込層により分離されている
ので，この素子は基板を通じて他の素子と電気的に接続
されるため, 単一電源でしか使用できなかった。
た素子は基板と同導電型の埋込層により分離されている
ので，この素子は基板を通じて他の素子と電気的に接続
されるため, 単一電源でしか使用できなかった。
【０００３】本発明は複数電源を使用するデバイスの素
子分離に利用することができる。
子分離に利用することができる。
【０００４】
【従来の技術】従来の半導体装置において，素子形成層
としてエピタキシャル層を使用した場合，図４に示され
るように基板と同導電型ウエル内に形成された素子は基
板と電気的に接続されている。
としてエピタキシャル層を使用した場合，図４に示され
るように基板と同導電型ウエル内に形成された素子は基
板と電気的に接続されている。
【０００５】図４は従来例による電解効果トランジスタ
(FET) の断面図である。図において, １はｐ型シリコン
(Si)基板，２はp+ 型埋込層, ３は n+ 型埋込層，４は
ｐ型ウエル，５はｎ型ウエル，７は n+ 型ソースドレイ
ン領域，８はp+ 型ソースドレイン領域，９は基板上に
ゲート絶縁膜を介して形成されたゲートである。
(FET) の断面図である。図において, １はｐ型シリコン
(Si)基板，２はp+ 型埋込層, ３は n+ 型埋込層，４は
ｐ型ウエル，５はｎ型ウエル，７は n+ 型ソースドレイ
ン領域，８はp+ 型ソースドレイン領域，９は基板上に
ゲート絶縁膜を介して形成されたゲートである。
【０００６】図のように，基板１と同導電型ウエル４内
に形成されたFET は，基板１と同導電型の埋込層２によ
り空間的には分離されているが，電気的には基板とつな
がっている。
に形成されたFET は，基板１と同導電型の埋込層２によ
り空間的には分離されているが，電気的には基板とつな
がっている。
【０００７】
【発明が解決しようとする課題】従って，従来例で複数
電源を使用しようとすると，基板と同導電型ウエル内に
形成された素子は異電位の素子と基板を通じて接続され
るため使用することができなかった。
電源を使用しようとすると，基板と同導電型ウエル内に
形成された素子は異電位の素子と基板を通じて接続され
るため使用することができなかった。
【０００８】本発明は基板と同導電型ウエル内に形成さ
れた素子を基板と電気的に分離してデバイスの複数電源
の使用を可能にすることを目的とする。
れた素子を基板と電気的に分離してデバイスの複数電源
の使用を可能にすることを目的とする。
【０００９】
【課題を解決するための手段】上記課題の解決は，一導
電型半導体基板(1) 上に開口したマスクを形成し，該開
口より反対導電型不純物イオンを該一導電型半導体基板
(1) 内に注入してその表面より反対導電型ウエル(10)を
形成する工程と，次いで，該反対導電型ウエル(10)内に
その表面より一導電型ウエル(2) を形成する工程と，次
いで，該反対導電型ウエル(10)の周囲を含み該一導電型
半導体基板(1) 内にその表面より反対導電型埋込層(3）
を形成する工程と, 次いで，該一導電型ウエル(2) と反
対導電型埋込層(3）を覆って該一導電型半導体基板(1)
上に反対導電型エピタキシャル半導体層(5) を成長する
工程と，次いで，該一導電型ウエル(2) を含んだ領域の
該反対導電型エピタキシャル半導体層(5) 内に一導電型
ウエル(4）を形成する工程と，次いで，該一導電型ウエ
ル(4）内に素子形成する工程とを含むことを特徴とする
半導体装置の製造方法により達成される。
電型半導体基板(1) 上に開口したマスクを形成し，該開
口より反対導電型不純物イオンを該一導電型半導体基板
(1) 内に注入してその表面より反対導電型ウエル(10)を
形成する工程と，次いで，該反対導電型ウエル(10)内に
その表面より一導電型ウエル(2) を形成する工程と，次
いで，該反対導電型ウエル(10)の周囲を含み該一導電型
半導体基板(1) 内にその表面より反対導電型埋込層(3）
を形成する工程と, 次いで，該一導電型ウエル(2) と反
対導電型埋込層(3）を覆って該一導電型半導体基板(1)
上に反対導電型エピタキシャル半導体層(5) を成長する
工程と，次いで，該一導電型ウエル(2) を含んだ領域の
該反対導電型エピタキシャル半導体層(5) 内に一導電型
ウエル(4）を形成する工程と，次いで，該一導電型ウエ
ル(4）内に素子形成する工程とを含むことを特徴とする
半導体装置の製造方法により達成される。
【００１０】
【作用】図１は本発明の原理説明図である。図におい
て, １はｐ型Si基板，２は p+ 型埋込層, ３は n+ 型埋
込層，４はｐ型ウエル，５はｎ型ウエル，６は分離絶縁
膜でSiO2膜, ７は n+ 型ソースドレイン領域，９は基板
上にゲート絶縁膜を介して形成されたゲート, 10は本発
明によるｎ型ウエルである。
て, １はｐ型Si基板，２は p+ 型埋込層, ３は n+ 型埋
込層，４はｐ型ウエル，５はｎ型ウエル，６は分離絶縁
膜でSiO2膜, ７は n+ 型ソースドレイン領域，９は基板
上にゲート絶縁膜を介して形成されたゲート, 10は本発
明によるｎ型ウエルである。
【００１１】本発明は基板と同導電型の埋込層２を形成
する前に，基板と反対導電型ウエル10を基板に形成し，
この反対導電型ウエル10の中央部に基板と同導電型埋込
層２を，周辺部に基板と反対導電型埋込層３を形成した
後エピタキシャル成長し，基板と同導電型埋込層２を含
んだ領域上のエピタキシャル層に基板と同導電型ウエル
４を形成し，このウエル内に素子形成すれば，この素子
は基板と電気的に分離されていることを利用したもので
ある。
する前に，基板と反対導電型ウエル10を基板に形成し，
この反対導電型ウエル10の中央部に基板と同導電型埋込
層２を，周辺部に基板と反対導電型埋込層３を形成した
後エピタキシャル成長し，基板と同導電型埋込層２を含
んだ領域上のエピタキシャル層に基板と同導電型ウエル
４を形成し，このウエル内に素子形成すれば，この素子
は基板と電気的に分離されていることを利用したもので
ある。
【００１２】
【実施例】図２は本発明の一実施例を説明する断面図で
ある。この例はｎチャネルFET とバイポーラトランジス
タがｎ型エピタキシャル層に形成された例である。
ある。この例はｎチャネルFET とバイポーラトランジス
タがｎ型エピタキシャル層に形成された例である。
【００１３】図において, １はｐ型Si基板，２は p+型
埋込層, ３は n+ 型埋込層，４はｐ型ウエル，５はｎ型
ウエル（ｎ型エピタキシャル層），６は分離絶縁膜でSi
O2膜, ７は n+ 型ソースドレイン領域，９は基板上にゲ
ート絶縁膜を介して形成されたゲート, 10は本発明によ
るｎ型ウエル, 11はバイポーラトランジスタのｐ型ベー
ス領域, 12は n+ 型エミッタ領域, 13は n+ コレクタコ
ンタクト領域である。
埋込層, ３は n+ 型埋込層，４はｐ型ウエル，５はｎ型
ウエル（ｎ型エピタキシャル層），６は分離絶縁膜でSi
O2膜, ７は n+ 型ソースドレイン領域，９は基板上にゲ
ート絶縁膜を介して形成されたゲート, 10は本発明によ
るｎ型ウエル, 11はバイポーラトランジスタのｐ型ベー
ス領域, 12は n+ 型エミッタ領域, 13は n+ コレクタコ
ンタクト領域である。
【0014】つぎに，製造工程の実施例を説明する。図３
(A)〜(D) は本発明の一実施例による製造工程を説明す
る断面図である。図３(A) において，パターニングされ
たレジスト膜を注入マスクにして, ｐ型Si基板１の表面
より，例えば砒素イオン (As+) を注入して厚さ３〜６
μｍのｎ型ウエル10を形成する。
(A)〜(D) は本発明の一実施例による製造工程を説明す
る断面図である。図３(A) において，パターニングされ
たレジスト膜を注入マスクにして, ｐ型Si基板１の表面
より，例えば砒素イオン (As+) を注入して厚さ３〜６
μｍのｎ型ウエル10を形成する。
【００１５】As+ の注入条件はエネルギー 100〜200 Ke
V,ドーズ量 1×1013cm-2である。図３(B) において，ｎ
型ウエル10の中央部に硼素イオン(B + ) を注入して厚さ
2〜4 μｍの p+ 型埋込層 2を形成する。
V,ドーズ量 1×1013cm-2である。図３(B) において，ｎ
型ウエル10の中央部に硼素イオン(B + ) を注入して厚さ
2〜4 μｍの p+ 型埋込層 2を形成する。
【００１６】ｎ型ウエル10の周辺を含めて基板にAs + を
注入して厚さ 2〜4 μｍの n+ 型埋込層 3を形成する。
注入して厚さ 2〜4 μｍの n+ 型埋込層 3を形成する。
【００１７】B+ の注入条件はエネルギー 100 KeV ,ド
ーズ量 1×1013cm-2である。図３(C) において，基板上
に厚さ２〜３μｍ，抵抗率１〜∞Ωcmのｎ型またはアン
ドープのエピタキシャル層５を成長する。
ーズ量 1×1013cm-2である。図３(C) において，基板上
に厚さ２〜３μｍ，抵抗率１〜∞Ωcmのｎ型またはアン
ドープのエピタキシャル層５を成長する。
【００１８】図３(D) において， p+ 型埋込層２の内側
に対応する領域のｎ型エピタキシャル層５に B+ を注入
して，ｐ型ウエル４を形成する。B+ の注入条件はエネ
ルギー 100 KeV ,ドーズ量 1×1012〜 1×1013cm-2であ
る。
に対応する領域のｎ型エピタキシャル層５に B+ を注入
して，ｐ型ウエル４を形成する。B+ の注入条件はエネ
ルギー 100 KeV ,ドーズ量 1×1012〜 1×1013cm-2であ
る。
【００１９】以上の工程でイオン注入された導電型不純
物は後工程の熱処理により活性化アニールが行われる。
この後は通常の工程を経て，ｐ型ウエル４内，またはｎ
型エピタキシャル層５内に素子が形成される。
物は後工程の熱処理により活性化アニールが行われる。
この後は通常の工程を経て，ｐ型ウエル４内，またはｎ
型エピタキシャル層５内に素子が形成される。
【００２０】実施例ではｐ型基板を用いたが, ｎ型基板
の場合は各領域の導電性を反対にすればよい。
の場合は各領域の導電性を反対にすればよい。
【００２１】
【発明の効果】基板と同導電型ウエル内に形成された素
子を基板と電気的に分離でき, その結果デバイスの複数
電源の使用を可能にした。
子を基板と電気的に分離でき, その結果デバイスの複数
電源の使用を可能にした。
【図１】 本発明の原理説明図
【図２】 本発明の一実施例を説明する断面図
【図３】 本発明の一実施例による製造工程を説明する
断面図
断面図
【図４】 従来例によるFET の断面図
１ ｐ型Si基板 ２ p+ 型埋込層 ３ n+ 型埋込層 ４ ｐ型ウエル ５ ｎ型ウエル（ｎ型エピタキシャル層） ６ 分離絶縁膜でSiO2膜 ７ n+ 型ソースドレイン領域 ８ p+ 型ソースドレイン領域 ９ ゲート 10 本発明によるｎ型ウエル 11 ｐ型ベース領域 12 n+ 型エミッタ領域 13 n+ 型コレクタコンタクト領域
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/06
Claims (1)
- 【請求項１】 一導電型半導体基板(1) 上に開口したマ
スクを形成し，該開口より反対導電型不純物イオンを該
一導電型半導体基板(1) 内に注入してその表面より反対
導電型ウエル(10)を形成する工程と，次いで， 該反対導電型ウエル(10)内にその表面より一導
電型ウエル(2) を形成する工程と，次いで， 該反対導電型ウエル(10)の周囲を含み該一導電
型半導体基板(1) 内にその表面より反対導電型埋込層
(3）を形成する工程と,次いで， 該一導電型ウエル(2) と反対導電型埋込層(3）
を覆って該一導電型半導体基板(1) 上に反対導電型エピ
タキシャル半導体層(5) を成長する工程と，次いで， 該一導電型ウエル(2) を含んだ領域の該反対導
電型エピタキシャル半導体層 (5) 内に一導電型ウエル
(4）を形成する工程と，次いで， 該一導電型ウエル(4）内に素子形成する工程と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028174A JP2808901B2 (ja) | 1991-02-22 | 1991-02-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028174A JP2808901B2 (ja) | 1991-02-22 | 1991-02-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04267369A JPH04267369A (ja) | 1992-09-22 |
| JP2808901B2 true JP2808901B2 (ja) | 1998-10-08 |
Family
ID=12241368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3028174A Expired - Fee Related JP2808901B2 (ja) | 1991-02-22 | 1991-02-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2808901B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63293972A (ja) * | 1987-05-27 | 1988-11-30 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH022155A (ja) * | 1988-06-13 | 1990-01-08 | Mitsubishi Electric Corp | 半導体集積回路 |
| JP2584500B2 (ja) * | 1988-09-29 | 1997-02-26 | ローム株式会社 | Ｂｉ−ｃｍｏｓ半導体装置 |
-
1991
- 1991-02-22 JP JP3028174A patent/JP2808901B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04267369A (ja) | 1992-09-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961210 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980630 |
|
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