JP3012071B2 - 電界効果トランジスタおよびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電界効果トランジス
タおよびその製造方法に関する。

【０００２】

【従来の技術】基板にリセスを設け、このリセスに斜め
方向からの蒸着法を用いて傾斜したゲート電極を形成す
る方法が提案されている。その典型例につきＧａＡｓＦ
ＥＴの製造方法を説明する。図３から図５はＳｉＮ絶縁
膜を使った、ＧａＡｓＦＥＴの製造工程図である。初
め、エピタキシー技術を用いて、ＧａＡｓ基板１０上に
ドナー濃度がｎ層より１桁大きいｎ⁺ 型活性層１４を１
０００Ａ°、（Ａ°はオングストロームを表わす記
号）、続いてｎ型活性層１２を１０００Ａ°の膜厚で形
成する（図３の（Ａ））。通常、これら活性層の材料と
してＡｌＧａＡｓを用いる。

【０００３】次に、ＣＶＤ法を用いて、ｎ⁺ 型活性層上
にＳｉＮからなる絶縁膜１８を１０００Ａ°の膜厚で形
成する（図３（Ｂ））。この両活性層により２層構造の
活性層１６を得ている。

【０００４】次に、ホトグラフィー技術を用いて、ソー
ス電極およびドレイン電極としての２つのオーミック電
極を形成しようとする、絶縁膜１８の領域部分に開口部
２２を有するネガレジストパターン作成する（図３の
（Ｃ））。

【０００５】次に、ドライエッチング法を用いて電極を
形成すべき位置に開口部２２を有するネガレジスト２０
をマスクとして用いてＳｉＮ膜１８をエッチングする
（図４の（Ａ））。

【０００６】続いて、真空蒸着法により、金属膜を堆積
させた後、リフトオフ法を用いて、ｎ⁺ 活性層１４上の
互いに離間した位置にＡｕ電極系２６ａおよび２６ｂを
形成する。続いて、３００℃〜４００℃程度の熱処理を
行い、Ａｕ系電極２６ａおよび２６ｂとｎ型活性層１４
との合金化反応により、オーミック性電気特性が得られ
る状態に変える（図４の（Ｂ））。従って、Ａｕ系電極
２６ａおよび２６ｂはオーミック電極となる。

【０００７】次に、オーミック電極の形成と同様にドラ
イエッチング法を用いて、ＳｉＮ膜１８をエッチングす
ることにより、２つのオーミック電極２６ａおよび２６
ｂ間のゲート電極形成部分にゲート開口部３０を形成す
る（図５の（Ａ））。

【０００８】そのため、オーミック電極２６ａ，２６ｂ
側の全面にネガレジストを一旦設けたのちホトリソグラ
フィー技術によりゲート開口部２８を形成する。このネ
ガレジストパターンを２９で示してある。

【０００９】次に、ゲート開口部２８が形成されている
レジストパターン２９をマスクとして用いてドライエッ
チングを行ってゲート開口部３０を形成する（図５の
（Ａ））。

【００１０】次に、このゲート開口部３０が形成された
ＳｉＮ膜１８およびレジストパターン２９をマスクとし
て用いて、ウエットエッチング法かドライエッチング法
によって２層構造の活性層１６のｎ⁺ 型層１４およびｎ
型層１２を順次エッチングする。このエッチングにより
活性層１６にリセス部３２が形成されるので、リセスエ
ッチングという。このリセス部を形成する場合、完成後
の素子のＦＥＴ特性が設計通りの特性となるようにｎ型
層１２のエッチング深さをエッチング時間により決定す
る。

【００１１】次に、オーミック電極のときと同様に、真
空蒸着法およびリフトオフ法を用いて、ゲート開口部３
０を有するＳｉＮ膜１８をマスクとしてＡｌ系ゲート電
極３４を形成する（図５の（Ｃ））。

【００１２】このとき蒸着を、基板面に対する垂直方向
から１０℃〜２０℃程度傾けて蒸着入射角度を設定する
ことにより、片側すなわちソース電極２６ａ側にオフセ
ットさせてゲート電極３４を傾斜させた状態で形成する
（図５の（Ｃ））。

【００１３】このゲート電極３４をオフセットゲートと
称する。また、オフセットゲート３４はゲート開口部３
０のソース電極側のＳｉＮ膜１８の部分１８ａに乗り上
がった形状をしている。尚、ドレイン電極側のＳｉＮ膜
１８の部分を１８ｂで示してある。

【００１４】

【発明が解決しようとする課題】しかしながら、従来の
ＧａＡｓＦＥＴの製造工程ではエピタキー法で活性層１
６を形成しているため、安定したＦＥＴ特性を与える活
性層を得ることはむずかしい。それは、ＦＥＴ特性の変
動原因になるソース抵抗（ゲートバイアスにより変化を
受けないソース側に位置するシリーズ抵抗分）は自己整
合的に決定するため安定しているがドレイン抵抗（ドレ
イン側に位置するシリーズ抵抗分）はショットキー長お
よびリセス長などにより変動するためである。従来方法
ではこのドレイン抵抗を再現性良く形成することが困難
であった。

【００１５】リセス長が短くなればドレインゲート間距
離も短くなり、また、ｎ型層活性層の抵抗もリセス長が
短くなった分だけ低下するため、ＦＥＴ特性における逆
方向耐圧は低下するという欠点があった。

【００１６】この発明の目的は（１）ドレイン抵抗（Ｒ
ｄ）の再現性を良くすること（２）高濃度活性層（ｎ⁺
型層）における逆耐圧の低下を改善することにある。

【００１７】

【課題を解決するための手段】この目的を達成するため
にこの発明のＦＥＴによれば半導体基板上に多層構造の
活性層を具え、この活性層上に絶縁膜、ソース電極およ
びドレイン電極を具え、これらソース電極およびドレイ
ン電極間の活性層に設けたリセスに、傾斜したゲート電
極を設けた電界効果トランジスタにおいて、このリセス
を深さが異なる連続した浅いおよび深いリセスとして形
成してあり、この浅いリセスをソース側に形成してあ
り、この深いリセスを前述したドレイン電極側に形成し
てあり、前述したゲート電極を前述した浅いリセス上に
その一部がソース電極側の前述した絶縁膜部分に乗り上
げるようにして傾斜ゲート電極として形成してあること
を特徴とする。

【００１８】また、この発明の半導体素子の製造方法に
よれば、リセスの、ソース電極寄り側に、斜め蒸着技術
を用いて、ゲート電極を形成する工程と、ゲート電極と
絶縁膜とを耐エッチングマスクとして利用して、前述の
リセスの、ゲート電極で被覆さていない部分をエッチン
グする工程とを含むことを特徴とする。

【００１９】

【作用】この発明の半導体素子の製造方法およびこの方
法によって製造された半導体素子によれば絶縁膜上にゲ
ート電極が乗り上げているため、リセス長は自己整合的
に決まる。このため、ソース抵抗（Ｒｓ）を小さくし、
高いコンダクタンスを得るという従来の利点を保持する
ことができる。

【００２０】また、リセス部はソース電極側の、ゲート
電極が形成されている、浅いリセスとドレイン電極側の
ゲート電極が形成されていない、深いリセスとが選択的
にエッチングされて形成されている。このため、活性層
のうち、膜厚が薄くなってドレイン側のリセス部活性層
は小さくなる。このためメサ方向の面抵抗すなわちドレ
イン抵抗（Ｒｄ）はＲｄ＝ρ／ｄ（ただし、ｄ：厚さ、
ρ：ｎ層の比抵抗）の式から大きくなるため、高い逆耐
圧が得られることになる。

【００２１】

【実施例】以下、図１および図２の（Ａ）〜（Ｂ）およ
び図６を参照して、この発明の半導体素子およびその製
造方法の一実施例につき併せて説明する。なお、以下に
説明する実施例においても活性層を従来の例にならい、
エピタキシャル法によって形成したＧａＡｓａＦＥＴを
例に挙げて説明する。尚、ここで説明する実施例は単な
る好適例であるにすぎないのでこの発明はこの実施例に
のみ何ら限定されるものではないことを理解されたい。

【００２２】また、以下に参照する図はこの発明が理解
出来る程度に各構成成分の形状、大きさ、および配置関
係を概略的に示しているにすぎない。

【００２３】また、以下の説明において、リセス部をエ
ッチング法で作り、ゲートオフセット電極を形成するま
では従来の工程と全く同じ工程であるので、その説明は
省略するとともに既に説明した各構成成分と同様な構成
成分については同一符号を付して示す。

【００２４】従来工程を経て形成された、第５図の
（Ｃ）に示す構造に対応する構造の要部を図６に示す。
この構造において、ソース・ゲート間距離をＬ₁₁で示
し、ドレイン・ゲート間距離はＬ₁₂で示してある。ま
た、活性層１６の、リセス部３２の膜厚はｔ₂₀とする。
図６の半導体素子のＦＥＴ特性をＤＣプローバおよびカ
ーブトレーサ等を用いた通常の方法で、ソース抵抗（Ｒ
ｓ）およびドレイン抵抗（Ｒｄ）を測定する。

【００２５】このとき、ドレイン抵抗（Ｒｄ）が設定値
より小さい場合、または、逆耐圧が低い場合は、ゲート
電極３４と絶縁膜１８ａ、１８ｂとを耐エッチングマス
クとして利用して活性層１２の露出した部分をエッチン
グする。そのため、まずＧａＡｓ基板１０上の最上層の
ソース電極２６ａ、ドレイン電極２６ｂ、および絶縁膜
（ＳｉＮ膜）１８ａ、１８ｂ上に、ホトリソグラフィー
技術を用いて開口部５０を有するネガレジストパターン
５２を形成する。この開口部５０は、ゲート電極３４、
リセス部３２を少なくとも露出させるようにソース電極
２６ａとドレイン電極２６ｂとの間に位置するように、
設けてある。換言するばネガレジストパターン５２はソ
ース電極２６ａ、ドレイン電極２６ｂを被覆する程度に
設けてあればよい。このレジストパターン５２を設けた
状態を図２の（Ａ）に示す。

【００２６】次に、リセス部３２の露出した部分のみを
選択的にウエットエッチングする。このエッチングは、
初期の設定値と図６の構造で測定した特性値との差を補
足できるリセス深さとなるまで行う。このようにして形
成された２段構成のリセス部を６０で示し、エッチング
されないで残存しているリセス部分を浅いリセスと称し
６２で表わし、また、エッチングにより形成されたリセ
ス部分を深いリセスと称し６４で表わす（図２の
（Ｂ））。尚、この浅いおよび深いリセス６２および６
４を形成する処理に使われるエッチング液は酸系のもの
でる。このエッチング液に浸すことによってゲート・ソ
ース間の活性層１６は、絶縁膜（ＳｉＮ膜）１８ａ上に
ゲート電極３４が乗り上げているため、露出されておら
ず、従って、このエッチング液はゲート・ソース間の活
性層１６の部分は浸透しないためこの活性層部分のエッ
チングは行なわれず、浅いリセスとして残存し、よっ
て、活性層１６も厚さｔ₂₀として残存している。

【００２７】一方、ゲート・ドレイン間の活性層１６の
部分は既に説明したように露出されているため、エッチ
ング液はこの活性層部分へと浸透して行き、ｎ型層１２
およびｎ⁺ 型層１４はエッチングされる。このため、新
しいゲート・ドレイン間距離Ｌ₁₃が形成される。そし
て、この深いリセス６４の形成後に残存した活性層の厚
みをｔ₂₁で示す。

【００２８】以上のプロセスを繰り返すことのよって初
期設定値のドレイン抵抗値（Ｒｄ）が得られる。この発
明では選択エッチングをウエットエッチング法で行った
が、ドライエッチング法によっても全く同様なプロセス
で行えることはいうまでもない。

【００２９】また、リセス部の形状が逆台形でなくて
も、例えば、長方形、円形であっても初期の設定値した
ドレイン抵抗Ｒｄは容易に得ることができる。

【００３０】初期設定値のドレイン抵抗（Ｒｄ）が得ら
れたならば、ネガレジスト５２を有機溶剤（例えばアセ
トン）等で除去し、工程は終了する。その最終的に得ら
れたＦＥＴ構造を図１に示す。

【００３１】この図１に示す構造によれば、ＧａＡｓ基
板１０上に２層構造の活性層１６を具えている。そし
て、この活性層１６上に絶縁膜１８ａ、１８ｂと、ソー
ス電極２６ａとドレイン電極２６ｂとを具えている。さ
らに、活性層１６の、ソース電極２６ａとドレイン電極
２６ｂとの間に２段構造のリセス６０が設けられてい
る。このリセス６０は浅いリセス６２と深いリセス６４
とで連続した形態で形成されている。浅いリセス６２は
ソース電極２６ａ側に設けられていて、その上側に傾斜
したゲート電極３４が形成されている。このゲート電極
３４の一部分はソース電極側の絶縁膜１８ａ上に乗り上
げて形成されている。また、浅いリセス６２および深い
リセス６４は、この実施例では、ともに活性層１６のう
ち不純物濃度の低い側のｎ型層１２にまで形成されてい
る。

【００３２】この発明は上述した実施例にのみ限定され
るのではなく、多くの変形または変更を行い得る。例え
ば、この実施例ではリセスに用いるエッチングマスクに
ＳｉＮ膜を用いたが、ＳｉＮ膜にかぎらず耐エッチング
性のあるＳｉＯ₂ などの絶縁物、半導体との密着性が良
いレジストやポリイミドであってもよい。

【００３３】また、上述した実施例ではＧａＡｓＦＥＴ
について説明したが、リセスにゲート電極を設けた構造
であれば他の III−V 族、II−VI族化合物半導体やＳｉ
などの元素半導体からなるＦＥＴであってもこの発明を
適用できる。

【００３４】

【発明の効果】上述した説明からも明らかなように、こ
の発明の電界効果トランジスタおよびその製造方法によ
れば、以下に説明するような効果を奏することが出来
る。

【００３５】ＦＥＴ形成後に選択的に活性層をエッチ
ングすることによって、ゲート電極に対して非対称な形
状となり、ソース抵抗（Ｒｓ）は小さいため、高い相互
インダクタンスを有し、ドレイン抵抗（Ｒｄ）は大きい
ため、高い逆電圧が得られる。

【００３６】また、ゲート電極形成後に、ドレイン抵
抗（Ｒｄ）を調整できるため設計値にあったドレイン抵
抗が得られ、ＦＥＴの設計に対する自由度も増加し、再
現性よくＦＥＴが形成できるため歩留りの向上がはかれ
る。

【図面の簡単な説明】

【図１】この発明の電界効果トランジスタの構造の一実
施例を示す断面図である。

【図２】（Ａ）および（Ｂ）は、この発明の電界効果ト
ランジスタの製造方法の説明に供する工程図である。

【図３】（Ａ）〜（Ｃ）は、従来のＧａＡｓＦＥＴの製
造方法を説明するための前半の工程図である。

【図４】（Ａ）〜（Ｃ）は図２に続く、後半の工程図で
ある。

【図５】（Ａ）〜（Ｃ）は図３に続く、後半の工程図で
ある。

【図６】従来のＧａＡｓＦＥＴの構造を概略的に示した
断面図である。

【符号の説明】

１０：半導体基板（ＧａＡｓ） １２：ｎ型層 １４：ｎ⁺ 型層 １６：２層構造の活性層 １８ａ、１８ｂ：絶縁膜（ＳｉＮ膜） ２６ａ：ソース電極 ２６ｂ：ドレイン電極 ３４：ゲート電極 ５０：開口部 ５２：ネガレジストパターン

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板上に多層構造の活性層を具
   え、 該活性層上に絶縁膜、ソース電極およびドレイン電極を
   具え、 これらソース電極およびドレイン電極間の活性層に設け
   たリセスに、傾斜したゲート電極を設けた構造の電界効
   果トランジスタにおいて、 前記リセスを、連続した浅いリセスと深いリセスとで形
   成してあり、 前記浅いリセスを前記ソース電極側に設けおよび前記深
   いリセスを前記ドレイン側に設けてあり、 前記ゲート電極を前記浅いリセス上に、その一部分がソ
   ース電極側の前記絶縁膜部分に乗り上げた傾斜ゲート電
   極として設けてあることを特徴とする電界効果トランジ
   スタ。
2. 【請求項２】 請求項１に記載の電界効果トランジスタ
   の製造方法において、 （ａ）前記リセスの、前記ソース電極より側に、斜め蒸
   着技術を用いて、前記ゲート電極を形成する工程と、 （ｂ）前記ゲート電極と前記絶縁膜とを耐エッチングマ
   スクとして利用して、 前記リセスのゲート電極で被覆されていない部分をエッ
   チングする工程とを含むことを特徴とする電界効果トラ
   ンジスタの製造方法。