JP3021973B2 - 誤動作検出回路 - Google Patents
誤動作検出回路Info
- Publication number
- JP3021973B2 JP3021973B2 JP4158530A JP15853092A JP3021973B2 JP 3021973 B2 JP3021973 B2 JP 3021973B2 JP 4158530 A JP4158530 A JP 4158530A JP 15853092 A JP15853092 A JP 15853092A JP 3021973 B2 JP3021973 B2 JP 3021973B2
- Authority
- JP
- Japan
- Prior art keywords
- decoder
- address
- cpu
- signal
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＣＰＵの誤動作を検出す
る誤動作検出回路に関する。
る誤動作検出回路に関する。
【０００２】
【従来の技術】ＣＰＵの誤動作によるメモリ内容の破壊
等を防止するために、ＣＰＵの誤動作を検出し、ＣＰＵ
のＲＥＳＥＴ端子，ＮＭＩ端子，ＨＯＬＤ端子等に信号
を加えるということは従来から行なわれている。
等を防止するために、ＣＰＵの誤動作を検出し、ＣＰＵ
のＲＥＳＥＴ端子，ＮＭＩ端子，ＨＯＬＤ端子等に信号
を加えるということは従来から行なわれている。
【０００３】図２はＣＰＵの誤動作を検出する従来の誤
動作検出回路の一例を示すブロック図であり、ＣＰＵ２
１と、タイマ２２と、モノステータブルマルチバイブレ
ータ２３と、ラッチ回路２４と、デコーダ２５とから構
成されている。
動作検出回路の一例を示すブロック図であり、ＣＰＵ２
１と、タイマ２２と、モノステータブルマルチバイブレ
ータ２３と、ラッチ回路２４と、デコーダ２５とから構
成されている。
【０００４】タイマ２２は定期的にＣＰＵ２１のＩＮＴ
端子にパルスを出力し、ＣＰＵ２１はＩＮＴ端子にパル
スが加えられる毎にＩ／Ｏ端子からパルスを出力する。
端子にパルスを出力し、ＣＰＵ２１はＩＮＴ端子にパル
スが加えられる毎にＩ／Ｏ端子からパルスを出力する。
【０００５】モノステータブルマルチバイブレータ２３
はＣＰＵ２１から出力されたパルスによりトリガされ、
予め設定されている時間、その出力信号を“１”にす
る。尚、モノステータブルマルチバイブレータ２３が出
力信号を“１”にする時間は、タイマ２２がパルスを出
力する間隔よりも長く設定されている。
はＣＰＵ２１から出力されたパルスによりトリガされ、
予め設定されている時間、その出力信号を“１”にす
る。尚、モノステータブルマルチバイブレータ２３が出
力信号を“１”にする時間は、タイマ２２がパルスを出
力する間隔よりも長く設定されている。
【０００６】従って、ＣＰＵ２１が正常に動作している
間は、タイマ２２からパルスが出力される毎にＣＰＵ２
１のＩ／Ｏ端子からパルスが出力されるので、モノステ
ータブルマルチバイブレータ２３の出力信号は連続して
“１”になり、ＣＰＵ２１が誤動作し、Ｉ／Ｏ端子から
パルスが出力されなくなると、モノステータブルマルチ
バイブレータ２３の出力信号は“０”になる。
間は、タイマ２２からパルスが出力される毎にＣＰＵ２
１のＩ／Ｏ端子からパルスが出力されるので、モノステ
ータブルマルチバイブレータ２３の出力信号は連続して
“１”になり、ＣＰＵ２１が誤動作し、Ｉ／Ｏ端子から
パルスが出力されなくなると、モノステータブルマルチ
バイブレータ２３の出力信号は“０”になる。
【０００７】ラッチ回路２４はモノステータブルマルチ
バイブレータ２３の出力信号の“１”から“０”への変
化をラッチし、エラー発生を表示器等に通知する。
バイブレータ２３の出力信号の“１”から“０”への変
化をラッチし、エラー発生を表示器等に通知する。
【０００８】また、デコーダ２５はモノステータブルマ
ルチバイブレータ２３の出力信号が“０”となることに
より、ＣＰＵ２１のＲＥＳＥＴ端子，ＮＭＩ端子，ＨＯ
ＬＤ端子等に信号を加える。尚、モノステータブルマル
チバイブレータ２３の出力信号が“１”になった場合、
どの端子に信号を出力するのかはシステムの特徴を考慮
して予め決めておくものであり、また、デコーダ２５も
それに合わせて構成しておくものである。
ルチバイブレータ２３の出力信号が“０”となることに
より、ＣＰＵ２１のＲＥＳＥＴ端子，ＮＭＩ端子，ＨＯ
ＬＤ端子等に信号を加える。尚、モノステータブルマル
チバイブレータ２３の出力信号が“１”になった場合、
どの端子に信号を出力するのかはシステムの特徴を考慮
して予め決めておくものであり、また、デコーダ２５も
それに合わせて構成しておくものである。
【０００９】
【発明が解決しようとする課題】上述した従来の誤動作
検出回路はモノステータブルマルチバイブレータの出力
信号が“１”から“０”に変化したことを検出すること
により、ＣＰＵの誤動作を検出するようにしているた
め、モノステータブルマルチバイブレータがトリガされ
てからモノステータブルマルチバイブレータの設定時間
が経過するまでの間に発生した誤動作を検出できないと
いう問題がある。従って、従来の誤動作検出回路では上
記した期間にメモリの内容破壊やシステムの誤動作が発
生することがあるという問題がある。
検出回路はモノステータブルマルチバイブレータの出力
信号が“１”から“０”に変化したことを検出すること
により、ＣＰＵの誤動作を検出するようにしているた
め、モノステータブルマルチバイブレータがトリガされ
てからモノステータブルマルチバイブレータの設定時間
が経過するまでの間に発生した誤動作を検出できないと
いう問題がある。従って、従来の誤動作検出回路では上
記した期間にメモリの内容破壊やシステムの誤動作が発
生することがあるという問題がある。
【００１０】また、モノステータブルマルチバイブレー
タの設定時間及びタイマによる割り込み時間を短くする
ことにより、上記した問題はある程度解決することがで
きるが、ＣＰＵはタイマ割り込みを短い間隔で受けるこ
とになり、プログラムの実行時間が少なくなるという問
題点が生じる。
タの設定時間及びタイマによる割り込み時間を短くする
ことにより、上記した問題はある程度解決することがで
きるが、ＣＰＵはタイマ割り込みを短い間隔で受けるこ
とになり、プログラムの実行時間が少なくなるという問
題点が生じる。
【００１１】本発明の目的はＣＰＵの誤動作を瞬時に検
出することができる誤動作検出回路を提供することにあ
る。
出することができる誤動作検出回路を提供することにあ
る。
【００１２】
【課題を解決するための手段】本発明は上記目的を達成
するため、プログラムのロケート時に得られるプログラ
ム領域，データ領域，スタック領域，Ｉ／Ｏ領域のアド
レス情報が格納される記憶手段と、ＣＰＵの前記プログ
ラムの実行時にアドレスバス及びコントロールバスの内
容を前記記憶手段の内容に従ってデコードし、アクセス
対象とアクセス種別とを求めるアドレスデコーダと、前
記ＣＰＵのステータス信号をデコードし、アクセス対象
とアクセス種別とを求めるステータスデコーダと、前記
アドレスデコーダのデコード結果と前記ステータスデコ
ーダのデコード結果とを比較し、比較不一致の場合、エ
ラー信号を出力する比較手段とを設けたものである。
するため、プログラムのロケート時に得られるプログラ
ム領域，データ領域，スタック領域，Ｉ／Ｏ領域のアド
レス情報が格納される記憶手段と、ＣＰＵの前記プログ
ラムの実行時にアドレスバス及びコントロールバスの内
容を前記記憶手段の内容に従ってデコードし、アクセス
対象とアクセス種別とを求めるアドレスデコーダと、前
記ＣＰＵのステータス信号をデコードし、アクセス対象
とアクセス種別とを求めるステータスデコーダと、前記
アドレスデコーダのデコード結果と前記ステータスデコ
ーダのデコード結果とを比較し、比較不一致の場合、エ
ラー信号を出力する比較手段とを設けたものである。
【００１３】
【作用】記憶手段にはプログラムのロケート時に得られ
るプログラム領域，データ領域，スタック領域，Ｉ／Ｏ
領域のアドレス情報が格納されている。
るプログラム領域，データ領域，スタック領域，Ｉ／Ｏ
領域のアドレス情報が格納されている。
【００１４】アドレスデコーダはアドレスバス及びコン
トロールバスの内容を前記記憶手段の内容に従ってデコ
ードし、アクセス対象とアクセス種別とを求め、ステー
タスデコーダはＣＰＵのステータス信号をデコードし、
アクセス対象とアクセス種別とを求める。
トロールバスの内容を前記記憶手段の内容に従ってデコ
ードし、アクセス対象とアクセス種別とを求め、ステー
タスデコーダはＣＰＵのステータス信号をデコードし、
アクセス対象とアクセス種別とを求める。
【００１５】比較手段はアドレスデコーダのデコード結
果とステータスデコーダのデコード結果とを比較し、不
一致の場合、エラー信号を出力する。
果とステータスデコーダのデコード結果とを比較し、不
一致の場合、エラー信号を出力する。
【００１６】
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。
詳細に説明する。
【００１７】図１は本発明の実施例のブロック図であ
り、ＣＰＵ１と、ラッチ回路２，４，９−１〜９−７，
１０と、アドレスバス３−１，３−２と、コントロール
バス５−１，５−２と、Ｅ2 ＰＲＯＭ６と、アドレスデ
コーダ７と、ステータスデコーダ１１と、デコーダ１２
とから構成されている。
り、ＣＰＵ１と、ラッチ回路２，４，９−１〜９−７，
１０と、アドレスバス３−１，３−２と、コントロール
バス５−１，５−２と、Ｅ2 ＰＲＯＭ６と、アドレスデ
コーダ７と、ステータスデコーダ１１と、デコーダ１２
とから構成されている。
【００１８】ＣＰＵ１のアドレスバス３−１はラッチ回
路２を介して装置のアドレスバス３−２に接続され、Ｃ
ＰＵ１のコントロールバス５−１はラッチ回路４を介し
て装置のコントロールバス５−２に接続される。
路２を介して装置のアドレスバス３−２に接続され、Ｃ
ＰＵ１のコントロールバス５−１はラッチ回路４を介し
て装置のコントロールバス５−２に接続される。
【００１９】Ｅ2 ＰＲＯＭ６にはプログラムを作成し、
ロケートを行なった時に得られる使用目的が異なる各領
域のアドレス情報、例えばプログラム（コード）に割り
当てられたプログラム（コード）領域，データに割り当
てられたデータ領域，スタックに割り当てられたスタッ
ク領域，Ｉ／Ｏ装置に割り当てられたＩ／Ｏ領域等のア
ドレス情報が書き込まれている。
ロケートを行なった時に得られる使用目的が異なる各領
域のアドレス情報、例えばプログラム（コード）に割り
当てられたプログラム（コード）領域，データに割り当
てられたデータ領域，スタックに割り当てられたスタッ
ク領域，Ｉ／Ｏ装置に割り当てられたＩ／Ｏ領域等のア
ドレス情報が書き込まれている。
【００２０】アドレスデコーダ７はアドレスバス３−
２，コントロールバス５−２の内容をデコードし、比較
器８−１〜８−７に対する信号の内の１つを“１”にす
る。
２，コントロールバス５−２の内容をデコードし、比較
器８−１〜８−７に対する信号の内の１つを“１”にす
る。
【００２１】アドレスバス３−２上のアドレスがプログ
ラム領域のアドレスである場合は、コントロールバス５
−２がリードを示していれば、アドレスデコーダ７は比
較器８−１に対する信号を“１”にする。また、アドレ
スバス３−２上のアドレスがスタック領域，データ領
域，Ｉ／Ｏ領域のアドレスである場合は、コントロール
バス５−２がライトを示していれば比較器８−２，８−
４，８−６に対する信号を“１”にし、リードを示して
いれば比較器８−３，８−５，８−７に対する信号を
“１”にする。尚、アドレスバス３−２上のアドレスが
どの領域のアドレスかはＥ2 ＰＲＯＭの内容に基づいて
デコードする。
ラム領域のアドレスである場合は、コントロールバス５
−２がリードを示していれば、アドレスデコーダ７は比
較器８−１に対する信号を“１”にする。また、アドレ
スバス３−２上のアドレスがスタック領域，データ領
域，Ｉ／Ｏ領域のアドレスである場合は、コントロール
バス５−２がライトを示していれば比較器８−２，８−
４，８−６に対する信号を“１”にし、リードを示して
いれば比較器８−３，８−５，８−７に対する信号を
“１”にする。尚、アドレスバス３−２上のアドレスが
どの領域のアドレスかはＥ2 ＰＲＯＭの内容に基づいて
デコードする。
【００２２】ラッチ回路１０はＣＰＵ１からのステータ
ス信号をラッチし、ステータスデコーダ１１に出力す
る。
ス信号をラッチし、ステータスデコーダ１１に出力す
る。
【００２３】ステータスデコーダ１１はステータス信号
をデコードし、ＣＰＵ１がプログラムフェッチを行なっ
ている場合は比較器８−１に対する信号を“１”にす
る。また、スタック領域，データ領域，Ｉ／Ｏ領域に対
するライトを行なっている場合は比較器８−２，８−
４，８−６に対する信号を“１”にし、リードを行なっ
ている場合は比較器８−３，８−５，８−７に対する信
号を“１”にする。
をデコードし、ＣＰＵ１がプログラムフェッチを行なっ
ている場合は比較器８−１に対する信号を“１”にす
る。また、スタック領域，データ領域，Ｉ／Ｏ領域に対
するライトを行なっている場合は比較器８−２，８−
４，８−６に対する信号を“１”にし、リードを行なっ
ている場合は比較器８−３，８−５，８−７に対する信
号を“１”にする。
【００２４】比較器８−１〜８−７はアドレスデコーダ
７から加えられる信号と、ステータスデコーダ１１から
加えられる信号とを比較し、両者に不一致があった場
合、プログラムフェッチエラー信号，スタックライトエ
ラー信号，スタックリードエラー信号，メモリライトエ
ラー信号，メモリリードエラー信号，Ｉ／Ｏライトエラ
ー信号，Ｉ／Ｏリードエラー信号を出力する。即ち、比
較器８−１〜８−７はアドレスデコーダ７によってデコ
ードされたＣＰＵ１のアクセス対象，アクセス種別（リ
ード，ライト）とステータスデコーダ１１によってデコ
ードされたＣＰＵ１のアクセス対象，アクセス種別とが
不一致の場合、つまり誤動作により不正なアドレスがア
クセスされた場合及びアクセス種別に誤りがある場合、
エラー信号を出力する。
７から加えられる信号と、ステータスデコーダ１１から
加えられる信号とを比較し、両者に不一致があった場
合、プログラムフェッチエラー信号，スタックライトエ
ラー信号，スタックリードエラー信号，メモリライトエ
ラー信号，メモリリードエラー信号，Ｉ／Ｏライトエラ
ー信号，Ｉ／Ｏリードエラー信号を出力する。即ち、比
較器８−１〜８−７はアドレスデコーダ７によってデコ
ードされたＣＰＵ１のアクセス対象，アクセス種別（リ
ード，ライト）とステータスデコーダ１１によってデコ
ードされたＣＰＵ１のアクセス対象，アクセス種別とが
不一致の場合、つまり誤動作により不正なアドレスがア
クセスされた場合及びアクセス種別に誤りがある場合、
エラー信号を出力する。
【００２５】このエラー信号はラッチ回路９−１〜９−
７及びデコーダ１２に加えられる。
７及びデコーダ１２に加えられる。
【００２６】ラッチ回路９−１〜９−７はエラー信号を
ラッチして表示器に出力したり、他の装置にエラー発生
を通知したりする。
ラッチして表示器に出力したり、他の装置にエラー発生
を通知したりする。
【００２７】また、デコーダ１２は比較器８−１〜８−
７からのエラー信号をデコードしてＣＰＵ１のＲＥＳＥ
Ｔ端子，ＮＭＩ端子，ＨＯＬＤ端子等に信号を加え、Ｃ
ＰＵ１に動作停止，状態保存等の動作を行なわせる。こ
こで、どの比較器８−１〜８−７からエラー信号が加え
られた場合、どの端子に信号を出力するかはシステムの
特徴に合わせて予め決めておくものであり、デコーダ１
２もそれに合わせて構成しておくものである。
７からのエラー信号をデコードしてＣＰＵ１のＲＥＳＥ
Ｔ端子，ＮＭＩ端子，ＨＯＬＤ端子等に信号を加え、Ｃ
ＰＵ１に動作停止，状態保存等の動作を行なわせる。こ
こで、どの比較器８−１〜８−７からエラー信号が加え
られた場合、どの端子に信号を出力するかはシステムの
特徴に合わせて予め決めておくものであり、デコーダ１
２もそれに合わせて構成しておくものである。
【００２８】尚、上述した実施例に於いては、Ｅ2 ＰＲ
ＯＭ６にプログラム領域，データ領域等のアドレス情報
を格納するようにしたが、ＲＯＭ等の他の記憶装置にそ
れらの情報を格納するようにしても良い。しかし、ＣＰ
Ｕ１で実行されるプログラムが１種類でない場合、ＲＯ
Ｍを用いたとすると、異なるプログラムを実行する毎に
ＲＯＭを取り替えなければならないが、Ｅ2 ＰＲＯＭ６
を用いれば、取り替えを行なうことなく、実行するプロ
グラムに合わせて容易にアドレス情報を変更することが
できるので、Ｅ2 ＰＲＯＭ６を使用する方が望ましい。
ＯＭ６にプログラム領域，データ領域等のアドレス情報
を格納するようにしたが、ＲＯＭ等の他の記憶装置にそ
れらの情報を格納するようにしても良い。しかし、ＣＰ
Ｕ１で実行されるプログラムが１種類でない場合、ＲＯ
Ｍを用いたとすると、異なるプログラムを実行する毎に
ＲＯＭを取り替えなければならないが、Ｅ2 ＰＲＯＭ６
を用いれば、取り替えを行なうことなく、実行するプロ
グラムに合わせて容易にアドレス情報を変更することが
できるので、Ｅ2 ＰＲＯＭ６を使用する方が望ましい。
【００２９】
【発明の効果】以上説明したように、本発明は、アドレ
スバス，コントロールバスの内容をデコードしてアクセ
ス対象及びアクセス種別を求めるアドレスデコーダと、
ＣＰＵのステータス信号をデコードしてアクセス対象及
びアクセス種別を求めるステータスデコーダと、両者の
デコード結果が不一致の場合、エラー信号を発生する比
較手段とを備えているので、誤動作により不正なアドレ
スがアクセスされたり、アクセス種別に誤りがある場
合、直ちにエラーを検出することができる効果がある。
従って、本発明によれば、ＣＰＵの誤動作によるメモリ
の内容破壊や、装置の誤動作を防止することが可能にな
る効果がある。
スバス，コントロールバスの内容をデコードしてアクセ
ス対象及びアクセス種別を求めるアドレスデコーダと、
ＣＰＵのステータス信号をデコードしてアクセス対象及
びアクセス種別を求めるステータスデコーダと、両者の
デコード結果が不一致の場合、エラー信号を発生する比
較手段とを備えているので、誤動作により不正なアドレ
スがアクセスされたり、アクセス種別に誤りがある場
合、直ちにエラーを検出することができる効果がある。
従って、本発明によれば、ＣＰＵの誤動作によるメモリ
の内容破壊や、装置の誤動作を防止することが可能にな
る効果がある。
【図１】本発明の実施例のブロック図である。
【図２】従来例のブロック図である。
１，２１…ＣＰＵ ２，４，９−１〜９−７，１０，２４…ラッチ回路 ３−１，３−２…アドレスバス ５−１，５−２…コントロールバス ６…Ｅ2 ＰＲＯＭ ７…アドレスデコーダ ８−１〜８−７…比較器 １１…ステータスデコーダ １２，２５…デコーダ ２２…タイマ ２３…モノステータブルマルチバイブレータ
Claims (1)
- 【請求項１】 プログラムのロケート時に得られるプロ
グラム領域，データ領域，スタック領域，Ｉ／Ｏ領域の
アドレス情報が格納される記憶手段と、 ＣＰＵの前記プログラムの実行時にアドレスバス及びコ
ントロールバスの内容を前記記憶手段の内容に従ってデ
コードし、アクセス対象とアクセス種別とを求めるアド
レスデコーダと、 前記ＣＰＵのステータス信号をデコードし、アクセス対
象とアクセス種別とを求めるステータスデコーダと、 前記アドレスデコーダのデコード結果と前記ステータス
デコーダのデコード結果とを比較し、比較不一致の場
合、エラー信号を出力する比較手段とを備えたことを特
徴とする誤動作検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4158530A JP3021973B2 (ja) | 1992-05-26 | 1992-05-26 | 誤動作検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4158530A JP3021973B2 (ja) | 1992-05-26 | 1992-05-26 | 誤動作検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05324369A JPH05324369A (ja) | 1993-12-07 |
| JP3021973B2 true JP3021973B2 (ja) | 2000-03-15 |
Family
ID=15673748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4158530A Expired - Lifetime JP3021973B2 (ja) | 1992-05-26 | 1992-05-26 | 誤動作検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3021973B2 (ja) |
-
1992
- 1992-05-26 JP JP4158530A patent/JP3021973B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05324369A (ja) | 1993-12-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5390324A (en) | Computer failure recovery and alert system | |
| EP0664511A2 (en) | Microprocessor fault log | |
| US7107398B2 (en) | Changing a mode of a storage subsystem in a system | |
| JPH05225067A (ja) | 重要メモリ情報保護装置 | |
| KR100251381B1 (ko) | 휘발성메모리의초기화장치및방법 | |
| JP3021973B2 (ja) | 誤動作検出回路 | |
| JPH04354040A (ja) | シングルイベントアップセットエラー蓄積防止回路 | |
| JP2870202B2 (ja) | プロセッサ間相互監視方法及びその装置 | |
| JP3507193B2 (ja) | ロード・ストア命令処理装置 | |
| JPH0776952B2 (ja) | 追加デバイスのコンピュータ・モニタリング・システム | |
| JPS5899841A (ja) | 部分実装された制御メモリのアドレス制御方式 | |
| KR920010973B1 (ko) | 컴퓨터 바이러스(Virus)로부터 하드 및 플로피 디스크를 보호하는 회로 및 보호방법 | |
| JPH0484224A (ja) | スタックエリア保護回路 | |
| JPS63250753A (ja) | メモリアクセスチエツク方式 | |
| JPH06236300A (ja) | マイクロコンピュータ | |
| JPS6020769B2 (ja) | マイクロプログラム制御方式 | |
| JPH0496157A (ja) | メインメモリデータ保護回路 | |
| JPH05189997A (ja) | メモリ障害検出機構 | |
| JPH05165658A (ja) | 情報処理システム | |
| JPH07219858A (ja) | 情報処理装置 | |
| JPH11306047A (ja) | 暴走検出装置 | |
| JPH04180142A (ja) | メモリアクセス制御回路 | |
| JPH05313974A (ja) | 二重化ファイルシステム運用方法 | |
| JPH07117902B2 (ja) | 情報処理装置の再立ち上げ装置 | |
| JPH03100844A (ja) | キャッシュメモリコントローラ |