JPH05189997A - メモリ障害検出機構 - Google Patents

Abstract

(57)【要約】 【目的】 パリティデータを利用して不当な書込みを検
出することのできるメモリ障害検出機構を提供する。 【構成】 書込み領域検出部７において、書込み時のア
ドレスを監視し、予め設定された書込み禁止領域への書
込みを検出する。パリティデータ変更部８は、書込み領
域検出部７の検出結果が書込み禁止領域への書込みであ
った場合、パリティデータ生成部５において生成された
パリティデータを強制的に無効内容に変更し、パリティ
データとデータメモリ上のデータを整合させない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データの記憶を行なう
データメモリの障害検出を、データの書込みの際に生成
されたパリティデータに基づいて実施するメモリ障害検
出機構に関する。

【０００２】

【従来の技術】コンピュータにおいて、データの記憶を
行なうハードウェアとして、ＲＡＭ等のメモリが一般的
に利用される。このメモリに障害が発生し、処理結果が
不正確になるのを防止するため、メモリの障害検出を行
なう機構が用意されている。具体的には、メモリに障害
が発生すると、正常にデータの書込み（記憶）を行なう
ことができず、データが書込み時と読出し時で相違する
事態が発生する。

【０００３】このような事態が発生すると、全く内容の
異なるデータを参照して処理を実施することになり、処
理結果が不正確になる。一般に、メモリの障害を検出す
るため、書込み時のデータを基にパリティデータを生成
し、データに対応させてパリティデータの記憶を行な
う。データの読出し時には、読出したデータを基に再び
パリティデータを生成し、このパリティデータと先に記
憶したパリティデータと比較し、一致したならばメモリ
が正常であるため読出したデータを有効なものとして取
扱う。

【０００４】一方、比較の結果が不一致の場合、メモリ
の障害発生を示すため、読出したデータを無効なものと
して取扱う。ここでは、パリティデータを用いてメモリ
の障害を検出する機構を、メモリ障害検出機構と呼ぶこ
とにする。

【０００５】図２に、従来のメモリ障害検出機構に係る
ブロック図を示す。図は、従来のメモリ障害検出機構を
備えたメモリシステムＭＳ１である。図において、プロ
セッサ（ＣＰＵ）１には、アドレスバスＡＢ、制御線Ｃ
を介してメモリ制御部２が接続されている。メモリ制御
部２には、メモリアドレス線ＭＡ、メモリ制御線ＭＣを
介してデータメモリ３及びパリティデータメモリ４が接
続されている。

【０００６】また、プロセッサ１には、データバスＤＢ
を介して、パリティデータ生成部５、パリティデータ比
較部６、そしてデータメモリ３が接続されている。プロ
セッサ１は、データメモリ３の内容に内容に基づいて、
各種の処理を制御するものである。アドレスバスＡＢ
は、プロセッサ１のアクセス対象を特定するアドレスの
伝送を行なう信号線である。

【０００７】制御線Ｃは、プロセッサ１の出力する制御
信号の伝送を行なう信号線である。メモリ制御部２は、
プロセッサ１の指示に基づいて、データメモリ３及びパ
リティデータメモリ４の書込み及び読出し制御を行なう
ものである。メモリ制御線ＭＣは、データメモリ３及び
パリティデータメモリ４上のアクセス領域を特定するＲ
ＡＳ及びＣＡＳ信号、そして書込み状態の設定を行なう
ＷＥ信号の伝送を行なう信号線である。

【０００８】メモリアドレス線ＭＡは、アクセス対象が
データメモリ３なのかパリティデータメモリ４なのかを
特定するアドレスを伝送する信号線である。データバス
ＤＢは、データメモリ３へ書込む及びデータメモリ３か
ら読出したデータの伝送を行なう信号線である。パリテ
ィデータ生成部５は、データメモリ３へ書込みデータの
ビット列の内、内容“１”のビット数が偶数であるか奇
数であるかを示すパリティデータを生成するものであ
る。

【０００９】このパリティデータ生成部５は、生成した
パリティデータをパリティライトデータＰＷＤとしてパ
リティデータメモリ４に向けて出力する。パリティデー
タ比較部６は、パリティデータメモリ４から読出したパ
リティデータを示すパリティリードデータＰＲＤと、パ
リティデータ生成部５と同様に、データメモリ３から読
出され、データバスＤＢを介して入力するデータに基づ
いて生成されたパリティデータを比較し、比較結果を示
すパリティデータエラー信号ＰＥＳをプロセッサ１に向
けて出力するものである。

【００１０】このパリティデータエラー信号ＰＥＳは、
プロセッサ１への割込み（例えばＮＭＩ）に利用される
信号で、有効に設定された場合、プロセッサ１は、アド
レスバスＡＢや制御線Ｃ等の情報が保持して処理を中断
する。以上の構成のメモリシステムＭＳ１において、パ
リティデータメモリ４、パリティデータ生成部５、パリ
ティデータ比較部６によりメモリ障害検出機構が構築さ
れている。

【００１１】さて、データメモリ３へデータを書込む場
合、プロセッサ１は、アドレスバスＡＢに書込みアドレ
スを、制御線Ｃに書込み要求を、そしてデータバスＤＢ
にデータを出力する。メモリ制御部２は、アドレスバス
ＡＢ上のアドレスを解析し、メモリアドレス線ＭＡ及び
メモリ制御線のＲＡＳ、ＣＡＳ、ＷＥをアクセスする。
データメモリ３は、メモリアドレス線ＭＡ及びメモリ制
御線ＭＣのアクセスを受けてデータバスＤＢ上のデータ
の書込みを実施する。

【００１２】一方、パリティデータ生成部５は、データ
バスＤＢにデータが出力されたのを受けて、このデータ
に基づくパリティデータを生成し、パリティライトデー
タとしてパリティデータメモリ４に向けて出力する。パ
リティデータメモリ４は、データメモリ３同様にメモリ
アドレス線ＭＡ及びメモリ制御線ＭＣのアクセスを受け
て、パリティデータの書込みを実施する。データメモリ
３上のデータと、パリティデータメモリ４上のパリティ
データは、１対１に対応する形で記憶される。

【００１３】さて、データメモリ３からデータを読出す
場合、プロセッサ１は、アドレスＡＢ上に読出しアドレ
スを、制御線Ｃ上に読出し要求を出力する。このアドレ
ス及び要求は、メモリ制御部２により解析され、この解
析結果に基づいてデータメモリ３からデータの読出しが
実施される。読出されたデータはデータバスＤＢを介し
てプロセッサ１及びパリティデータ比較部６に認識され
る。

【００１４】パリティデータ比較部６では、パリティデ
ータ生成部５同様に、データバスＤＢ上のデータを基に
パリティデータを生成する。一方、パリティデータメモ
リ４においても、データメモリ３同様にメモリ制御部２
の解析結果に基づいてパリティデータの読出しが実施さ
れる。読出されたパリティデータは、パリティデータ比
較部６に向けてパリティリードデータＰＲＤとして出力
される。

【００１５】パリティデータ比較部６では、先に生成し
たパリティデータと、パリティデータメモリ４から読出
されたパリティデータを比較し、比較結果が一致の場合
にはパリティデータエラー信号ＰＥＳを無効に、不一致
の場合にはパリティデータエラー信号ＰＥＳを有効に設
定する。プロセッサ１は、パリティデータエラー信号Ｐ
ＥＳが無効の場合、データメモリ３から読出し、データ
バスＤＢ上に出力されたデータが信頼できるものとして
以降の処理を実施する。また、パリティデータエラー信
号ＰＥＳが有効の場合、データバスＤＢ上に出力された
データが信頼できないものとしてプロセッサ１の動作が
中断する。

【００１６】

【発明が解決しようとする課題】ところで、データメモ
リ３上の記憶領域の中で、普遍的なパラメータの記憶に
利用するため、ある一定の領域を読出し専用に設定する
場合がある。このような読出し専用領域に、プログラム
のバグ等が原因で書込みを実施した場合、パリティデー
タも新たに生成され記憶されるため、データメモリ３の
ハードウェア的な障害が無ければ、正当なデータとして
取扱われてしまう。即ち、パリティデータを利用して不
当な書込みが実施されたことを検出することができない
といった問題が生じていた。本発明は以上の点に着目し
てなされたもので、パリティデータを利用して不当な書
込みを検出することのできるメモリ障害検出機構を提供
することを目的とする。

【００１７】

【課題を解決するための手段】本発明のメモリ障害検出
機構は、データの記憶を行なうデータメモリと、前記記
憶領域へ書込む前記データに固有のパリティデータを生
成するパリティデータ生成部と、前記データに対応して
前記パリティデータを記憶するパリティデータメモリ
と、前記データメモリからの前記データの読出しと同時
に、前記パリティデータメモリから前記パリティデータ
を読出し、当該データの正当性を判断するパリティデー
タ判定部と、予め設定された前記データメモリの書込み
禁止領域への書込みを検出する書込み領域検出部と、前
記書込み領域検出部が前記書込み禁止領域への書込みを
検出した場合、前記パリティデータメモリに書込む前記
パリティデータを強制的に無効内容に変更するパリティ
データ変更部とを備えたものである。

【００１８】

【作用】この機構は、書込み領域検出部において、書込
み時のアドレスを監視し、予め設定された書込み禁止領
域への書込みを検出する。パリティデータ変更部は、書
込み領域検出部の検出結果が書込み禁止領域への書込み
であった場合、パリティデータ生成部において生成され
たパリティデータを強制的に無効内容に変更し、パリテ
ィデータとデータメモリ上のデータを整合させない。

【００１９】

【実施例】図１は、本発明のメモリ障害検出機構に係る
ブロック図である。図は、本発明のメモリ障害検出機構
を備えたメモリシステムＭＳ２で、先に図２において説
明したメモリシステムＭＳ１と比べると、新たに書込み
領域検出部７及びパリティデータ変更部８が設けられて
いる。その他の構成は、従来と同様のため、重複する説
明は省略し、本発明の特徴部分について説明を行なう。

【００２０】書込み領域検出部７の入力側はアドレスバ
スＡＢに接続され、出力側はパリティデータ変更部８の
一方の入力に接続されている。パリティデータ変更部８
の他方の入力には、パリティデータ生成部５の出力側が
接続されている。パリティデータ変更部８の出力側は、
パリティデータメモリ４に接続されている。書込み領域
検出部７は、データメモリ３上の書込み領域及び書込み
禁止領域を特定するためのＲＡＭ等に設けられたテーブ
ルから構成される。

【００２１】このテーブルは、データメモリ３に割当て
られた各アドレスに対応する１ビットのデータから構成
され、書込み領域の場合は内容“０”、書込み禁止領域
の場合“１”が設定されている。例えばデータメモリ３
の先頭アドレスにより特定される記憶領域が書込み領域
の場合、書込み領域検出部７の先頭データは内容“０”
が設定され、書込み禁止領域の場合、先頭データは内容
“１”が設定される。

【００２２】パリティデータ変更部８は、排他的論理和
回路（exclusive OR回路）から構成されるものである。
パリティデータ変更部８は、書込み領域検出部７の出力
が内容“０”、即ち書込み領域を示す場合、パリティデ
ータ生成部５の出力をそのままパリティライトデータＰ
ＷＤとして出力する。一方、書込み領域検出部７の出力
が内容“１”、即ち書込み禁止領域を示す場合、パリテ
ィデータ生成部５の出力を反転する。

【００２３】また、データメモリ３へデータを書込む場
合、プロセッサ１は、アドレスバスＡＢに書込みアドレ
スを、制御線Ｃに書込み要求を、そしてデータバスＤＢ
にデータを出力する。メモリ制御部２は、アドレスバス
ＡＢ上のアドレスを解析し、メモリアドレス線ＭＡ及び
メモリ制御線のＲＡＳ、ＣＡＳ、ＷＥをアクセスする。
データメモリ３は、メモリアドレス線ＭＡ及びメモリ制
御線ＭＣのアクセスを受けてデータバスＤＢ上のデータ
の書込みを実施する。

【００２４】さて、パリティデータ生成部５は、データ
バスＤＢにデータが出力されたのを受けて、このデータ
に基づくパリティデータを生成し、パリティデータ変更
部８に向けて出力する。書込み領域検出部７では、アド
レスバスＡＢ上のアドレスにより特定されるビットの内
容をパリティデータ変更部８に向けて出力する。

【００２５】アドレスバスＡＢ上のアドレスが書込み領
域の場合、書込み領域検出部７の出力は内容“０”とな
るため、パリティデータ変更部８は、パリティデータ生
成部５の出力内容をパリティライトデータとしてパリテ
ィデータメモリ４に向けて出力する。パリティデータメ
モリ４は、データメモリ３同様にメモリアドレス線ＭＡ
及びメモリ制御線ＭＣのアクセスを受けて、パリティデ
ータの書込みを実施する。

【００２６】アドレスバスＡＢ上のアドレスが書込み禁
止領域の場合、書込み領域検出部７の出力は内容“１”
となるため、パリティデータ変更部８は、パリティデー
タ生成部５の出力内容を反転し、パリティライトデータ
ＰＷＤとしてパリティデータメモリ４に向けて出力さ
れ、パリティデータメモリ４に書込まれる。

【００２７】次に、データメモリ３からデータを読出す
場合、プロセッサ１は、アドレスＡＢ上に読出しアドレ
スを、制御線Ｃ上に読出し要求を出力する。このアドレ
ス及び要求は、メモリ制御部２により解析され、この解
析結果に基づいてデータメモリ３からデータの読出しが
実施される。読出されたデータはデータバスＤＢを介し
てプロセッサ１及びパリティデータ比較部６に認識され
る。パリティデータ比較部６では、パリティデータ生成
部５同様に、データバスＤＢ上のデータを基にパリティ
データを生成する。

【００２８】一方、パリティデータメモリ４において
も、データメモリ３同様にメモリ制御部２の解析結果に
基づいてパリティデータの読出しが実施される。読出さ
れたパリティデータは、パリティデータ比較部６に向け
てパリティリードデータＰＲＤとして出力される。パリ
ティデータ比較部６では、先に生成したパリティデータ
と、パリティデータメモリ４から読出されたパリティデ
ータを比較し、比較結果が一致の場合にはパリティデー
タエラー信号ＰＥＳを無効に、不一致の場合にはパリテ
ィデータエラー信号ＰＥＳを有効に設定する。

【００２９】先に実施された書込みが書込み禁止領域の
場合、パリティデータ変更部８においてパリティデータ
生成部５により生成されたパリティデータが変更（反
転）されているため、パリティデータ比較部６における
比較が不一致となる。即ち、データメモリ３の障害では
なく、書込み禁止領域への書込みに基づいてパリティデ
ータエラー信号の有効に設定することができ、プロセッ
サ１がデータメモリ３から読出したデータを正当なもの
として取扱う事態を回避する。本発明は以上の実施例に
限定されない。

【００３０】書込み領域検出部７の出力を、スイッチ等
によりパリティデータ変更部８に供給する場合と供給し
ない場合を設定することにより、パリティデータチェッ
クを常時実施することなく単にデータメモリ３へのデー
タ書込み及びデータ読出しを実現することができる。

【００３１】

【発明の効果】以上説明したように、本発明によると、
書込みを行なう際のアドレスを監視し、このアドレスが
書込み禁止領域への書込み、即ち不当な書込みであるか
否かを監視し、不当な書込みである場合には、パリティ
データを強制的にデータメモリ上のデータと整合しない
内容に変更する。このため、データの読出しを実施した
場合、パリティデータが障害を示す内容であるため、不
当な書込みを障害として取扱うことができる。

【図面の簡単な説明】

【図１】本発明のメモリ障害検出機構に係るブロック図
である。

【図２】従来のメモリ障害検出機構に係るブロック図で
ある。

【符号の説明】

３ データメモリ ４ パリティデータメモリ ５ パリティデータ生成部 ６ パリティデータ比較部 ７ 書込み領域検出部 ８ パリティデータ変更部

Claims (1)

【特許請求の範囲】
1. 【請求項１】 データの記憶を行なうデータメモリと、 前記記憶領域へ書込む前記データに固有のパリティデー
   タを生成するパリティデータ生成部と、 前記データに対応して前記パリティデータを記憶するパ
   リティデータメモリと、 前記データメモリからの前記データの読出しと同時に、
   前記パリティデータメモリから前記パリティデータを読
   出し、当該データの正当性を判断するパリティデータ判
   定部と、 予め設定された前記データメモリの書込み禁止領域への
   書込みを検出する書込み領域検出部と、 前記書込み領域検出部が前記書込み禁止領域への書込み
   を検出した場合、前記パリティデータメモリに書込む前
   記パリティデータを強制的に無効内容に変更するパリテ
   ィデータ変更部とを備えたことを特徴とするメモリ障害
   検出機構。