JP3079215B2

JP3079215B2 - 電界効果装置を動作させるための方法

Info

Publication number: JP3079215B2
Application number: JP07333125A
Authority: JP
Inventors: 格黒沢; 博仲川; 昌宏青柳; 正明前澤
Original assignee: 工業技術院長
Priority date: 1995-12-21
Filing date: 1995-12-21
Publication date: 2000-08-21
Anticipated expiration: 2015-12-21
Also published as: JPH09172172A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はMOSFET(Metal-Oxide
-Semiconductor Field Effect Transistor) に代表され
る電界効果素子を含む電界効果装置を動作させるための
方法に関する。

【０００２】

【従来の技術】電界効果装置は一般にMIS(Metal-Insula
tor-Semicondutor）デバイスと呼ばれたり、あるいはま
た絶縁ゲート(IGFED:Insulated Gate)型デバイスと呼ば
れて総括されるが、その中でも最も一般的なのは、ゲー
ト絶縁膜を酸化膜（通常はシリコン酸化膜）とした上述
のMOSFETを含むデバイスである。MOSFET自体の基本的な
断面構造は極めて周知であるが、念のために図４に最も
基本的、典型的な断面構造を示して説明する。

【０００３】素子構造の物理的な支持基材ともなるバル
ク半導体基板31はその導電型がｐ型またはｎ型に選ばれ
るが、図示の場合はボロン等のアクセプタ不純物がドー
プされたｐ型の場合を例示している。このｐ型半導体基
板31の一主面上の一部分には薄いゲート絶縁膜（ゲート
酸化膜）34を介してゲート電極35が設けられ、当該半導
体基板主面にあってゲート電極35の両側には適当なる不
純物導入技術により、望ましくはゲート電極35との自己
整合関係で横方向に適宜離間したソース32とドレイン33
が設けられる。図示の場合は半導体基板31の導電型がｐ
型であるので、ソース32、ドレイン33は燐等のドナ不純
物のドープされたｎ型領域とされる。

【０００４】ソース32、ドレイン33、そしてゲート電極
35にはそれらに対して所定の電位を印加し、また信号を
取り出すため、それぞれに外部回路への引き出し端子
（ないし配線）Ts，Tg，Tdが設けられるが、それらが設
けられている部分以外の半導体基板31の表面領域上には
当該半導体基板表面の保護や、あるいはまた半導体基板
表面上に設けられる各種の配線層と当該半導体基板との
絶縁分離を保つため等の理由から、一般にフィールド絶
縁膜（フィールド酸化膜）37と呼ばれる絶縁層が形成さ
れる。

【０００５】このような構造であると、ゲート電極35に
対し、ある程度以上に大きな正のバイアス電位を印加す
ることで、図中、仮想線で示すように、ソース32とドレ
イン33間にこの場合はｎ型のチャネル（すなわちｐ型半
導体基板に対して逆導電型となる反転層）が誘起、形成
され、このｎチャネルを介し、キャリアとしての電子が
走行する。従ってこの場合、このように電界の印加によ
って選択的にキャリアの走行するキャリア走行領域36は
特に、選択的にチャネルの誘起される“チャネル形成領
域”とも呼ばれ、特に図示の場合、誘起されるチャネル
はｎチャネルであるので、“ｎチャネル形成領域”とも
呼ばれる。

【０００６】もちろん、図示の各領域31，32，33におけ
る導電型を全て逆にした上で、ゲート電極35に印加する
バイアス電圧の極性も逆にすれば、半導体基板31の表面
近傍におけるチャネル形成領域36には正孔が誘起され、
反転層としてｐチャネルが形成される。

【０００７】

【発明が解決しようとする課題】近い将来には、コンピ
ュータ、通信に代表されるエレクトロニクス技術の進歩
により、いわゆる情報主導型社会の到来がほぼ間違いな
いものとして予想されている。そして、このエレクトロ
ニクス技術の中核をなすのがプロセッサ、メモリ等のシ
リコン高集積(VLSI:Very Large Scale Integration）技
術であり、また、そうした技術により構築されるVLSIチ
ップ中で能動素子の主役となるのが上述したMOSFETに代
表される電界効果素子を含む電界効果装置である。その
ため、これまでにも盛んに、この種の電界効果装置の性
能の向上には惜しみない努力が注がれてきた。

【０００８】しかし、如何なる試みにも変わることなく
踏襲されてきた事実は、電界の印加により選択的にキャ
リアの走行する領域（一般には既述したMOSFET構造に認
められるように、機械的な意味での支持基材を兼ねる半
導体基板の一部であるチャネル形成領域）は、ｐ型にす
るにしろｎ型にするにしろ、少なくとも意図的に不純物
の導入された半導体領域とする，ということである。と
ころが、これは実は、電界効果装置の動作速度を速める
ためには障害となる制約である。

【０００９】例えば、ｎ型半導体領域内の電子移動度μ
n(cm²/V-s)に関し、当該ｎ型半導体領域の不純物濃度N_D
（個／cm³)をパラメータとして絶対温度T(K)との関係を
示した図３のグラフから明らかなように、一般に不純物
濃度N_Dが高くなる程、電子移動度μn は低下する。換言
すれば、動作に関与するキャリア走行領域の不純物濃度
N_Dが低い程、高速な素子が得られ、従って当該半導体領
域をその不純物濃度N_Dが図３においては最低の不純物濃
度N_Dとして示されているN_D＝10¹⁴cm^-3（個）以下にも及
ぶ真性半導体とすれば望ましい筈である。

【００１０】従来の電界効果装置は低温又は室温以上の
温度環境下での動作を前提としていたため、仮にキャリ
ア走行領域を形成する半導体基板そのものを真性半導体
基板で構成し、かつ低温又は室温以上の温度で動作させ
たとすると、そのような温度環境下では真性半導体は導
通を持ってしまい、例えば上述したようなMOSFETを構築
する場合、ソースとドレイン間の絶縁を取ることができ
なくなる。そこで従来、ある意味ではやむを得ず、半導
体基板をソース、ドレインの導電型、ないしそれらの間
に選択的に形成されるチャネルの導電型とは逆導電型の
不純物を導入した領域とし、ソースと基板間、ドレイン
と基板間のそれぞれに逆バイアスを掛けることで絶縁の
確保を図れるようにしていたのである。

【００１１】従って、同一の半導体基板上にｎチャネル
MOSFETとｐチャネルMOSFETとを搭載し、それらを相補対
称接続していわゆるCMOS(Complement-MOS)を形成したい
場合には、必然的に若干の工夫を必要とした。例えば図
５に示すように、半導体基板31としてｎ型半導体基板を
用いたときには、図中で左手側のｐチャネルMOSFETに関
しては当該ｎ型半導体基板31の一主面側に直接、ソース
32A 及びドレイン33Aを作り込むことができるが、図中
で右手に示すｎチャネルMOSFETに関してはそのソース32
B 及びドレイン33B を同じ導電型のｎ型半導体基板31に
直接に作り込むことはできず、予め必ず、ｎ型半導体基
板31内にはｐ型の“ウエル”と呼ばれるｐ型不純物領域
38を作り込んでおかねばならない。なお、サフィックス
A,B を除いた各符号は既に説明した図４中における同じ
符号の付された構成要素を示すので、他の構成要素に関
してはここでの再度の説明を省略する。

【００１２】本発明は、以上のような事情に基づいてな
されたもので、従来の常識から脱却し、高キャリア移動
度の得られる電界効果装置を動作させるための新規なる
方法を提案せんとするものである。

【００１３】

【課題を解決するための手段】本発明は上記目的を達成
するため、上記の MOSデバイスに代表される MIS型ない
しIG型電界効果デバイスや、いわゆるジャンクションFE
T に代表される接合型電界効果デバイスに認められるよ
うに、電界の印加に応じて選択的にキャリアの走行する
キャリア走行領域を有し、かつ当該キャリア走行領域を
真性半導体により構成する電界効果装置を動作させるた
めの方法として、真性半導体で構成されたキャリア走行
領域中のキャリアがフリーズアウトし、当該真性半導体
が絶縁体となるように、電界効果装置を極低温環境に置
きながら動作させる，という方法を提案する。ただし、
本発明で言う真性半導体とは、意図的に不純物の導入さ
れていない文字通りの真性半導体に限るものではなく、
若干、ｐ型、ｎ型の傾向を持つことがあるにしても、従
来はこの種の電界効果素子の構築のために使用されるこ
とが決してなかった、低温又は室温下では有意の導通度
を持つが極低温下ではキャリアがフリーズアウトし得る
不純物濃度N_Dが10¹⁴個／cm³ 未満の半導体も含むものと
する。

【００１４】このような概念で括られる電界効果装置、
すなわち本発明により提案される電界効果装置には、バ
ルク半導体基板ではなく、キャリア走行領域を構成する
シリコン半導体領域がいわゆる SOI(Silicon On Insula
tor)技術により作製されたもの等、適当なる基板上に形
成された真性半導体の層状領域を用いるものも含まれる
が、やはり一般的には、先に従来例に関し図４に即して
説明したように、バルク半導体基板上に構築され、当該
バルク半導体基板の一部が選択的にキャリアの走行する
キャリア走行領域となっている電界効果装置である。こ
のような電界効果装置においては、上記本発明の要旨構
成は、当該バルク半導体基板を真性半導体基板で構成す
る，という構成に書き替えることができる。

【００１５】さらに、もっと具体的に、対象とする電界
効果装置が既述したMOSFETを含む電界効果装置であるな
らば、上記のキャリア走行領域は、真性半導体基板に構
築された電界効果トランジスタのゲート電極下において
ソース、ドレイン間に位置するチャネル形成領域とな
る。

【００１６】このような技術思想に従う本発明による
と、既述したCMOS構造を同一の半導体基板上に構築する
場合に最適かつ特徴的な構成として、下記のような構成
を提示することができる。すなわち、上記の真性半導体
基板に対し、電界効果トランジスタを少なくとも二個一
組として一組以上設け、当該一組ごとに、二個の電界効
果トランジスタの一方のソース、ドレインをそれぞれｎ
型領域としてそれらの間における真性半導体基板の一部
であるチャネル形成領域をｎチャネル形成領域とする一
方、二個の電界効果トランジスタの他方のソース、ドレ
インをｐ型領域としてそれらの間における真性半導体基
板の一部であるチャネル形成領域をｐチャネル形成領域
とした上で、それら二個の電界効果トランジスタを相補
対称接続することができる。つまり、従来認められたよ
うに、ある特定の導電型のバルク半導体基板を用いたが
故に、少なくともそれと同じ導電型のチャネル形成領域
を有する電界効果トランジスタに対してはそれを作り込
むのに専用のウエル構造を必要とするようなことはなく
なる。本発明では、ｐチャネルの電界効果トランジスタ
もｎチャネルの電界効果トランジスタも、同一の真性半
導体基板に対し、共に直接に作り込む。

【００１７】本発明ではまた、上記した電界効果装置を
動作させるための方法を実現するための構造として、上
記の電界効果装置を上記の極低温環境にまで冷却する冷
却装置を有する構造も提案する。

【００１８】そして特に、本発明では特定の下位態様と
して、上記の冷却装置は液体ヘリウムの充填された容器
を有し、上記の電界効果装置はこの容器内において液体
ヘリウムに浸漬されている構造も提案する。

【００１９】

【発明の実施の形態】図１には、本発明の比較的基本的
な実施の形態として、図４に即して説明した従来のｎチ
ャネルMOSFETに対応する構成のｎチャネルMOSFETが示さ
れている。図４に示した従来のMOSFETと大きく異なる所
は、その一部がチャネル形成領域16となるバルク半導体
基板11が、従来のｐ型半導体基板31に認められるように
不純物半導体基板ではなく、真性半導体基板11となって
いると共に、極低温環境に置かれた状態で動作する点で
ある。ここで、真性半導体基板とは、既述したように、
意図的に不純物の導入されていない文字通りの真性半導
体基板の外、多少はｐ型ないしｎ型の傾向があるにして
も、極低温下ではキャリアがフリーズアウトし得る半導
体、例えばその不純物濃度N_Dが従来においては素子構築
のために用いられることのなかったN_D＝10¹⁴個／cm³ 未
満の不純物濃度の基板をも含む用語である。

【００２０】その外の領域に関してはその形成や配置関
係等に関し、本発明で特に改変を要する所はなく、既存
の技術に従って良い。すなわち、真性半導体基板16の一
主面側には横方向に互いに離間してソース12，ドレイン
13が設けられ、当該ソース12とドレイン13間の真性半導
体基板表面領域部分が選択的にチャネルの形成されるチ
ャネル形成領域16となっている。もちろん、チャネル形
成領域16に選択的に反転層（チャネル）を誘起するた
め、当該領域16の表面上には薄いゲート絶縁膜14を介し
てゲート電極15が臨んでおり、ソース12、ドレイン13、
ゲート電極15にはそれぞれ外部回路への接続用配線ない
し引き出し端子Ts，Td，Tgが設けられている。

【００２１】このような本発明ｎチャネルMOSFETは、図
示の場合、容器22内に充填された液体ヘリウム21に浸漬
されることで極低温環境に置かれ、その状態で動作す
る。すなわち、バルク半導体基板11として真性半導体基
板11を用いることにより、必然的にその一部の領域とし
てのキャリア走行領域16（特にMOSFETにおける呼称では
チャネル形成領域16）も真性半導体となる場合でも、こ
のように液体ヘリウム21に浸漬する冷却装置等を用い、
相当な極低温環境にまで、MOSFETを冷却すれば、当該真
性半導体基板11ないしキャリア走行領域（チャネル形成
領域）16中でキャリアがフリーズアウトする状態を生起
でき、当該真性半導体基板11ないしキャリア走行領域
（チャネル形成領域）16は絶縁体として取扱うことがで
きる。従ってソースと基板間、ドレインと基板間の絶縁
分離はそのままで図られ、何等問題は生じない。

【００２２】その一方で、キャリアがフリーズアウトす
る状態下でも、真性半導体基板11ないしキャリア走行領
域（チャネル形成領域）16のエネルギバンド構造自体に
は変化がないので、ゲート電極15に適当なる大きさのバ
イアス電圧（図示のｎチャネルの場合には正の極性のバ
イアス電圧）を印加することで当該ゲート電極15の下の
チャネル形成領域16には反転層（ｎチャネル）を誘起す
ることができ、図示のMOSFETは従来のMOSFETと何等変わ
りなく動作する。のみならず、この点が本発明のいわゆ
るポイントの一つでもあるが、キャリア走行領域16ない
しチャネル形成領域16は真性半導体であるので、既に図
３に即して説明した所からも分かるように、そこにおけ
るキャリア移動度は従来のMOSFETに比べ、各段に大きく
なり、結局、電界効果トランジスタとしての動作速度が
大幅に向上する。

【００２３】さらに、本発明に従うと、図１に示したｎ
チャネルの電界効果トランジスタに代えてｐチャネルの
電界効果トランジスタを必要とする場合にも、用いる半
導体基板11としては、ｎチャネル形成用に用いた真性半
導体基板11と全く同じものであって良い。真性半導体基
板11の一主面側にｎ型に代えてｐ型のソース12、ドレイ
ン13を構築すれば、それでｐチャネルMOSFETを得ること
ができる。従来においてはもちろんそのようなことは不
可能で、導電型の異なる半導体基板を準備せねばならな
い。

【００２４】このことはまた、同一の半導体基板上にMO
SFETによる相補対称接続回路を構築する場合にも、本発
明は極めて有利に働くことを意味している。図２はその
ような場合を示している。図中、サフィックスA を持つ
符号はｐチャネルMOSFETの各構成要素であり、サフィッ
クスB を持つ符号はｎチャネルMOSFETの各構成要素であ
って、これらサフィックスA,B を除いた符号により指示
される各構成要素は図１に示したMOSFETにおける各構成
要素に対応する。サフィックスA の付されている符号に
より指摘されるｐチャネルMOSFETの側では当然、そのソ
ース12A 、ドレイン13A はｐ型にドープされており、対
してサフィックスB の付されている符号により指摘され
るｎチャネルMOSFETの側ではそのソース12B 、ドレイン
13B はｎ型にドープされているが、他の構成要素に関し
てはほぼ同じとなっている。

【００２５】明らかなように、この図２に示すCMOS構造
の場合（ただし結線関係は図示していない）、全く同一
の真性半導体基板11に対し、従来のように一方に専用の
ウエル構造を設ける必要もなく、いずれも直接にそれら
のソース、ドレインが作り込まれている。従って製造工
程は大幅に単純化し、ｐウエルに必要な面積領域を省く
ことができるので、要すれば集積度も向上させることが
できる。しかも、極低温環境に置かれて動作する結果、
真性半導体基板は絶縁体となるので、導電型の異なるMO
SFET間において横方向絶縁分離領域を特には設ける必要
もなくなり、このこともまた、製造上の簡略化と集積度
の向上に繋がる。

【００２６】さらに、図１の実施例でも図２の実施例で
も、一応、真性半導体基板11の表面上にはフィールド酸
化膜17が設けられているが、真性半導体基板11は動作状
態下では絶縁体となるので、本発明デバイスの室温下で
のテスト等を行なう必要がなければ、場合によりこのフ
ィールド酸化膜17は省略し、その上に直接、電気配線層
を形成することも可能である。表面保護の必要がある場
合は、そのような配線層を形成してから装置構造の表面
全体に対して施せば良いことも考えられる。

【００２７】以上、本発明の望ましい実施の形態に即し
て説明したが、本発明の要旨構成に従う限り任意の改変
は自由である。例えば、適用対象の電界効果装置は図示
したMOSデバイスに限らない。広く MISないしIG型の電
界効果装置を始め、接合型電界効果装置にも適用可能で
あって、高いキャリア移動度を得ることができ、この場
合にもまた、要すれば自動的に、素子間の絶縁分離機能
を得ることができる。さらに、既存の SOI技術等の適用
された電界効果装置、すなわちキャリア走行領域ないし
キャリア形成領域がバルク半導体基板ではなくて、絶縁
基板もしくは他の種類の半導体基板上に形成された半導
体層領域中に形成されるデバイスにおいても、当該半導
体層領域を真性半導体とすることで本発明を適用するこ
とができる。

【００２８】本発明の電界効果装置を動作させるに際し
ての冷却装置ない冷却手法も、要はキャリア走行領域構
築用として用いた真性半導体においてキャリアのフリー
ズアウトが生ずる程の極低温環境下に本発明電界効果装
置を置ければ良く、図示の液体ヘリウム21への浸漬には
限らない。図１，２中にて液体ヘリウムの横に「極低温
環境21」と記しているのはそのような意味を含めてであ
る。

【００２９】

【発明の効果】本発明によれば、キャリア走行領域ない
しチャネル形成領域として真性半導体を用いる電界効果
装置を動作させるための方法として、真性半導体で構成
されたキャリア走行領域中のキャリアがフリーズアウト
し、当該真性半導体が絶縁体となるように、電界効果装
置を極低温環境に置きながら動作させるので、そのキャ
リア移動度、ひいては装置としての動作速度を極めて高
めることができる。集積化にも強く、特には横方向分離
領域を必要とせずに多数の素子を同一の真性半導体基板
ないし真性半導体層領域中に作り込むことができる。電
界効果トランジスタ構造により相補対称接続を実現する
場合にも、一方の電界効果トランジスタに対し専用のウ
エル領域を設けねばならない必要もない。製造工程は大
いに簡略化し、集積密度も向上する。こうしたことから
総合的に考えるに、本発明は、来たるべき情報主導型社
会において、必ずや極めて重要な役割を担うものとな
る。

【図面の簡単な説明】

【図１】本発明の基本的な一実施形態におけるMOSFETの
断面構造図である。

【図２】本発明に従いCMOSを構築した場合の断面構造図
である。

【図３】半導体中における温度と電子移動度との関係を
不純物濃度をパラメータとして表した関係図である。

【図４】従来の電界効果装置の代表的一例としてのMOSF
ETの断面構造図である。

【図５】従来技術によりCMOSを構築した場合の断面構造
図である。

【符号の説明】

11 真性半導体基板， 12 MOSFETのソース， 13 MOSFETのドレイン， 14 MOSFETのゲート絶縁膜， 15 MOSFETのゲート電極， 16 MOSFETのチャネル形成領域， 17 フィールド酸化膜， 21 極低温環境ないし液体ヘリウム， 22 容器．

───────────────────────────────────────────────────── フロントページの続き (72)発明者青柳昌宏茨城県つくば市梅園１丁目１番４工業技術院電子技術総合研究所内 (72)発明者前澤正明茨城県つくば市梅園１丁目１番４工業技術院電子技術総合研究所内 (56)参考文献特開昭59−127857（ＪＰ，Ａ) 特開昭60−49668（ＪＰ，Ａ) 特開昭53−101281（ＪＰ，Ａ) 特開平７−263765（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】電界の印加に応じて選択的にキャリアの
走行するキャリア走行領域を有し、かつ該キャリア走行
領域を不純物濃度が１０ ¹⁴ ｃｍ ^ー ³ 以下の真性半導体によ
り構成した電界効果装置を動作させるための方法におい
て、上記真性半導体で構成された上記キャリア走行領域中の
キャリアがフリーズアウトし、該真性半導体が絶縁体と
なるように、上記電界効果装置を、液体ヘリウムに浸漬
する冷却装置を用い液体ヘリウム温度４．２°Ｋである
極低温環境に置きながら該電界効果装置を動作させるこ
と；を特徴とする電界効果装置を動作させるための方法。
【請求項２】上記電界効果装置が、電界効果トランジ
スタであり、上記キャリア走行領域は、上記真性半導体
基板に構築された電界効果トランジスタのゲート電極下
においてソース、ドレイン間に位置するチャンネル形成
領域であり、上記電界効果トランジスタは、上記真性半導体基板に対
し少なくとも二個を一組として該一組以上設けられ；該一組ごとに、上記二個の電界効果トランジスタの一方
の上記ソース、ドレインをそれぞれｎ型領域としてそれ
らの間の上記真性半導体基板の一部である上記チャネル
形成領域をｎチャネル形成領域とする一方、上記二個の
電界効果トランジスタの他方の上記ソース、ドレインを
ｐ型領域としてそれらの間の上記真性半導体基板の一部
である上記チャネル形成領域をｐチャネル形成領域とす
ることにより；該一組の電界効果トランジスタによって相補電界効果ト
ランジスタ対を構成したこと；を特徴とする請求項１に記載の電界効果装置を動作させ
るための方法。