JPH0582067B2 - - Google Patents
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- JPH0582067B2 JPH0582067B2 JP58025054A JP2505483A JPH0582067B2 JP H0582067 B2 JPH0582067 B2 JP H0582067B2 JP 58025054 A JP58025054 A JP 58025054A JP 2505483 A JP2505483 A JP 2505483A JP H0582067 B2 JPH0582067 B2 JP H0582067B2
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- JP
- Japan
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- impurity concentration
- gate
- layer
- region
- transistor
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Description
【発明の詳細な説明】
本発明はMISトランジスタ及びその製造方法に
関する。
関する。
MISトランジスタ、例えばMOSトランジスタ
の性能を上げるためには、スケーリング則（比例
縮小則）に従つてMOSトランジスタの寸法を減
少させることが必要である。その結果、基板不純
物濃度はゲート長に逆比例して上昇する。また基
板バイアスを用いていない場合には、ゲート長の
二乗に逆比例して不純物濃度を上昇させる必要が
ある。更にトランジスタの特性、特にパンチスル
ーなどを防ぐためにはゲート領域に各種のチヤネ
ルドープを行なう。
の性能を上げるためには、スケーリング則（比例
縮小則）に従つてMOSトランジスタの寸法を減
少させることが必要である。その結果、基板不純
物濃度はゲート長に逆比例して上昇する。また基
板バイアスを用いていない場合には、ゲート長の
二乗に逆比例して不純物濃度を上昇させる必要が
ある。更にトランジスタの特性、特にパンチスル
ーなどを防ぐためにはゲート領域に各種のチヤネ
ルドープを行なう。
このようにすると、ゲート絶縁膜直下の不純物
濃度は極端に上昇し、例えばゲート長0.3μｍ程度
のデバイスでは、表面不純物濃度はＰ型、Ｎ型合
わせて1018cm-3程度となる。このような状態では
MOSトランジスタ特有の絶縁物界面によるキヤ
リアの散乱のみならず、不純物散乱によつてもキ
ヤリア移動度が低下してしまう。
濃度は極端に上昇し、例えばゲート長0.3μｍ程度
のデバイスでは、表面不純物濃度はＰ型、Ｎ型合
わせて1018cm-3程度となる。このような状態では
MOSトランジスタ特有の絶縁物界面によるキヤ
リアの散乱のみならず、不純物散乱によつてもキ
ヤリア移動度が低下してしまう。
本発明の目的は上記欠点を除去し、短チヤネル
化した場合においてもキヤリア移動度が低下しな
いMISトランジスタ及び製造方法を提供すること
にある。
化した場合においてもキヤリア移動度が低下しな
いMISトランジスタ及び製造方法を提供すること
にある。
本第１の発明によるとゲート絶縁膜と接する半
導体層のうち深さ50Å〜150Åまでの領域の全不
純物濃度を1015cm-3以下とし、それより深くかつ
空乏層が発生する領域の不純物濃度が、1017cm-3
を越える部分をもつことを特徴とするMISトラン
ジスタが得られる。
導体層のうち深さ50Å〜150Åまでの領域の全不
純物濃度を1015cm-3以下とし、それより深くかつ
空乏層が発生する領域の不純物濃度が、1017cm-3
を越える部分をもつことを特徴とするMISトラン
ジスタが得られる。
また本第２の発明によるゲート領域の半導体表
面上に不純物濃度が1015cm-3以下の半導体単結晶
層をエピタキシヤル成長させ、次いでこの成長層
表面に酸化膜を成長させ、前記成長層のうちの残
りの半導体層の厚さが50Å〜150Åとなるように
したことを特徴とするMISトランジスタの製造方
法が得られる。
面上に不純物濃度が1015cm-3以下の半導体単結晶
層をエピタキシヤル成長させ、次いでこの成長層
表面に酸化膜を成長させ、前記成長層のうちの残
りの半導体層の厚さが50Å〜150Åとなるように
したことを特徴とするMISトランジスタの製造方
法が得られる。
以下MISトランジスタとしてのMOSトランジ
スタを例にとり本第１の発明について理論的検討
に基づき詳細に説明する。スケーリング則によれ
ばチヤネル長Ｌを１／ｋに縮小する場合、他の部
分の寸法例えばゲート下の空乏層深さxD、ゲート
絶縁膜tOXも１／ｋにすることが必要である。ま
た電圧についても１／ｋに縮小するためにスレシ
ユホールド電圧VTも１／ｋに低下させる。現状
のMOSICのように、基板バイアスが零のものを
基礎デバイスとすると、１／ｋに縮小されたデバ
イスでは基板不純物濃度をk2倍することによりゲ
ート下の空乏層深さxDが１／ｋとなる。
スタを例にとり本第１の発明について理論的検討
に基づき詳細に説明する。スケーリング則によれ
ばチヤネル長Ｌを１／ｋに縮小する場合、他の部
分の寸法例えばゲート下の空乏層深さxD、ゲート
絶縁膜tOXも１／ｋにすることが必要である。ま
た電圧についても１／ｋに縮小するためにスレシ
ユホールド電圧VTも１／ｋに低下させる。現状
のMOSICのように、基板バイアスが零のものを
基礎デバイスとすると、１／ｋに縮小されたデバ
イスでは基板不純物濃度をk2倍することによりゲ
ート下の空乏層深さxDが１／ｋとなる。
この場合スレシユホールド電圧VTは一定に留
まるので、VTを１／ｋにするために基板と逆型
の不純物をゲート表面にドープする必要があり、
このためゲート直下の表面近傍の不純物濃度k2倍
以上の割合で増大する。現在、チヤネル長2μｍ
程度のMOSトランジスタで基板濃度は1016cm-3
程度なので、チヤネル長が0.5μｍ以下のトランジ
スタでは1017cm-3以上の不純物濃度をもつ領域が
ゲート下に存在しないと空乏層巾が拡がり、短チ
ヤネル効果を押えることはできない。
まるので、VTを１／ｋにするために基板と逆型
の不純物をゲート表面にドープする必要があり、
このためゲート直下の表面近傍の不純物濃度k2倍
以上の割合で増大する。現在、チヤネル長2μｍ
程度のMOSトランジスタで基板濃度は1016cm-3
程度なので、チヤネル長が0.5μｍ以下のトランジ
スタでは1017cm-3以上の不純物濃度をもつ領域が
ゲート下に存在しないと空乏層巾が拡がり、短チ
ヤネル効果を押えることはできない。
これらの不純物はドナーにしろアクセプタにし
ろ、キヤリアに対してイオン化散乱の中心として
働き、キヤリア移動度を低下させ、トランジスタ
の性能を劣化させ、微細化によつて得られる高速
性を相殺してしまう。
ろ、キヤリアに対してイオン化散乱の中心として
働き、キヤリア移動度を低下させ、トランジスタ
の性能を劣化させ、微細化によつて得られる高速
性を相殺してしまう。
以下ＮチヤネルMOSトランジスタを例にとり
説明をするが、Ｐチヤネルでも全く同じ議論が可
能である。
説明をするが、Ｐチヤネルでも全く同じ議論が可
能である。
第１図は従来法によるMOSトランジスタの断
面模式図で、１はＰ型単結晶シリコン基板、２は
ソースとなるｎ型拡散層、３はドレインとなるｎ
型拡散層、４はゲート絶縁膜、５はゲート電極で
ある。Ｐ型基板１の基板領域には短チヤネル効果
を押さえたりスレシユホールド電圧を合わせるた
めのチヤネルドープを行なうことがある。
面模式図で、１はＰ型単結晶シリコン基板、２は
ソースとなるｎ型拡散層、３はドレインとなるｎ
型拡散層、４はゲート絶縁膜、５はゲート電極で
ある。Ｐ型基板１の基板領域には短チヤネル効果
を押さえたりスレシユホールド電圧を合わせるた
めのチヤネルドープを行なうことがある。
第２図は不純物濃度とキヤリア移動度の関係を
示す図で１１は電子、１２はホールである。この
図から明らかなように電子、ホールいずれにせよ
不純物濃度が1015cm-3より大きくなるとキヤリア
移動度は低下し、1017cm-3を越すとその値は低濃
度の場合の半分以下になつてしまう。
示す図で１１は電子、１２はホールである。この
図から明らかなように電子、ホールいずれにせよ
不純物濃度が1015cm-3より大きくなるとキヤリア
移動度は低下し、1017cm-3を越すとその値は低濃
度の場合の半分以下になつてしまう。
第３図は従来法に基づき、且つ短チヤネル効果
を押さえるためゲート酸化膜厚を200Åとし、空
乏層厚を800Åとし、且つVTを0.4Vに設定した
MOSトランジスタのゲート下の不純物分布及び、
ゲートバイアスが5VでありトランジスタがON状
態でのキヤリア濃度分布を示す図である。図にお
いて２１は絶縁膜とシリコン基板の界面、２２は
ボロンの分布、２３はひ素の分布、２４は反転層
エレクトロンの分布、２５は空乏層端を示す。こ
の図は計算機シミユレーシヨンによつて求めた。
キヤリア分布についてはボルツマン分布を仮定し
ているが、室温での状態なので量子化の効果は少
なく、本発明の効果を証明するのに充分な精度を
もつている。
を押さえるためゲート酸化膜厚を200Åとし、空
乏層厚を800Åとし、且つVTを0.4Vに設定した
MOSトランジスタのゲート下の不純物分布及び、
ゲートバイアスが5VでありトランジスタがON状
態でのキヤリア濃度分布を示す図である。図にお
いて２１は絶縁膜とシリコン基板の界面、２２は
ボロンの分布、２３はひ素の分布、２４は反転層
エレクトロンの分布、２５は空乏層端を示す。こ
の図は計算機シミユレーシヨンによつて求めた。
キヤリア分布についてはボルツマン分布を仮定し
ているが、室温での状態なので量子化の効果は少
なく、本発明の効果を証明するのに充分な精度を
もつている。
第３図で判るように、キヤリアの多数存在する
表面近くではボロンが２×1017cm-3、ひ素が３×
1017cm-3以上であり、合計５×1017cm-3以上とな
る。第２図のキヤリア移動度と不純物濃度の関係
から、この場合キヤリア移動度は不純物の効果の
ない場合に比べ約1/3となつてしまう。実際には
反転層キヤリアによる不純物イオンのシールド効
果により、キヤリア移動度はそれ程にも低下しな
いが、いずれにせよMOSトランジスタの特性は
かなり低下する。
表面近くではボロンが２×1017cm-3、ひ素が３×
1017cm-3以上であり、合計５×1017cm-3以上とな
る。第２図のキヤリア移動度と不純物濃度の関係
から、この場合キヤリア移動度は不純物の効果の
ない場合に比べ約1/3となつてしまう。実際には
反転層キヤリアによる不純物イオンのシールド効
果により、キヤリア移動度はそれ程にも低下しな
いが、いずれにせよMOSトランジスタの特性は
かなり低下する。
一方、第３図から判るように、反転層キヤリア
はほとんど表面から50Åまでの領域に集中してい
る。そこで、その部分のみ不純物濃度を1015cm-3
以下にすれば、キヤリア移動度の低下のないこと
は明らかである。
はほとんど表面から50Åまでの領域に集中してい
る。そこで、その部分のみ不純物濃度を1015cm-3
以下にすれば、キヤリア移動度の低下のないこと
は明らかである。
第４図は本第１の発明によるMOSトランジス
タの一実施例の構造を示す断面模式図で、１がＰ
型単結晶シリコン基板、２がソースとなるｎ型拡
散層、３がドレインとなるｎ型拡散層、４がゲー
ト絶縁膜、５がゲート電極、６が本発明において
特に設けたゲート絶縁膜と接する半導体層のうち
深さ50Å〜150Åまでの全不純物濃度を1015cm-3
以下とした低不純物濃度半導体層である。
タの一実施例の構造を示す断面模式図で、１がＰ
型単結晶シリコン基板、２がソースとなるｎ型拡
散層、３がドレインとなるｎ型拡散層、４がゲー
ト絶縁膜、５がゲート電極、６が本発明において
特に設けたゲート絶縁膜と接する半導体層のうち
深さ50Å〜150Åまでの全不純物濃度を1015cm-3
以下とした低不純物濃度半導体層である。
第５図は第３図のデバイスと同じ空乏層厚み、
とスレシユホールド電圧を持つMOSトランジス
タで、かつ表面から100Åの領域の不純物濃度を
ほとんど零とした場合の不純物分布、キヤリア分
布を示す。３１は絶縁膜とシリコンの界面、３２
はボロンの分布、３３はひ素の分布、３４は反転
層エレクトロンの分布、３５は空乏層端を示す。
とスレシユホールド電圧を持つMOSトランジス
タで、かつ表面から100Åの領域の不純物濃度を
ほとんど零とした場合の不純物分布、キヤリア分
布を示す。３１は絶縁膜とシリコンの界面、３２
はボロンの分布、３３はひ素の分布、３４は反転
層エレクトロンの分布、３５は空乏層端を示す。
このように本第１の発明によるように低不純物
濃度層の厚さが薄く、150Å以下ならば、現状の
プロセス技術でも従来法と同じスレシユホールド
電圧や空乏層の厚さをもつデバイスの製造は可能
である。
濃度層の厚さが薄く、150Å以下ならば、現状の
プロセス技術でも従来法と同じスレシユホールド
電圧や空乏層の厚さをもつデバイスの製造は可能
である。
第５図の例ではキヤリアのうち99.6％は不純物
濃度の低い領域にあり、トランジスタの電流が不
純物散乱により低下しないことは明らかである。
不純物の種類を変えれば全く同様の議論がＰチヤ
ネルMOSトランジスタでも可能である。
濃度の低い領域にあり、トランジスタの電流が不
純物散乱により低下しないことは明らかである。
不純物の種類を変えれば全く同様の議論がＰチヤ
ネルMOSトランジスタでも可能である。
このような構造は従来技術の組み合せでも可能
ではある。例えばMOSデバイスの製造に通常用
いられているイオン注入によるチヤネルドープの
際に、加速電圧を高くすれば、不純物は表面近く
に残らずゲート下の深い領域にのみ高濃度層を作
ることができる。しかし、このような方法では不
純物分布の形が加速エネルギーで決つてしまい、
設計の自由度が低く、短チヤネル効果を充分に抑
止できない。
ではある。例えばMOSデバイスの製造に通常用
いられているイオン注入によるチヤネルドープの
際に、加速電圧を高くすれば、不純物は表面近く
に残らずゲート下の深い領域にのみ高濃度層を作
ることができる。しかし、このような方法では不
純物分布の形が加速エネルギーで決つてしまい、
設計の自由度が低く、短チヤネル効果を充分に抑
止できない。
本第２の発明のMISトランジスタの製造方法を
用いれば、本第１の発明の構造が容易に実現さ
れ、且つその設計自由度も高い。この方法では従
来法のMOSトランジスタの製造工程のうち、ゲ
ート領域のチヤネルドープの後、ゲート領域の半
導体層を露出させ、その部分に分子線エピタキシ
ー技術などにより薄い半導体層を成長させる。こ
の膜厚はその後のゲートへの酸化膜成長によつて
失なわれる半導体層の厚さと、本発明のデバイス
構造に必要な半導体層の厚さの和である。
用いれば、本第１の発明の構造が容易に実現さ
れ、且つその設計自由度も高い。この方法では従
来法のMOSトランジスタの製造工程のうち、ゲ
ート領域のチヤネルドープの後、ゲート領域の半
導体層を露出させ、その部分に分子線エピタキシ
ー技術などにより薄い半導体層を成長させる。こ
の膜厚はその後のゲートへの酸化膜成長によつて
失なわれる半導体層の厚さと、本発明のデバイス
構造に必要な半導体層の厚さの和である。
その後にゲート酸化膜を熱酸化等の方法により
成長させる。以後は従来法と同様である。この方
法によればエピタキシヤル成長以降の熱工程を充
分に低温に保てば、基板側の不純物分布がどのよ
うなものであつても、キヤリアの流れる半導体層
の不純物濃度を充分に低くすることができ、デバ
イス設計の自由度が増し、より優れたデバイスの
製作が可能である。
成長させる。以後は従来法と同様である。この方
法によればエピタキシヤル成長以降の熱工程を充
分に低温に保てば、基板側の不純物分布がどのよ
うなものであつても、キヤリアの流れる半導体層
の不純物濃度を充分に低くすることができ、デバ
イス設計の自由度が増し、より優れたデバイスの
製作が可能である。
またこの方法をCMOS工程に適用した場合、
チヤネルドープ後にＰチヤネルトランジスタとＮ
チヤネルトランジスタと同時に半導体層を成長さ
せることができ、特にプロセスが複雑になること
はない。
チヤネルドープ後にＰチヤネルトランジスタとＮ
チヤネルトランジスタと同時に半導体層を成長さ
せることができ、特にプロセスが複雑になること
はない。
本発明は短チヤネル化した場合においてもキヤ
リア移動度が低下しないMISトランジスタ及び製
造方法を提供できる効果がある。
リア移動度が低下しないMISトランジスタ及び製
造方法を提供できる効果がある。
第１図は従来のＮチヤネルMOSトランジスタ
の断面模式図、第２図は不純物濃度とキヤリア移
動度の関係を示す図、第３図は従来法のトランジ
スタのゲート下の不純物分布、キヤリア分布を示
す図、第４図は本発明MOSトランジスタの一実
施例の断面模式図、第５図は本発明によるMOS
トランジスタのゲート下の不純物分布、キヤリア
分布の例を示す図である。 １はＰ型基板、２はソースとなるｎ型拡散層、
３はドレインとなるｎ型拡散層、４はゲート絶縁
膜、５はゲート電極、６は低不純物濃度層。
の断面模式図、第２図は不純物濃度とキヤリア移
動度の関係を示す図、第３図は従来法のトランジ
スタのゲート下の不純物分布、キヤリア分布を示
す図、第４図は本発明MOSトランジスタの一実
施例の断面模式図、第５図は本発明によるMOS
トランジスタのゲート下の不純物分布、キヤリア
分布の例を示す図である。 １はＰ型基板、２はソースとなるｎ型拡散層、
３はドレインとなるｎ型拡散層、４はゲート絶縁
膜、５はゲート電極、６は低不純物濃度層。
Claims (1)
- 【特許請求の範囲】 １ ゲート絶縁膜と接する半導体層のうち深さ50
Å〜150Åまでの領域の全不純物濃度を1015cm-3
以下とし、それより深く、かつ、空乏層が発生す
る領域の不純物濃度が1017cm-3を越える部分をも
つことを特徴とするMISトランジスタ。 ２ ゲート領域の半導体表面上に不純物濃度が
1015cm-3以下の半導体単結晶層をエピタキシヤル
成長させ、次いでこの成長層表面に酸化膜を成長
させ、前記成長層のうちの残りの半導体層の厚さ
が50Å〜150Åとなるようにしたことを特徴とす
るMISトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58025054A JPS59151464A (ja) | 1983-02-17 | 1983-02-17 | Ｍｉｓトランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58025054A JPS59151464A (ja) | 1983-02-17 | 1983-02-17 | Ｍｉｓトランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59151464A JPS59151464A (ja) | 1984-08-29 |
| JPH0582067B2 true JPH0582067B2 (ja) | 1993-11-17 |
Family
ID=12155204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58025054A Granted JPS59151464A (ja) | 1983-02-17 | 1983-02-17 | Ｍｉｓトランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59151464A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0691248B2 (ja) * | 1984-07-25 | 1994-11-14 | 株式会社日立製作所 | 半導体装置の製造方法 |
| JPH0638497B2 (ja) * | 1986-01-13 | 1994-05-18 | 株式会社日立製作所 | 半導体装置の製造方法 |
| JPS62219966A (ja) * | 1986-03-22 | 1987-09-28 | Toshiba Corp | 半導体装置 |
| JPS63122177A (ja) * | 1986-11-11 | 1988-05-26 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置とその製造方法 |
| JPS63177470A (ja) * | 1987-01-16 | 1988-07-21 | Seiko Instr & Electronics Ltd | 絶縁ゲ−ト電界効果トランジスタの製造方法 |
| JPS63169065A (ja) * | 1987-01-05 | 1988-07-13 | Seiko Instr & Electronics Ltd | 絶縁ゲ−ト電界効果トランジスタ |
| JP2633547B2 (ja) * | 1987-02-21 | 1997-07-23 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| JP2660446B2 (ja) * | 1990-01-12 | 1997-10-08 | 三菱電機株式会社 | 微小なｍｉｓ型ｆｅｔとその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51114074A (en) * | 1975-03-31 | 1976-10-07 | Sony Corp | Insulation gate type field effect transistor |
| JPS5321562A (en) * | 1976-08-12 | 1978-02-28 | Nec Corp | Signal switch |
-
1983
- 1983-02-17 JP JP58025054A patent/JPS59151464A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59151464A (ja) | 1984-08-29 |
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