JP3200880B2 - 半導体装置の組合わせ構造 - Google Patents
半導体装置の組合わせ構造Info
- Publication number
- JP3200880B2 JP3200880B2 JP23577891A JP23577891A JP3200880B2 JP 3200880 B2 JP3200880 B2 JP 3200880B2 JP 23577891 A JP23577891 A JP 23577891A JP 23577891 A JP23577891 A JP 23577891A JP 3200880 B2 JP3200880 B2 JP 3200880B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- imposition
- semiconductor
- register
- semiconductor devices
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 51
- 238000000034 method Methods 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 2
- 230000007547 defect Effects 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
投影露光法によって製造する半導体装置において一回の
投影で複数の半導体装置に露光を施こすことによって製
造される半導体装置に関する。
投影露光法によって製造する半導体装置において一回の
投影で複数の半導体装置に露光を施こすことによって製
造される半導体装置に関する。
【０００２】
【従来の技術】従来の半導体装置は、縮少投影露光によ
ってパターンを焼き付ける際に、一回の露光で投影面積
に入る限りの複数の同一パターンを同時に焼き付けてい
る。
ってパターンを焼き付ける際に、一回の露光で投影面積
に入る限りの複数の同一パターンを同時に焼き付けてい
る。
【０００３】たとえば、縮少投影露光の面積が１６ｍｍ
角で、一つの半導体装置の面積が７ｍｍ角の場合、一枚
のレチクルに同一のパターンを４つ面付けし、同時に４
つの同一の半導体装置を露光するようにしていた。
角で、一つの半導体装置の面積が７ｍｍ角の場合、一枚
のレチクルに同一のパターンを４つ面付けし、同時に４
つの同一の半導体装置を露光するようにしていた。
【０００４】前述の面付け露光方式によって製造された
半導体ウェハは、ウェハ完成後切り離され、面付け位置
にかかわらず別個の半導体装置としてパッケージに組み
立てられるので、半導体装置の完成後は、この面付け位
置を知る方法はなかった。
半導体ウェハは、ウェハ完成後切り離され、面付け位置
にかかわらず別個の半導体装置としてパッケージに組み
立てられるので、半導体装置の完成後は、この面付け位
置を知る方法はなかった。
【０００５】
【発明が解決しようとする課題】このような従来の面付
け露光法により製造した半導体装置では、レチクルの一
箇所に欠陥があった場合、半導体装置として完成した後
では、実際には一括露光した半導体装置のうち一つだけ
に欠陥が露光されているのに、欠陥を露光した半導体装
置とそうでない半導体装置の区別が付かないという問題
点があった。
け露光法により製造した半導体装置では、レチクルの一
箇所に欠陥があった場合、半導体装置として完成した後
では、実際には一括露光した半導体装置のうち一つだけ
に欠陥が露光されているのに、欠陥を露光した半導体装
置とそうでない半導体装置の区別が付かないという問題
点があった。
【０００６】本発明の目的は、前記問題点を解決し、面
付け位置が直ちに判別できるようにした半導体装置を提
供することにある。
付け位置が直ちに判別できるようにした半導体装置を提
供することにある。
【０００７】
【課題を解決するための手段】本発明の特徴は、露光の
際の面付け位置を電気的に判別する手段を設けた半導体
装置を複数個用い、互いに異なった面付け位置の前記半
導体装置を複数個組み合わせた半導体装置の組合わせ構
造にある。
際の面付け位置を電気的に判別する手段を設けた半導体
装置を複数個用い、互いに異なった面付け位置の前記半
導体装置を複数個組み合わせた半導体装置の組合わせ構
造にある。
【０００８】
【実施例】図１は本発明の第１の実施例の半導体装置を
示す平面図である。
示す平面図である。
【０００９】図１において、本発明の第１の実施例の４
面付けした半導体装置１は、互いに独立した４つの半導
体装置２，３，４，５から成っている。これら半導体装
置２，３，４，５は、それぞれレジスタ６，７，８，９
を有しており、これらレジスタ６，７，８，９には、そ
れぞれ〔１１〕，〔１０〕，〔０１〕，
面付けした半導体装置１は、互いに独立した４つの半導
体装置２，３，４，５から成っている。これら半導体装
置２，３，４，５は、それぞれレジスタ６，７，８，９
を有しており、これらレジスタ６，７，８，９には、そ
れぞれ〔１１〕，〔１０〕，〔０１〕，
〔００〕のデー
タをホトリソグラフィ技術により焼き付ける。
タをホトリソグラフィ技術により焼き付ける。
【００１０】これら半導体装置を分離してパッケージに
封止した後、レジスタ６，７，８，９のデータを電気的
に読出すことにより、半導体装置が縮少投影露光された
際の面付け位置を知ることができる。
封止した後、レジスタ６，７，８，９のデータを電気的
に読出すことにより、半導体装置が縮少投影露光された
際の面付け位置を知ることができる。
【００１１】図２は本発明の第２の実施例の半導体装置
のブロック図である。
のブロック図である。
【００１２】図２において、本実施例は、半導体装置１
０と半導体装置１１とが２面付けの露光によって製造さ
れた半導体装置で、互いに異なった面付け位置で製造さ
れたものである。レジスタ１２，レジスタ１３は、それ
ぞれ面付け位置を示すデータとしてレジスタ１２には
〔１〕が、レジスタ１３には
０と半導体装置１１とが２面付けの露光によって製造さ
れた半導体装置で、互いに異なった面付け位置で製造さ
れたものである。レジスタ１２，レジスタ１３は、それ
ぞれ面付け位置を示すデータとしてレジスタ１２には
〔１〕が、レジスタ１３には
〔０〕がホトリソグラフィ
技術により焼付けられている。
技術により焼付けられている。
【００１３】半導体装置１０，１１は、それぞれ排他的
論理和１４を有しており、排他的論理和１４にはその半
導体装置のレジスタ出力と、もう一つの半導体装置のレ
ジスタ出力とが接続され、面付け位置の異なる半導体装
置を接続した時だけ排他的論理和１４の出力は〔１〕と
なる。半導体装置１０，１１は、排他的論理和１４の出
力が〔１〕の時だけ動作をする。
論理和１４を有しており、排他的論理和１４にはその半
導体装置のレジスタ出力と、もう一つの半導体装置のレ
ジスタ出力とが接続され、面付け位置の異なる半導体装
置を接続した時だけ排他的論理和１４の出力は〔１〕と
なる。半導体装置１０，１１は、排他的論理和１４の出
力が〔１〕の時だけ動作をする。
【００１４】本実施例は、２個の半導体装置に同等の機
能をさせ、２個の半導体装置の出力が一致することを確
めながら使う際に用いる。
能をさせ、２個の半導体装置の出力が一致することを確
めながら使う際に用いる。
【００１５】
【発明の効果】以上説明したように、本発明は、投影露
光の際の面付け位置を電気的に判別できるようにしたの
で、高信頼性を要求される用途に、たとえばマイクロコ
ンピュータを２個使い、２個のマイクロコンピュータの
出力の一致を確認しながら使う応用に際し、レチクルの
偶発的な欠陥や、レチクル上にゴミがあっても、２個の
マイクロコンピュータが同等の誤動作をすることがない
ように異なった面付け位置のマイクロコンピュータを使
用できるという効果を有する。
光の際の面付け位置を電気的に判別できるようにしたの
で、高信頼性を要求される用途に、たとえばマイクロコ
ンピュータを２個使い、２個のマイクロコンピュータの
出力の一致を確認しながら使う応用に際し、レチクルの
偶発的な欠陥や、レチクル上にゴミがあっても、２個の
マイクロコンピュータが同等の誤動作をすることがない
ように異なった面付け位置のマイクロコンピュータを使
用できるという効果を有する。
【図１】本発明の第１の実施例の半導体装置を示す平面
図である。
図である。
【図２】本発明の第２の実施例の半導体装置を示す平面
図である。
図である。
１ ４面付けされた半導体装置 ２，３，４，５ 半導体装置 ６，７，８，９ レジスタ １０，１１ 半導体装置 １２，１３ レジスタ １４ 排他的論理和
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/027 H01L 21/66
Claims (2)
- 【請求項１】 露光の際の面付け位置を電気的に判別す
る手段を設けた半導体装置を複数個用い、互いに異なっ
た面付け位置の前記半導体装置を複数個組み合わせたこ
とを特徴とする半導体装置の組合わせ構造。 - 【請求項２】 前記電気的に判別する手段は面付け位置
データを記憶したレジスタと排他的論理和とを有し、第
１の半導体装置の排他的論理和に第１の半導体装置のレ
ジスタの出力と第２の半導体装置のレジスタの出力とを
入力し、第２の半導体装置の排他的論理和に第２の半導
体装置のレジスタの出力と第１の半導体装置のレジスタ
の出力とを入力し、これらの排他的論理和の出力により
第１および第２の半導体装置が互いに異なった面付け位
置であることを認識し、この時だけ第１および第２の半
導体装置が動作するようにしたことを特徴とする請求項
１記載の半導体装置の組合わせ構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23577891A JP3200880B2 (ja) | 1991-09-17 | 1991-09-17 | 半導体装置の組合わせ構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23577891A JP3200880B2 (ja) | 1991-09-17 | 1991-09-17 | 半導体装置の組合わせ構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0574679A JPH0574679A (ja) | 1993-03-26 |
| JP3200880B2 true JP3200880B2 (ja) | 2001-08-20 |
Family
ID=16991104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23577891A Expired - Fee Related JP3200880B2 (ja) | 1991-09-17 | 1991-09-17 | 半導体装置の組合わせ構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3200880B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1366889A3 (en) | 2002-05-16 | 2004-04-14 | Kuraray Co., Ltd. | Roller brush structure for painting, and method for producing it |
-
1991
- 1991-09-17 JP JP23577891A patent/JP3200880B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0574679A (ja) | 1993-03-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR890003145B1 (ko) | 반도체장치 제조용 마스크패턴 검사방법 | |
| JP3697751B2 (ja) | 装置への入力で固定された論理レベルを受取り、装置をリソグラフィ形成するのに用いられる少なくとも１つのマスク層の変更に従って装置の出力でプログラムされた論理レベルを生ずるための装置 | |
| JP3042639B2 (ja) | 半導体装置製造用フォトレティクル | |
| US5095511A (en) | Apparatus for verifying pattern data used in a step-and-repeat process for producing the same patterns regularly arranged on a substance | |
| GB1255421A (en) | Method of producing one or more integrated semiconductor circuits | |
| US5161114A (en) | Method of manufacturing a reticule | |
| JPH0574679A (ja) | 半導体装置 | |
| US3698072A (en) | Validation technique for integrated circuit manufacture | |
| JPH10335205A (ja) | 半導体集積回路のパターン設計方法 | |
| JPH0680626B2 (ja) | 電子線描画方法 | |
| JP2704062B2 (ja) | 情報処理装置 | |
| JP2594689B2 (ja) | シミュレーション装置およびその方法 | |
| JPS59124752A (ja) | 半導体装置 | |
| JPH01196159A (ja) | 複合集積回路の検査装置 | |
| JPS63178340A (ja) | 制御用集積回路 | |
| JP2868350B2 (ja) | 半導体集積回路の検証方法 | |
| JPH0799756B2 (ja) | 集積回路チップの欠陥検出方法および欠陥検出装置 | |
| JP2002183236A (ja) | 銅箔ベタパタン重なり自動検出方式 | |
| JPH04127462A (ja) | 半導体集積回路 | |
| JPH03211856A (ja) | 半導体装置製造データのシフト量の検査方法 | |
| JPH04361547A (ja) | リソグラフィ・プロセスの検証方法 | |
| JPH01186616A (ja) | 半導体装置 | |
| JPS60162257A (ja) | マスク | |
| JPH01124854A (ja) | フォトマスク | |
| JPS6155756A (ja) | レジスタ保護方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010522 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080622 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090622 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100622 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |