JP3201432B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体素子の製造方法に
関するものである。
関するものである。
【０００２】
【従来の技術】近年、ＲＯＭ形成、ウェル形成、チャネ
ルドープ形成を行うのに中ドーズ量のイオン注入技術が
利用されている。
ルドープ形成を行うのに中ドーズ量のイオン注入技術が
利用されている。
【０００３】図６（ａ）〜（ｂ）は従来の半導体素子の
製造工程例の図であり、この半導体素子の製造方法につ
いて以下簡単に説明する。
製造工程例の図であり、この半導体素子の製造方法につ
いて以下簡単に説明する。
【０００４】まず、図６（ａ）のようにシリコン基板１
に素子分離層酸化膜２を従来の形成方法で生成する。次
に砒素イオンを用いて加速エネルギー１００ｋｅＶ、ド
ーズ量１×１０13〜５×１０14／ｃｍ2の範囲の任意の
ドーズ量で注入工程を行い、Ｎ-領域３を形成する。引
き続いて図６（ｂ）のように１０５０℃で、Ｎ2／Ｏ2分
圧酸化（分圧比３０％）でゲート酸化膜４を形成する。
その後は、ＬＰＣＶＤ法を用いて、多結晶シリコン膜５
を成長させ、ゲートとなるべき部分のみ残してパターン
ニングして多結晶シリコン電極を作製する。以下は、通
常の製造工程によりＭＯＳキャパシタを作製する。
に素子分離層酸化膜２を従来の形成方法で生成する。次
に砒素イオンを用いて加速エネルギー１００ｋｅＶ、ド
ーズ量１×１０13〜５×１０14／ｃｍ2の範囲の任意の
ドーズ量で注入工程を行い、Ｎ-領域３を形成する。引
き続いて図６（ｂ）のように１０５０℃で、Ｎ2／Ｏ2分
圧酸化（分圧比３０％）でゲート酸化膜４を形成する。
その後は、ＬＰＣＶＤ法を用いて、多結晶シリコン膜５
を成長させ、ゲートとなるべき部分のみ残してパターン
ニングして多結晶シリコン電極を作製する。以下は、通
常の製造工程によりＭＯＳキャパシタを作製する。
【０００５】ここにおいて、ディプレッショントランジ
スタの特性として要求されることとしてなるべく多くの
電流をとりだすことがある。砒素ドーズ量を５×１０14
／ｃｍ2以上の領域では、高ドーズでのイオン注入によ
る結晶欠陥が発生する。このため砒素イオンのドーズ量
は１×１０13〜５×１０14／ｃｍ2の任意のドーズ量で
行われている。しかし、我々は中ドーズ量でのイオン注
入がゲート酸化膜の信頼性と密接な関係を持つことを見
いだし、ドーズ量の制御が重要であることをつきとめ
た。すなわち、ドーズ量を増していくとことにより、結
晶欠陥が発生したり、増速酸化に伴う膜厚の変動に起因
したトランジスタの特性変化を導くこと、分離層酸化膜
２のエッジ付近の部分において発生するストレスの影響
などが半導体素子に悪影響を与えることを明らかにし
た。そのため、イオン注入時のドーズ量を広い範囲で用
いると、ゲート酸化膜の信頼性に悪影響を及ぼす。
スタの特性として要求されることとしてなるべく多くの
電流をとりだすことがある。砒素ドーズ量を５×１０14
／ｃｍ2以上の領域では、高ドーズでのイオン注入によ
る結晶欠陥が発生する。このため砒素イオンのドーズ量
は１×１０13〜５×１０14／ｃｍ2の任意のドーズ量で
行われている。しかし、我々は中ドーズ量でのイオン注
入がゲート酸化膜の信頼性と密接な関係を持つことを見
いだし、ドーズ量の制御が重要であることをつきとめ
た。すなわち、ドーズ量を増していくとことにより、結
晶欠陥が発生したり、増速酸化に伴う膜厚の変動に起因
したトランジスタの特性変化を導くこと、分離層酸化膜
２のエッジ付近の部分において発生するストレスの影響
などが半導体素子に悪影響を与えることを明らかにし
た。そのため、イオン注入時のドーズ量を広い範囲で用
いると、ゲート酸化膜の信頼性に悪影響を及ぼす。
【０００６】
【発明が解決しようとする課題】上記従来の製造工程で
はイオン注入のドーズ量を１×１０13〜５×１０14／ｃ
ｍ2の任意としていたため特定のイオン注入により結晶
欠陥や損傷が発生し、ゲート酸化膜の絶縁破壊特性の劣
化を引き起こしていた。よって従来はその半導体素子の
特性の電気測定を行うと、例えば、絶縁耐圧測定を行う
と、砒素イオン注入において、そのドーズ量が５×１０
13／ｃｍ2である場合、あるいはその付近である場合に
は、耐圧の劣化が顕著に見られる。
はイオン注入のドーズ量を１×１０13〜５×１０14／ｃ
ｍ2の任意としていたため特定のイオン注入により結晶
欠陥や損傷が発生し、ゲート酸化膜の絶縁破壊特性の劣
化を引き起こしていた。よって従来はその半導体素子の
特性の電気測定を行うと、例えば、絶縁耐圧測定を行う
と、砒素イオン注入において、そのドーズ量が５×１０
13／ｃｍ2である場合、あるいはその付近である場合に
は、耐圧の劣化が顕著に見られる。
【０００７】また、砒素イオン注入において、そのドー
ズ量が５×１０13／ｃｍ2である場合、あるいはその付
近である場合には、微小なストレス電流を印加していっ
たとき、絶縁破壊に至る電荷量は約１Ｃ／ｃｍ2という
低い値となり、実使用に耐えないという問題があった。
ズ量が５×１０13／ｃｍ2である場合、あるいはその付
近である場合には、微小なストレス電流を印加していっ
たとき、絶縁破壊に至る電荷量は約１Ｃ／ｃｍ2という
低い値となり、実使用に耐えないという問題があった。
【０００８】また、従来はイオン注入種として燐を用い
て半導体素子を形成する場合、そのドーズ量が１×１０
14／ｃｍ2、あるいはその付近のドーズ量を用いると、
破壊耐圧が約４ＭＶ／ｃｍとなり低い値となる。
て半導体素子を形成する場合、そのドーズ量が１×１０
14／ｃｍ2、あるいはその付近のドーズ量を用いると、
破壊耐圧が約４ＭＶ／ｃｍとなり低い値となる。
【０００９】また、従来の例においてイオン注入種とし
てＢを用いて作製された半導体素子の場合、ボロンドー
ズ量が１×１０14／ｃｍ2、あるいはその付近のドーズ
量を用いると、やはり破壊耐圧が約４ＭＶ／ｃｍとなり
低い値となる。
てＢを用いて作製された半導体素子の場合、ボロンドー
ズ量が１×１０14／ｃｍ2、あるいはその付近のドーズ
量を用いると、やはり破壊耐圧が約４ＭＶ／ｃｍとなり
低い値となる。
【００１０】本発明は上記従来の問題点を解決するもの
で、ゲート酸化膜の絶縁破壊特性の劣化がなく、かつ十
分なトランジスタ駆動電流を確保したＭＯＳデプレッシ
ョントランジスタを提供することを目的とする。
で、ゲート酸化膜の絶縁破壊特性の劣化がなく、かつ十
分なトランジスタ駆動電流を確保したＭＯＳデプレッシ
ョントランジスタを提供することを目的とする。
【００１１】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体装置の製造方法は、ＭＯＳ型デプレッ
ショントランジスタのチャネル領域にイオン注入を行う
工程において、ゲート絶縁膜の絶縁破壊耐圧がドーズ量
の変化に対してほぼ一定となるドーズ量領域で該イオン
注入を行うことを特徴とする。 本発明によれば、ゲート
絶縁膜の信頼性を担保しつつ、多くの電流を取り出すこ
とができるデプレッショントランジスタを形成すること
が可能となる。 特に、ドーズ量は、絶縁破壊耐圧の極小
値を与えるドーズ量よりも大きい領域にある値である
程、その効果は大きい。 もっとも、イオン種がボロンの
場合には、極小値が中ドーズ領域（１Ｅ１２〜１Ｅ１５
ｃｍ−２）に存在しないので、耐圧が下がり始める直前
のドーズ量を用いることが望まれる。
に本発明の半導体装置の製造方法は、ＭＯＳ型デプレッ
ショントランジスタのチャネル領域にイオン注入を行う
工程において、ゲート絶縁膜の絶縁破壊耐圧がドーズ量
の変化に対してほぼ一定となるドーズ量領域で該イオン
注入を行うことを特徴とする。 本発明によれば、ゲート
絶縁膜の信頼性を担保しつつ、多くの電流を取り出すこ
とができるデプレッショントランジスタを形成すること
が可能となる。 特に、ドーズ量は、絶縁破壊耐圧の極小
値を与えるドーズ量よりも大きい領域にある値である
程、その効果は大きい。 もっとも、イオン種がボロンの
場合には、極小値が中ドーズ領域（１Ｅ１２〜１Ｅ１５
ｃｍ−２）に存在しないので、耐圧が下がり始める直前
のドーズ量を用いることが望まれる。
【００１２】
【００１３】
【００１４】
【００１５】
【作用】この製造方法によってイオン注入による結晶欠
陥や損傷が発生あるいは、増加することを防ぎ、ゲート
酸化膜の信頼性の劣化を防ぐことができる。
陥や損傷が発生あるいは、増加することを防ぎ、ゲート
酸化膜の信頼性の劣化を防ぐことができる。
【００１６】
【実施例】以下、本発明の一実施例として、マスクＲＯ
ＭおよびＥＰＲＯＭ内蔵のマイクロコンピューターを例
にとって図面を参照しながら説明する。
ＭおよびＥＰＲＯＭ内蔵のマイクロコンピューターを例
にとって図面を参照しながら説明する。
【００１７】まず、図１（ａ）のように１０〜１５Ωの
Ｐ型（100）型シリコン基板１１上にチャネルストッパ
ーおよび膜厚５００ｎｍの素子分離層酸化膜１２を１０
００℃水蒸気酸化により形成する。次に、ＥＥＰＲＯＭ
のフローティングゲート領域を形成するため、９００
℃、塩酸４重量％添加の水蒸気酸化により膜厚４０ｎｍ
の酸化膜形成を行い、所定の領域にゲート酸化膜１３を
形成する。引続きＬＰＣＶＤ法により６１０℃で燐原子
を２×１０20／ｃｍ3含有する多結晶シリコン膜を１４
００ｎｍ形成する。その後、多結晶シリコン膜１４を公
知のフォトリソグラフィー技術とドライエッチング技術
を用いてパターンニングし、フローティングゲート電極
４を形成する。その後、マスクＲＯＭのトランジスタア
レイのデプレッショントランジスタ部となる所定のトラ
ンジスタ領域にチャネルドープを行う。チャネルドープ
は、砒素イオンをフォトレジストをマスクとして、選択
的に注入する。注入条件は、加速エネルギー１００ｋｅ
Ｖで２×１０14／ｃｍ2のドーズ量である。このように
してＮ-領域１５を形成する。このとき、砒素イオンの
ドーズ量は１〜５×１０14／ｃｍ2の範囲でなければな
らない。
Ｐ型（100）型シリコン基板１１上にチャネルストッパ
ーおよび膜厚５００ｎｍの素子分離層酸化膜１２を１０
００℃水蒸気酸化により形成する。次に、ＥＥＰＲＯＭ
のフローティングゲート領域を形成するため、９００
℃、塩酸４重量％添加の水蒸気酸化により膜厚４０ｎｍ
の酸化膜形成を行い、所定の領域にゲート酸化膜１３を
形成する。引続きＬＰＣＶＤ法により６１０℃で燐原子
を２×１０20／ｃｍ3含有する多結晶シリコン膜を１４
００ｎｍ形成する。その後、多結晶シリコン膜１４を公
知のフォトリソグラフィー技術とドライエッチング技術
を用いてパターンニングし、フローティングゲート電極
４を形成する。その後、マスクＲＯＭのトランジスタア
レイのデプレッショントランジスタ部となる所定のトラ
ンジスタ領域にチャネルドープを行う。チャネルドープ
は、砒素イオンをフォトレジストをマスクとして、選択
的に注入する。注入条件は、加速エネルギー１００ｋｅ
Ｖで２×１０14／ｃｍ2のドーズ量である。このように
してＮ-領域１５を形成する。このとき、砒素イオンの
ドーズ量は１〜５×１０14／ｃｍ2の範囲でなければな
らない。
【００１８】図２および図３は砒素イオン注入のドーズ
量に対する絶縁破壊耐圧および絶縁破壊にいたる電荷量
（ＱBD：Charge to breakdown）の関係を示したもので
ある。絶縁破壊耐圧およびＱBDはともにドーズ量が５×
１０13／ｃｍ2の時に最も劣化する。５×１０13／ｃｍ2
以下のドーズ量では劣化はおこらない。このため、これ
以下でのドーズ量における使用も可能である。しかしな
がら、本実施例で説明されているデプレッション型ＭＯ
Ｓトランジスタおよびこれを用いたデプレッションマス
クＲＯＭでは、その動作速度を向上させるために、チャ
ネル領域の低抵抗化を図ることが必要である。このため
にはドーズ量を本実施例のごとき１〜５×１０14／ｃｍ
2の高ドーズ量で使用するのがよい。ただし、５×１０
14／ｃｍ2以上の高ドーズ量では結晶欠陥によるリーク
電流の増加等の問題が生じる。このためドーズ量の上限
を５×１０14／ｃｍ2としている。ここで、チャネルド
ープを行うイオンのイオン種として砒素の代わりに燐を
用いてもよい。燐をイオン種に用いた場合の、絶縁破壊
耐圧およびＱBD特性の燐イオンのドーズ量に対する依存
性も図２および図３に同時に示す。燐イオン注入の場
合、絶縁破壊耐性の最も劣化するドーズ量は砒素に比
べ、やや高くなり、１×１０14／ｃｍ2程度である。し
たがって、燐をチャネルドープに用いた場合の、イオン
のドーズ量は５〜７×１０13／ｃｍ2が最適となる。こ
の場合、デプレッショントランジスタの駆動能力はこの
範囲のイオンのドーズ量で十分であり、特に２×１０14
／ｃｍ2を超える注入ドーズ量は必要ない。
量に対する絶縁破壊耐圧および絶縁破壊にいたる電荷量
（ＱBD：Charge to breakdown）の関係を示したもので
ある。絶縁破壊耐圧およびＱBDはともにドーズ量が５×
１０13／ｃｍ2の時に最も劣化する。５×１０13／ｃｍ2
以下のドーズ量では劣化はおこらない。このため、これ
以下でのドーズ量における使用も可能である。しかしな
がら、本実施例で説明されているデプレッション型ＭＯ
Ｓトランジスタおよびこれを用いたデプレッションマス
クＲＯＭでは、その動作速度を向上させるために、チャ
ネル領域の低抵抗化を図ることが必要である。このため
にはドーズ量を本実施例のごとき１〜５×１０14／ｃｍ
2の高ドーズ量で使用するのがよい。ただし、５×１０
14／ｃｍ2以上の高ドーズ量では結晶欠陥によるリーク
電流の増加等の問題が生じる。このためドーズ量の上限
を５×１０14／ｃｍ2としている。ここで、チャネルド
ープを行うイオンのイオン種として砒素の代わりに燐を
用いてもよい。燐をイオン種に用いた場合の、絶縁破壊
耐圧およびＱBD特性の燐イオンのドーズ量に対する依存
性も図２および図３に同時に示す。燐イオン注入の場
合、絶縁破壊耐性の最も劣化するドーズ量は砒素に比
べ、やや高くなり、１×１０14／ｃｍ2程度である。し
たがって、燐をチャネルドープに用いた場合の、イオン
のドーズ量は５〜７×１０13／ｃｍ2が最適となる。こ
の場合、デプレッショントランジスタの駆動能力はこの
範囲のイオンのドーズ量で十分であり、特に２×１０14
／ｃｍ2を超える注入ドーズ量は必要ない。
【００１９】これら、ＲＯＭチャネル部へのイオン注入
に引き続き、図１（ｂ）のように１０５０℃でＮ2／Ｏ2
分圧酸化（分圧比３０％）によりマスクＲＯＭ部とＥＰ
ＲＯＭのコントロールゲート部を同時に酸化し、ゲート
酸化膜１６、１７を形成する。このとき、マスクＲＯＭ
部のゲート酸化膜１６、１７の膜厚は３０ｎｍ、ＥＰＲ
ＯＭコントロールゲートの多結晶シリコン膜１４上の酸
化膜厚は４５ｎｍとなる。
に引き続き、図１（ｂ）のように１０５０℃でＮ2／Ｏ2
分圧酸化（分圧比３０％）によりマスクＲＯＭ部とＥＰ
ＲＯＭのコントロールゲート部を同時に酸化し、ゲート
酸化膜１６、１７を形成する。このとき、マスクＲＯＭ
部のゲート酸化膜１６、１７の膜厚は３０ｎｍ、ＥＰＲ
ＯＭコントロールゲートの多結晶シリコン膜１４上の酸
化膜厚は４５ｎｍとなる。
【００２０】次にマスクＲＯＭ部およびＥＰＲＯＭのコ
ントロールゲート電極となる多結晶シリコン膜１８、１
９を形成する。多結晶シリコン膜１８、１９の膜厚は４
００ｎｍとし、それに燐原子を２×１０20／ｃｍ2含ん
だ状態で堆積させている。この多結晶シリコン膜１８、
１９を選択的にエッチングしてＲＯＭ部のゲートとコン
トロールゲートの多結晶シリコン電極を形成する（図１
（ｃ））。
ントロールゲート電極となる多結晶シリコン膜１８、１
９を形成する。多結晶シリコン膜１８、１９の膜厚は４
００ｎｍとし、それに燐原子を２×１０20／ｃｍ2含ん
だ状態で堆積させている。この多結晶シリコン膜１８、
１９を選択的にエッチングしてＲＯＭ部のゲートとコン
トロールゲートの多結晶シリコン電極を形成する（図１
（ｃ））。
【００２１】その後、すべてのトランジスタのソース・
ドレイン領域を形成するため、砒素イオンを選択的に注
入する。この時の注入条件は、加速エネルギー４０ｋｅ
Ｖでドーズ量４×１０15／ｃｍ2である。これによって
Ｎ+領域２０を形成する。以上のようにして形成された
マスクＲＯＭ部を有するＥＰＲＯＭ内蔵マイコンを作製
する。
ドレイン領域を形成するため、砒素イオンを選択的に注
入する。この時の注入条件は、加速エネルギー４０ｋｅ
Ｖでドーズ量４×１０15／ｃｍ2である。これによって
Ｎ+領域２０を形成する。以上のようにして形成された
マスクＲＯＭ部を有するＥＰＲＯＭ内蔵マイコンを作製
する。
【００２２】なお、上記実施例においてシリコン基板１
１をＰ型、ソース・ドレイン領域としてＰ型拡散層を形
成すれば、マスクＲＯＭ部のデプレッショントランジス
タ用のチャネルドープにボロンのイオン注入を用いるこ
とができる。この場合の絶縁破壊耐性等についても図２
および図３に同時に示す。
１をＰ型、ソース・ドレイン領域としてＰ型拡散層を形
成すれば、マスクＲＯＭ部のデプレッショントランジス
タ用のチャネルドープにボロンのイオン注入を用いるこ
とができる。この場合の絶縁破壊耐性等についても図２
および図３に同時に示す。
【００２３】我々の、調査結果に依れば、ボロンのイオ
ン注入を行なった場合、ドーズ量が５×１０14／ｃｍ2
で、絶縁破壊耐性がもっとも劣化することがわかる。従
って、ボロンイオンのドーズ量としては５×１０13〜１
×１０14／ｃｍ2を用いればよい。
ン注入を行なった場合、ドーズ量が５×１０14／ｃｍ2
で、絶縁破壊耐性がもっとも劣化することがわかる。従
って、ボロンイオンのドーズ量としては５×１０13〜１
×１０14／ｃｍ2を用いればよい。
【００２４】なお、チャネルドープには使用されること
はまれであるが、Ｎ型イオン種としてアンチモン、Ｐ型
イオン種としてＢＦ2を用いた場合にも同様に、絶縁破
壊耐性が劣化する特定のドーズ量が観察される。アンチ
モンの場合、絶縁破壊耐性の劣化は３〜５×１０13／ｃ
ｍ2付近で生じ、ＢＦ2の場合は７〜１×１０14／ｃｍ 2
付近で生ずる。従って、これらのイオン種における最適
ドーズ量はアンチモンが７〜１×１０14／ｃｍ2、ＢＦ2
が２〜３×１０14／ｃｍ2となる。
はまれであるが、Ｎ型イオン種としてアンチモン、Ｐ型
イオン種としてＢＦ2を用いた場合にも同様に、絶縁破
壊耐性が劣化する特定のドーズ量が観察される。アンチ
モンの場合、絶縁破壊耐性の劣化は３〜５×１０13／ｃ
ｍ2付近で生じ、ＢＦ2の場合は７〜１×１０14／ｃｍ 2
付近で生ずる。従って、これらのイオン種における最適
ドーズ量はアンチモンが７〜１×１０14／ｃｍ2、ＢＦ2
が２〜３×１０14／ｃｍ2となる。
【００２５】以上のように作製された本実施例の半導体
素子について電気測定を行った結果の例を以下に示す。
素子について電気測定を行った結果の例を以下に示す。
【００２６】 図５は本実施例に基づきマスクＲＯＭ形
成のイオン注入種として燐のドーズ量５×１０14／ｃｍ
2および５×１０13／ｃｍ2で注入を行った場合と、従来
例のごときドーズ量１×１０14／ｃｍ2および１×１０
13／ｃｍ2でイオン注入を行った場合のＲＯＭ部のデプ
レッショントランジスタのゲート酸化膜のＴＤＤＢ測定
の結果である。ドーズ量が１×１０14／ｃｍ2では明ら
かにＴＤＤＢ特性は劣化している。また、ＱBDは約４桁
劣化し、劣化の分布も真性破壊ではなく、偶発破壊モー
ドとなる。
成のイオン注入種として燐のドーズ量５×１０14／ｃｍ
2および５×１０13／ｃｍ2で注入を行った場合と、従来
例のごときドーズ量１×１０14／ｃｍ2および１×１０
13／ｃｍ2でイオン注入を行った場合のＲＯＭ部のデプ
レッショントランジスタのゲート酸化膜のＴＤＤＢ測定
の結果である。ドーズ量が１×１０14／ｃｍ2では明ら
かにＴＤＤＢ特性は劣化している。また、ＱBDは約４桁
劣化し、劣化の分布も真性破壊ではなく、偶発破壊モー
ドとなる。
【００２７】すなわち、本発明の実施例により、形成し
たマスクＲＯＭのゲート酸化を行った場合、初期不良は
５％以下であり、絶縁破壊するまでに酸化膜中の絶縁破
壊までにに流れ込む総電荷量ＱBDは１０Ｃ／ｃｍ2以上
という高い値となる。このトランジスタを従来技術で形
成したものでは、初期不良は２０％であり、総電荷量Ｑ
BDは１０-2Ｃ／ｃｍ2以下という非常に低い値となるこ
とが判明し、本発明の有効性が確認される。
たマスクＲＯＭのゲート酸化を行った場合、初期不良は
５％以下であり、絶縁破壊するまでに酸化膜中の絶縁破
壊までにに流れ込む総電荷量ＱBDは１０Ｃ／ｃｍ2以上
という高い値となる。このトランジスタを従来技術で形
成したものでは、初期不良は２０％であり、総電荷量Ｑ
BDは１０-2Ｃ／ｃｍ2以下という非常に低い値となるこ
とが判明し、本発明の有効性が確認される。
【００２８】本実施例ではいずれのイオン注入種におい
ても、上限のドーズ量を５×１０15／ｃｍ2としている
が、これ以上のドーズ量においては高ドーズ量のイオン
注入に伴う結晶欠陥の発生や、増速酸化によるゲート酸
化膜の厚膜化などの問題が発生するため、これ以上の高
ドーズの使用は好ましくない。
ても、上限のドーズ量を５×１０15／ｃｍ2としている
が、これ以上のドーズ量においては高ドーズ量のイオン
注入に伴う結晶欠陥の発生や、増速酸化によるゲート酸
化膜の厚膜化などの問題が発生するため、これ以上の高
ドーズの使用は好ましくない。
【００２９】また、本実施例のごときイオン注入範囲に
おける使用では問題はないが、従来法のごとき、任意の
イオンドーズ量を用いる場合にはさらに絶縁破壊特性に
悪影響を及ぼす場合がある。これらＲＯＭ形成のための
イオン注入は本実施例では、シリコン基板１に直接イオ
ン注入を行なっており、さらにその後続いてゲート酸化
が行われている。しかしながら、これらＲＯＭ形成のた
めのイオン注入を酸化膜を通してイオン注入したり、ゲ
ート酸化の前に犠牲酸化やアニールが行われる場合があ
る。そのうち、イオン注入後の犠牲酸化やアニールは、
ゲート酸化膜の絶縁破壊耐性を劣化させる特定のイオン
のドーズ量では、その後のゲート酸化で形成するゲート
酸化膜の絶縁破壊に関する信頼性を悪化させる。
おける使用では問題はないが、従来法のごとき、任意の
イオンドーズ量を用いる場合にはさらに絶縁破壊特性に
悪影響を及ぼす場合がある。これらＲＯＭ形成のための
イオン注入は本実施例では、シリコン基板１に直接イオ
ン注入を行なっており、さらにその後続いてゲート酸化
が行われている。しかしながら、これらＲＯＭ形成のた
めのイオン注入を酸化膜を通してイオン注入したり、ゲ
ート酸化の前に犠牲酸化やアニールが行われる場合があ
る。そのうち、イオン注入後の犠牲酸化やアニールは、
ゲート酸化膜の絶縁破壊耐性を劣化させる特定のイオン
のドーズ量では、その後のゲート酸化で形成するゲート
酸化膜の絶縁破壊に関する信頼性を悪化させる。
【００３０】 図４は砒素イオン注入後に犠牲酸化、ア
ニールと犠牲酸化を行ったのち、ゲート酸化を行った場
合のゲート酸化膜のＴＤＤＢ特性である。これらの結果
からもわかるように、ゲート酸化膜形成前の熱処理は絶
縁破壊信頼性を悪化させる。このように、これらのもの
は絶縁破壊特性の不安定性として作用する。このため本
実施例のごとき各イオン種に対し、最適なイオンのドー
ズ量を用いることで高信頼性であり高安定性、高性能の
ゲート酸化膜およびＲＯＭを形成することが必要であ
る。
ニールと犠牲酸化を行ったのち、ゲート酸化を行った場
合のゲート酸化膜のＴＤＤＢ特性である。これらの結果
からもわかるように、ゲート酸化膜形成前の熱処理は絶
縁破壊信頼性を悪化させる。このように、これらのもの
は絶縁破壊特性の不安定性として作用する。このため本
実施例のごとき各イオン種に対し、最適なイオンのドー
ズ量を用いることで高信頼性であり高安定性、高性能の
ゲート酸化膜およびＲＯＭを形成することが必要であ
る。
【００３１】
【発明の効果】本発明は、イオン注入の際のドーズ量を
限定し、ゲート酸化膜を形成することにより、ゲート酸
化膜の信頼性の劣化を防ぐことができる優れた半導体素
子を作製することができる。
限定し、ゲート酸化膜を形成することにより、ゲート酸
化膜の信頼性の劣化を防ぐことができる優れた半導体素
子を作製することができる。
【図１】本発明の一実施例における半導体素子の製造方
法の工程順断面図
法の工程順断面図
【図２】ゲート酸化膜の絶縁破壊耐圧のイオン注入依存
性を示す図
性を示す図
【図３】ゲート酸化膜のＱBD特性のイオン注入依存性を
示す図
示す図
【図４】本発明の製造方法により作製した半導体素子の
ＴＤＤＢ特性を示す図
ＴＤＤＢ特性を示す図
【図５】ゲート酸化膜のＴＤＤＢ特性のイオン注入依存
性および犠牲酸化、アニール依存性を示す図
性および犠牲酸化、アニール依存性を示す図
【図６】従来の半導体素子の製造方法の工程順断面図
１１ シリコン基板 １２ 酸化膜 １３ ゲート酸化膜 １４ 多結晶シリコン膜 １５ Ｎ-領域 １６、１７ ゲート酸化膜 １８、１９ 多結晶シリコン膜 ２０ Ｎ+領域
フロントページの続き (56)参考文献 特開 平３−177064（ＪＰ，Ａ) 特開 平４−61163（ＪＰ，Ａ) 特開 昭63−229849（ＪＰ，Ａ)
Claims (5)
- 【請求項１】 ＭＯＳ型トランジスタのゲート酸化膜下
のシリコン材料に、１×１０13〜５×１０14／ｃｍ2の
ドーズ量のイオン注入を行う半導体装置の製造方法であ
って、あらかじめ シリコン材料に所定のドーズ量でイオン注入
した後ゲート酸化膜を形成して測定されたドーズ量とゲ
ート酸化膜の破壊耐圧との関係に基づいて、 該ゲート酸化膜の絶縁破壊耐圧が該ドーズ量の変化に対
してほぼ一定となるドーズ量領域で該イオン注入を行う
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 該イオン注入を行った後、１０００℃以
上の熱処理を行う工程を更に備えた請求項１記載の半導
体装置の製造方法。 - 【請求項３】 該ドーズ量は、該絶縁破壊耐圧の極小値
を与えるドーズ量よりも大きい領域にある値であること
を特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項４】 該イオン注入のイオン種がボロンであ
り、該ドーズ量は該絶縁破壊耐圧の極小値を与えるドー
ズ量よりも小さい領域にある値であることを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項５】 基板上にマスクＲＯＭとＥＥＰＲＯＭと
を同時に形成する半導体装置の製造方法であって、マス
クＲＯＭにおけるデプレッショントランジスタ部のチャ
ネル領域に該イオン注入を行った後、１０５０℃以上で
熱酸化してマスクＲＯＭ部のゲート酸化膜とＥＥＰＲＯ
Ｍのコントロールゲート部のゲート酸化膜とを同時に形
成する工程を備えた請求項１から４の何れかに記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19510692A JP3201432B2 (ja) | 1992-07-22 | 1992-07-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP19510692A JP3201432B2 (ja) | 1992-07-22 | 1992-07-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0645541A JPH0645541A (ja) | 1994-02-18 |
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| JP (1) | JP3201432B2 (ja) |
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| KR20010018728A (ko) * | 1999-08-21 | 2001-03-15 | 김영환 | 마스크 롬의 제조 방법 |
| JP2007067068A (ja) | 2005-08-30 | 2007-03-15 | Fujitsu Ltd | 半導体装置の製造方法 |
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-
1992
- 1992-07-22 JP JP19510692A patent/JP3201432B2/ja not_active Expired - Fee Related
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| JPH0645541A (ja) | 1994-02-18 |
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