JP3857230B2 - 位相比較回路 - Google Patents
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Description
技 術 分 野
本発明は、位相比較回路に関し、特にランダムＮＲＺ信号からクロック抽出を行うための位相同期回路の一構成要素として用いられる位相比較回路に関する。
背 景 技 術
ランダムＮＲＺ（Ｎｏｎ−Ｒｅｔｕｒｎ−ｔｏ−Ｚｅｒｏ）信号からクロックを抽出し、信号を再生する用途に用いられる位相比較回路は、（１）ランダムＮＲＺ信号に含まれる同符号データ入力時に同期が大きく外れないようなしくみ、かつ（２）位相同期時の位相変換特性の線形性が要求される。ここでランダムＮＲＺ信号は、パルス幅が符号の長さと等しいパルス符号形式である。上述の（１）は主に再生された信号のビット誤り率を著しく低下させないための要求項目であり、（２）は主に抽出されたクロックの高品質性を実現するための要求項目である。
上述の（１）の要求項目である同符号入力時に同期が大きく外れないようにすることに対処するため、位相比較回路としては、同符号データ入力時にいかなる波形も出力しないという手法がしばしば採られる。一方、上述の（２）の要求項目である位相同期時の位相変換特性の線形性の確保の為には、位相同期時に、位相比較回路の出力波形のパルス幅をある程度の広さに保つ必要がある。
図１３は、従来のクロック抽出および信号再生の用途に用いられる位相比較回路の回路図を示す。図１３において、符号８０は位相比較回路、符号８１と８２とはランダムＮＲＺ信号入力の差動端子対、８３と８４とは端子８１と８２とに入力された信号と同じパターンを持ちかつ位相がθだけ遅れたランダムＮＲＺ信号を入力する差動端子対、８５と８６とは端子８１と８２とに入力された信号の周期Ｔの半周期分である時間Ｔ／２だけ遅延したランダムＮＲＺ信号を入力する差動端子対、９１と９２とは位相比較回路８０の出力の差動端子対であり、８７は高電位電源（Ｖｃｃ）端子、８８は低電位電源（Ｇ）端子、９３（Ｒ１）と９４（Ｒ２）とは抵抗、７１ないし７８はバイポーラトランジスタ、９５と９６とは低電流回路である。以下の文献を参照されたい（Ｎ．Ｉｓｈｉｈａｒａ ａｎｄ Ｙ．Ａｋａｚａｗａ，”Ａ Ｍｏｎｏｌｉｔｈｉｃ １５６Ｍｂ／ｓ Ｃｌｏｃｋ ａｎｄ Ｄａｔａ Ｒｅｃｏｖｅｒｙ ＰＬＬ Ｃｉｒｃｕｉｔ Ｕｓｉｎｇ ｔｈｅ Ｓａｍｐｌｅ−ａｎｄ−Ｈｏｌｄ Ｔｅｃｈｎｉｑｕｅ”，ＩＥＥＥ Ｊ．Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．２９，ｐｐ．１５６６−１５７１，Ｄｅｃ，１９９４）。
図１４は、図１３に示される位相比較回路８０を用いた位相同期回路（ＰＬＬ）のタイミングチャートを示す。図１４（Ａ）に示されるように位相比較回路８０の差動端子対８１と８２とにランダムＮＲＺ信号を入力し、図１４（Ｂ）に示されるように差動端子対８３と８４とに図１４（Ａ）と同じパターンを持ちかつ位相がθだけ遅れたランダムＮＲＺ信号を入力する。この結果、位相同期回路８０の出力の差動端子対９１と９２とには、図１４（Ｃ）に示されるように、この位相差θに対応したパルス幅ａを持つ信号が出力される。位相同期回路では、この位相差が１８０°になるように、すなわちランダムＮＲＺ信号の半周期分である時間Ｔ／２だけ遅延させるように負帰還がかかり、この結果、図１４（Ｃ）に示されるように、位相同期状態に近くなるほど、出力の差動端子対９１と９２とにおけるパルス幅ａが狭くなる。図１４（Ａ）ないし（Ｃ）に示されるように、ある一定量より狭くなったパルス幅に対して、位相比較回路８０は容量等の影響により物理的に追従出来なくなり、不正確となる。
図１５は、従来の位相比較回路８０の位相変換特性を示す。図１５で、縦軸は差動端子対９１と９２とにおける直流電圧成分であり、横軸は上述の位相差である。図１５に示されるように、理想的には点線で示される位相変換特性が、上述の位相比較回路８０では歪みのあるような特性となり、位相変換特性の線形性が損なわれている。このように線形性が損なわれた位相変換特性を有する位相比較回路８０をクロック抽出及び信号再生の用途として位相同期回路に用いた場合、位相比較回路８０で正確に位相差検出が出来ないために、抽出されたクロックにはジッタと呼ばれる時間軸方向の波形の揺れが発生する。
上述のように、位相変換特性の線形性の悪い位相比較回路を用いた位相同期回路から抽出されたクロックは、クロックとしての品質を著しく欠くものとなるという問題があった。
発 明 の 開 示
そこで、本発明の目的は、上記問題を解決するためになされたものであり、位相同期回路におけるランダムＮＲＺ信号同士の位相比較を行う動作において、同符号入力時に同期が大きく外れることがなく、かつ位相同期時における位相変換特性が高い線形性を有する位相比較回路を提供することにある。
この発明の位相比較回路は、周期ＴのランダムＮＲＺ信号Ｖｉ（ｔ）と、Ｖｉ（ｔ）と同じ周期およびパターンを有し、かつＶｉ（ｔ）から位相がθだけ遅れた信号Ｖｉ（ｔ−θＴ／２π）とを入力し、前記２つの信号の間の位相差θに対応する直流電圧成分を含む信号を出力する位相比較回路であって、該位相比較回路の出力Ｖｏ（ｔ）が、
であり、ここで、信号Ｖｉ（ｔ−Ｔ）は信号Ｖｉ（ｔ）の周期Ｔだけ遅延した信号であることを特徴とするものである。
この発明の位相比較回路は、２つの入力信号の間の位相差に対応する直流電圧成分を含む信号を出力する位相比較回路であって、入力されたランダムＮＲＺ信号の１周期である時間Ｔだけ遅延させた信号を出力する遅延回路と、前記入力されたランダムＮＲＺ信号と前記遅延回路によって遅延された信号との差を出力する減算回路と、前記入力されたランダムＮＲＺ信号と同じパターンおよび前記位相差を有する他の入力されたランダムＮＲＺ信号と前記減算回路の出力との積を出力する乗算回路とを備えたことを特徴とするものである。
この発明の位相比較回路は、２つの入力信号の間の位相差に対応する直流電圧成分を含む信号を出力する位相比較回路であって、入力されたランダムＮＲＺ信号と該信号と同じパターンおよび前記位相差を有する他の入力されたランダムＮＲＺ信号との積を出力する第１乗算回路と、前記入力されたランダムＮＲＺ信号の１周期分である時間Ｔだけ遅延させた信号を出力する遅延回路と、前記他の入力されたランダムＮＲＺ信号と前記遅延回路の出力との積を出力する前記第１乗算回路と異なる第２乗算回路と、前記第１乗算回路の出力と前記第２乗算回路の出力との差を出力する減算回路とを備えたことを特徴とするものである。
この発明の位相比較回路は、２つの入力信号間の位相差に対応する直流電圧成分を含む信号を出力する位相比較回路であって、入力されたランダムＮＲＺ信号に対する遅延量を所定の第１信号により制御して出力する第１電圧制御遅延回路と、入力されたランダムＮＲＺ信号と前記第１電圧制御遅延回路から出力された信号との差を出力する減算回路と、入力されたランダムＮＲＺ信号と同じ周期とパターンおよび位相差を有する他の入力されたランダムＮＲＺ信号と前記減算回路の出力との積を出力する乗算回路と、前記第１電圧制御遅延回路を制御する制御回路であって、入力されたランダムＮＲＺ信号の周期Ｔと同じ周期を有するクロック信号を出力する発振回路と、前記発振回路が出力するクロック信号と所定の第２信号との位相差を検出して出力する位相差検出回路と、前記位相差検出回路が出力する信号から低周波成分を抽出し、前記所定の第１信号として出力するローパス・フィルタと、前記ローパス・フィルタが出力する前記所定の第１信号に基づいて前記位相差検出回路へ前記所定の第２信号を送信することにより、前記発振回路が出力する信号に対する遅延量を制御する第２電圧制御遅延回路とを有する制御回路とを備えたことを特徴とする。
この発明の位相比較回路は、２つの入力信号間の位相差に対応する直流電圧成分を含む信号を出力する位相比較回路であって、入力されたランダムＮＲＺ信号を入力されたクロック信号でサンプリングする第１識別回路と、前記第１識別回路の出力を前記入力されたクロック信号でサンプリングする第２識別回路と、前記第１識別回路の出力信号と前記第２識別回路の出力信号との差を出力する減算回路と、前記入力されたランダムＮＲＺ信号の１周期である時間Ｔだけ遅延させた信号を出力する遅延回路と、前記減算回路の出力信号と前記遅延回路の出力信号との積を出力する乗算回路とを備えたことを特徴とする。
この発明の位相比較回路は、２つの入力信号の間の位相差に対応する直流電圧成分を含む信号を出力する位相比較回路であって、入力されたランダムＮＲＺ信号の１周期である時間Ｔよりやや短い時間（Ｔ−δＴ）だけ遅延させた信号を出力する遅延回路と、前記入力されたランダムＮＲＺ信号と前記遅延回路によって遅延された信号との差を出力する減算回路と、前記入力されたランダムＮＲＺ信号と同じパターンおよび前記位相差を有する他の入力されたランダムＮＲＺ信号と前記減算回路の出力との積を出力する乗算回路とを備えたことを特徴とする。
この発明の位相比較回路は、周期ＴのランダムＮＲＺ信号Ｖｉ（ｔ）と、Ｖｉ（ｔ）と同じ周期およびパターンを有し、かつＶｉ（ｔ）から位相がθだけ遅れた信号Ｖｉ（ｔ−θＴ／２π）とを入力し、前記２つの信号の間の位相差θに対応する直流電圧成分を含む信号を出力する位相比較回路であって、該位相比較回路の出力Ｖｏ（ｔ）が、
であり、ここで、信号Ｖｉ（ｔ−（Ｔ−δＴ）））は信号Ｖｉ（ｔ）の周期Ｔよりやや短い時間（Ｔ−δＴ）だけ遅延した信号であることを特徴とする。
発明を実施するための最良の形態
以下、図面を参照して本発明の各実施の形態を詳細に説明する。
実施の形態１．
図１は、本発明の実施の形態１におけるランダムＮＲＺ信号に対する位相比較回路のブロック図を示す。図１において、符号１０は本発明の位相比較回路、１はランダムＮＲＺ信号の入力端子、２は端子１に入力された信号と同じパターンを持ちかつ位相がθだけ遅れたランダムＮＲＺ信号を入力する端子、１１は端子１に入力されたランダムＮＲＺ信号の１周期分である時間Ｔだけを遅延させる遅延回路、１１ａは遅延回路１１の出力端子、１３は端子１に入力された信号と遅延回路１１によって時間Ｔだけ遅延させた信号との差を得る減算回路、２１は減算回路１３の減算結果４と端子２に入力されたランダムＮＲＺ信号との積を得る乗算回路、３は乗算回路２１の出力端子である。
図１に示されるように、入力は、端子１と端子２とに印加されるランダムＮＲＺ信号であり、両信号のパターンは同じものである。但し、この両信号の位相は異なっており、その位相差が後述の位相同期回路によって負帰還され、位相同期を実現することができる。
図２は、本発明の実施の形態１における位相同期回路のブロック図を示す。図２で図１と同じ符号を付した個所は同じ要素を示すため説明は省略する。図２において、符号３０は本発明の位相同期回路、１２は端子１から入力されるランダムＮＲＺ信号と同じパターンを持ち、かつ電圧制御発振回路３２（後述）の端子５から出力された信号の位相情報を持つランダムＮＲＺ信号を乗算回路への入力となる端子２に供給するための識別回路であり、Ｄ型フリップ・フロップ等が用いられる。符号３１はローパス・フィルタであり、位相同期回路３０の特徴の１つである同符号データ入力時に同期が大きく外れない機能を助けるために、チャージ・ポンプを通常のフィルタと併用する等、その伝達関数に積分項を持たせたものが用いられる。符号３２はローパス・フィルタ３１の出力電圧によって発振周波数（出力５）を可変にできる電圧制御発振回路である。
図３は、本発明の実施の形態１の位相同期回路３０におけるタイミングチャートを示す。図３（Ａ）は端子１に入力されたランダムＮＲＺ信号、図３（Ｂ）は減算回路１３の端子４における信号であって乗算回路２１の片方の入力信号、図３（Ｃ）は識別回路１２の端子２における信号であって乗算回路２１の他の入力信号、図３（Ｄ）は乗算回路１３の出力端子３における信号を示す。
図３（Ａ）ないし（Ｄ）に示されるように、端子１に入力されたランダムＮＲＺ信号の符号変化状況（符号変化時、同符号入力時）に応じて、減算回路１３の出力端子４には、立ち上がり変化（“１状態”）、立ち下がり変化（“−１状態”）および変化無し（“０状態”）の３状態が現れている。このことは、ランダムＮＲＺ信号の１周期分を遅延させる遅延回路１１と減算回路１３とからなる回路ブロックが、端子１に入力されたランダムＮＲＺ信号の符号変化検出回路Ａとして機能していることを意味する。符号変化時には、この符号変化検出回路Ａは立ち上がり変化（“１状態”）または立ち下がり変化（“−１状態”）のいずれかを検出する。このため、端子４に現れる符号変化検出回路Ａの出力信号と端子２に入力されたランダムＮＲＺ信号とが乗算回路２１において乗算されると、端子１と端子２とに各々印加されたランダムＮＲＺ信号の位相差に対応したデューティー比をもつパルスが乗算回路２１の出力端子３に現れる。このデューティー比は、端子１と端子２とに各々印加されるランダムＮＲＺ信号の立ち上がり変化（“１状態”）または立ち下がり変化（“−１状態”）の状態には依存しない。このデューティー比がローパス・フィルタ３１により直流電圧成分を生成し、負帰還により位相同期機能を実現する。
一方、同符号入力時には、符号変化検出回路Ａは変化無し（“０状態”）を検出するため、端子４に現れる符号変化検出回路Ａの出力信号と端子２に入力されたランダムＮＲＺ信号とが乗算回路２１において乗算されても、その出力端子３にはいかなる波形も現れない。これによりローパス・フィルタ３１へはいかなる波形も伝えられず現状を維持するため、本発明の位相比較回路の特徴の１つである、位相同期回路として同期が大きく外れない機能を実現することができる。
位相同期回路では、上記位相差が１８０°になるように、すなわちランダムＮＲＺ信号の半周期分である時間Ｔ／２だけ遅延させるように負帰還がかかり、この結果、図３に示すように、位相同期状態に近くなるほど乗算回路２１の出力端子３に現れるパルスのデューティー比は５０％へ近づく。これにより、図１５に示すような従来の位相比較回路８０における位相変換特性の歪みは現れず、もう１つの本発明の位相比較回路の特徴である、位相同期時の位相変換特性の高い線形性を実現することができる。
図１に示される本発明の位相比較回路１０において、端子１と２とへの入力信号をそれぞれＶｉ（ｔ）、Ｖｉ（ｔ−θＴ／２π）とする。ここで、θは端子１の入力信号から見た端子２の信号の位相差を示し、よってθＴ／２πは端子１の入力信号から見た端子２の信号の時間的遅れを示す。端子１に入力されたランダムＮＲＺ信号の１周期分である時間Ｔだけ遅延させる遅延回路１１の出力信号は、Ｖｉ（ｔ−Ｔ）と記述できるため、位相比較回路１０の出力である乗算回路２１の出力端子３の信号Ｖｏ（ｔ）は、
と表すことができる。よって、図１に示される位相比較回路１０の回路構成の代わりに、この式（１）を実現するような他の回路構成であっても良い。
以上より、実施の形態１によれば、式（１）に示されるような回路構成の位相比較回路、例えば図１に示されるような回路構成の位相比較回路を用いることにより、位相同期回路として同期が大きく外れない機能を実現することができる。さらに、位相同期状態に近くなるほど乗算回路２１の出力端子３に現れるパルスのデューティー比は５０％へ近づくため、位相変換特性の歪みは現れず、位相同期時の位相変換特性の高い線形性を実現することができる。
実施の形態２．
図４は、本発明の実施の形態２におけるランダムＮＲＺ信号に対する位相比較回路のブロック図を示す。図４で図１と同じ符号を付した個所は同じ要素を示すため説明は省略する。図４において、符号４０は本発明の位相比較回路、２１ａは端子１に入力された信号と端子２に入力された信号との積を得る乗算回路、２１ｂは端子２に入力された信号と遅延回路１１によって時間Ｔだけ遅延させた信号との積を得る乗算回路、１３は乗算回路２１ａと２１ｂとの差を得る減算回路である。
図４に示されるような回路構成において、端子１と２とに印加される入力信号をそれぞれＶｉ（ｔ）、Ｖｉ（ｔ−θＴ／２π）とすると、遅延回路１１の出力信号が、Ｖｉ（ｔ−Ｔ）で記述できることを考慮して、位相比較回路４０の出力である減算回路１３の出力端子３の信号Ｖｏ（ｔ）は、
と表すことができる。式（１）と式（２）とを比較することにより、図１に示される回路構成と図４に示される回路構成とは同等の機能を持つことが確認できる。図１に示された回路構成は、式（１）で記述された演算を行うための必要最低限の構成であり、回路の小型化および低消費電力化に適しているという利点を有する。一方、図４に示された回路構成は、回路としての対称性に優れ、集積回路化に適しているという利点を有する。
以上より、実施の形態２によれば、式（２）に示されるような回路構成の位相比較回路、例えば図４に示されるような回路構成の位相比較回路を用いることにより、実施の形態１と同様の機能を有し、さらに回路としての対称性に優れ、集積回路化に適しているという利点を実現することができる。
実施の形態３．
図１に示した位相比較回路１０は、遅延回路１１における遅延量を端子１に入力されるランダムＮＲＺ信号の周期である時間Ｔとするよう限定しており、この時は、同符号信号入力時に同期が大きく外れないようなしくみや、位相同期時の位相変換特性の線形性を実現することができる。ここで、遅延回路１１に、仮にバッファ回路など簡易な構成の回路が用いられた場合、その遅延量は一般に電源電圧変動や温度変動、製造ばらつきに起因してずれる場合もあり得る。
図５は、本発明の実施の形態３における遅延量が時間Ｔよりも大きい時間（Ｔ＋δＴ）へとずれた遅延回路を使用した位相比較回路のタイミングチャートを示す。図５（Ａ）は端子１に入力されたランダムＮＲＺ信号、図５（Ｂ）は遅延回路１１の出力端子１１ａにおける信号、図５（Ｃ）は減算回路１３の出力端子４における信号であって乗算回路２１の片方の入力信号、図５（Ｄ）は乗算回路２１の他の入力端子２における信号、図５（Ｅ）は乗算回路２１の出力端子３における信号であって位相比較回路１０の出力信号を示す。
図５（Ａ）ないし（Ｅ）に示されるように、端子１に入力されたランダムＮＲＺ信号の符号変化状況（符号変化時、同符号信号入力時）に応じて、減算回路１３の出力端子４には、立ち上がり変化（“１状態”）、立ち下がり変化（“−１状態”）および変化無し（“０状態”）の３状態が現れている。但し、遅延回路１１における遅延時間のずれδＴに起因して、端子１において符号変化があった周期の次の周期における最初のδＴ時間は、状態の誤判断がなされる。この波形と、端子２に入力されたランダムＮＲＺ信号とを乗算回路２１にて乗算した結果、その出力端子３には、端子１と端子２とに入力された信号間の位相差に対応するデューティー比を持つ波形が現れているが、ここでも周期の最初のδＴ時間には理想と異なる振る舞いが起こり、入力信号パターンに依存する波形歪みとなって現れている。この波形において、各周期の平均出力レベルは、周期によって異なるものとなっている。例えば、第１周期では、高レベルと低レベルとを占める時間は等しい一方で、第２周期では、高レベルを占める時間の方が低レベルを占める時間より長いため、周期毎の平均値としては、第２周期の出力レベルの方が第１周期のものよりも高い。このことは、ローパス・フィルタ３１（図２）の出力レベルが周期によって異なり、変則的に揺らぐことを意味している。結果として、この揺らいだ信号を入力する電圧制御発振回路３２（図２）の出力端子５におけるクロック信号には、ジッタと呼ばれる時間軸方向の波形の揺れが発生し、クロック信号の品質が著しく低下する場合があり得る。
上述のように、図１に示した位相比較回路１０の構成では、電源電圧変動や温度変動、製造ばらつきなどに起因した出力波形の変則的な歪みを如何に抑え、位相同期回路にて抽出されるクロック信号の高品質性、特に低ジッタ特性を如何に保つかがポイントであった。
本実施の形態３は、ランダムＮＲＺ信号からのクロック信号抽出及び信号再生の用途に用いられる位相同期回路において、同符合信号入力時に同期が大きく外れない仕組みを実現し、位相同期時の位相変換特性の高い線形性を有し、さらに出力波形の変則的な歪みを抑えることによって、結果として低ジッタ特性を持つ高品質クロック信号の抽出が可能な位相同期回路を実現できるような位相比較回路を提供することを目的としている。
図６は、本発明の実施の形態３における位相比較回路のブロック図を示す。図６において、符号６０は本発明の実施の形態３における位相比較回路、１は周期ＴのランダムＮＲＺ信号の入力端子、２は端子１に入力された信号と同じ周期Ｔおよびパターンを持ちかつ位相がθだけ遅れたランダムＮＲＺ信号を入力する端子、６６は端子１に入力された信号に対する遅延量を後述するローパス・フィルタ６５の出力端子６５ａにおける信号（所定の第１信号）で制御する電圧制御遅延回路（第１電圧制御遅延回路）、６１は端子１に入力された信号と電圧制御遅延回路６６の出力信号との差を得る減算回路、６２は減算回路６１における減算結果と端子２に入力された信号との積を得る乗算回路、３は乗算回路６２の出力端子であり、位相比較回路６０の出力端子である。符号６３は端子１に入力された信号の周期Ｔと同じ周期を持つクロック信号を発振する発振回路、６４は発振回路６３の出力クロック信号と後述する電圧制御遅延回路６７の出力信号（所定の第２信号）との位相差を検出する位相差検出回路であり、入力される２つのクロック信号間の位相差を検出する一般的な位相差検出回路を用いることができる。符号６５は位相差検出回路６４の検出結果から低周波成分を抽出するローパス・フィルタ、６７は発振回路６３の出力クロック信号に対する遅延量をローパス・フィルタ６５の出力端子６５ａにおける信号で制御する電圧制御遅延回路（第２電圧制御遅延回路）である。
図６に示されるように、入力は端子１と端子２とへのランダムＮＲＺ信号であり、両信号のパターンは同一である。但し、この両信号の位相は異なっており、その位相差が後述の位相同期回路によって負帰還され、位相同期を実現することができる。
図７は、本発明の実施の形態３における位相同期回路のブロック図を示す。図７で図２または図６と同じ符号を付した個所は同じ要素を示すため、説明は省略する。図７において、符号１００は本発明の位相比較回路を用いた位相同期回路、６０は本発明の位相比較回路、１２は端子１から入力されるランダムＮＲＺ信号と同じパターンを持ち、かつ電圧制御発振回路３２（図２）の端子５から出力されたクロック信号の位相情報を持つランダムＮＲＺ信号を乗算回路の入力端子２に供給するための識別回路であり、Ｄ型フリップ・フロップ回路等が用いられる。符号３１はローパス・フィルタであり、位相同期回路１００の特徴の１つである同符号信号入力時に同期が大きく外れない機能を助けるために、チャージ・ポンプ回路と併用する等、その伝達関数に積分項を持たせたものが用いられる。符号３２はローパス・フィルタ３１の出力によって発振周波数を可変にできる電圧制御発振回路である。
図８は、本発明の実施の形態３における位相比較回路の、位相同期状態でのタイミングチャートを示す。図８（Ａ）は端子１に入力されたランダムＮＲＺ信号、図８（Ｂ）は電圧制御遅延回路６６の出力端子６６ａにおける信号、図８（Ｃ）は減算回路６１の出力端子６１ａにおける信号であって乗算回路６２の片方の入力信号、図８（Ｄ）は乗算回路６２の別の入力端子２における信号、図８（Ｅ）は乗算回路６２の出力端子３における信号であって位相比較回路６０の出力信号を示す。
図８（Ａ）ないし（Ｅ）に示されるように、端子６６ａの信号は端子１に入力されたランダムＮＲＺ信号の正確に１周期分である時間Ｔだけ遅れた波形となっている。このことは、発振回路６３、位相差検出回路６４、ローパス・フィルタ６５、電圧制御遅延回路６６及び６７から構成される回路群が、端子１と端子６６ａ間に対して正確に時間Ｔの遅延をもたらす理想遅延回路Ｂとして機能していることを示している。これは以下の３つの原理により実現される。
（１）発振回路６３の出力クロック信号の周期は端子１に入力されるランダムＮＲＺ信号の周期Ｔと同じである。
（２）位相差検出回路６４、ローパス・フィルタ６５、電圧制御遅延回路６７から構成される帰還回路が負帰還を構成しており、これにより電圧制御遅延回路６７の入出力間の遅延量は、発振回路６３の出力クロック信号の１周期分になるように遅延同期される。
（３）集積回路技術を導入するなどして、電圧制御遅延回路６６と６７とに全く同じ制御特性を持たせた場合、電圧制御遅延回路６７における入出力間の遅延量は、そのまま電圧制御遅延回路６６における入出力間の遅延量となる。
上述のように、電圧制御遅延回路６６における入力端子１と出力端子６６ａとの間の遅延量は、間接的に負帰還により制御されているため、電源電圧変動や温度変動、製造ばらつきなどにも影響されない。この理想遅延は、減算回路６１の２つの入力端子１および６６ａでの波形の間に、これらの波形の１周期分である時間Ｔの時間差を正確に実現する。これにより、端子６１ａには、端子１に入力されたランダムＮＲＺ信号の符号変化状況（符号変化時、同符号信号入力時）に応じた３状態（“１状態”、“−１状態”、“０状態”）が理想的に現れており、図５（Ｃ）に見られたような状態の誤判断は現れていない。この端子６１ａの信号と端子２に入力されたランダムＮＲＺ信号とが乗算回路６２において乗算されると、端子１と端子２とに入力されたランダムＮＲＺ信号の位相差に対応したデューティー比を持つパルスが端子３に現れる。この信号にも、図５（Ｅ）に見られたような歪みは現れておらず、各周期の平均出力レベルは、どの周期も同じレベルを示している。このことは、ローパス・フィルタ３１の出力レベルが変則的に揺らがないことを意味しており、結果として、電圧制御発振回路３２から出力されるクロック信号のジッタを抑えることができ、高いクロック品質を保つことが可能となる。
さらに、図８（Ｅ）に示したように、位相同期状態に位相比較回路６０の出力端子３のデューティー比が５０％になるということは、位相変換特性の高い線形性を実現することを意味している。一方、同符号信号入力時にはいかなるパルスも現れず、ローパス・フィルタ３１へはいかなる波形も伝えられず現状を維持するため、位相同期回路として同期が大きく外れない機能も実現できる。この点に関しては実施の形態１等で詳述した通りである。
本実施の形態３における位相比較回路６０は、図１に示した実施の形態１の位相比較回路１０において、遅延回路１１を理想遅延回路Ｂに交換したことを特徴とするものである。したがって、理想遅延を実現する他の回路構成であっても良いことはもちろんである。
さらに、図４に示した実施の形態２の位相比較回路４０において、遅延回路１１を理想遅延を実現する回路、例えば理想遅延回路Ｂに交換したものでも良い。
以上より、実施の形態３によれば、図６に示されるような回路構成の位相比較回路を用いることにより、ランダムＮＲＺ信号に含まれる同符合入力時に同期が大きく外れないような位相同期回路を実現できる。また位相同期時の位相変換特性の高い線形性を有し、さらに、負帰還制御を用いて理想遅延を実現することにより位相比較回路の出力波形の歪みを抑えることができるため、結果として低ジッタ特性を持つ高品質クロック信号の抽出が可能な位相同期回路を実現できる。実施の形態４．
図９は、本発明の実施の形態４における位相比較回路のブロック図を示す。図９において、符号１１０は本発明の位相比較回路、１はランダムＮＲＺ信号の入力端子、１１８はクロック信号の入力端子、１１１は端子１に入力された信号を端子１１８に入力されたクロック信号でサンプリングする識別回路（第１識別回路）、１１２は識別回路１１１の出力信号を端子１１８に入力されたクロック信号でサンプリングする識別回路（第２識別回路）であり、これらの識別回路１１１および１１２にはＤ型フリップ・フロップ回路等が用いられる。符号１１３は識別回路１１１の出力信号と識別回路１１２の出力信号との差を得る減算回路、１１５は端子１に入力されたランダムＮＲＺ信号をその１周期である時間Ｔだけ遅延させる遅延回路、１１４は減算回路１１３の出力信号（出力端子１１３ａ）と遅延回路１１５の出力信号（出力端子１１５ａ）との積を得る乗算回路、３は乗算回路１１４の出力端子であり、位相比較回路１１０の出力端子である。
図９に示されるように、入力は、端子１へのランダムＮＲＺ信号および端子１１８へのクロック信号である。位相同期回路では、ランダムＮＲＺ信号の変化端（立ち上がり若しくは立ち下がり）とクロック信号の立ち上がりとの間の位相差が負帰還されることにより、位相同期を実現することができる。
この位相比較回路１１０を用いた位相同期回路は、図７に示した実施の形態３における位相同期回路１００において、位相比較回路６０および識別回路１２を位相比較回路１１０に置き換えたものである。
図１０は、本発明の実施の形態４における位相比較回路の、位相同期状態でのタイミングチャートを示す。図１０（Ａ）は端子１に入力されたランダムＮＲＺ信号、図１０（Ｂ）は端子１１８に入力されたクロック信号、図１０（Ｃ）は識別回路１１１の出力端子１１１ａにおける信号、図１０（Ｄ）は識別回路１１２の出力端子１１２ａにおける信号、図１０（Ｅ）は減算回路１１３の出力端子１１３ａにおける信号、図１０（Ｆ）は遅延回路１１５の出力端子１１５ａにおける信号、図１０（Ｇ）は乗算回路１１４の出力端子３における信号であって位相比較回路１１０の出力信号を示す。
図１０（Ａ）ないし（Ｇ）に示されるように、減算回路１１３の２つの入力端子１１１ａと１１２ａとの波形の間には、これらの波形の１周期分である時間Ｔの差が正確に現れている。この理想的な遅延は、これらの波形を出力する識別回路１１１および１１２が、端子１１８に入力された同一のクロック信号で動作することに起因するため、電源電圧変動や温度変動、製造ばらつきなどにも影響されない。この理想遅延の実現により、実施の形態３と全く同じように、位相比較回路１１０の出力端子３には、符号変化時にはこれらの２信号の位相差に対応したデューティー比を持つパルスがいかなる歪みも伴わずに現れ、一方、同号入力時にはパルスが現れないという動作を実現できる。
尚、位相比較回路１１０を構成する遅延回路１１５において、その遅延時間のずれは、端子１に入力されるランダムＮＲＺ信号と端子１１８に入力されるクロック信号との位相同期状態における位相差に影響する。ただし、実施の形態１の位相比較回路１０に含まれる遅延回路１１の場合とは異なり、その遅延時間のずれは位相同期回路で抽出されるクロック信号のジッタなどの品質を悪化させない。よって遅延回路１１５は、図６の理想遅延回路Ａのような回路のほか、バッファ回路などの簡易な回路でも実現することができる。
以上より、実施の形態４によれば、図９に示されるような回路構成の位相比較回路を用いることにより、実施の形態３と同様の利点、すなわち、ランダムＮＲＺ信号に含まれる同符合入力時に同期が大きく外れないような位相同期回路の実現でき、また位相同期時の位相変換特性の高い線形性を有し、さらに２つの識別回路を用いて理想遅延を実現することにより位相比較回路の出力波形の歪みを抑えることができるため、結果として低ジッタ特性を持つ高品質クロック信号の抽出が可能な位相同期回路を実現できるという利点を有する。さらに、実施の形態１に比べ、回路の小型化および低消費電力化に適しているという利点も有する。
実施の形態５．
図１１は、本発明の実施の形態５における位相比較回路のブロック図を示す。図１１において、符号１２０は本発明の位相比較回路、１はランダムＮＲＺ信号の入力端子、２は端子１に入力された信号と同じ周期とパターンを持ちかつ位相がθだけ遅れたランダムＮＲＺ信号を入力する端子、１２１は端子１に入力されたランダムＮＲＺ信号をその１周期である時間Ｔよりやや短い時間（Ｔ−δＴ）だけ遅延させた信号を出力する遅延回路、６１は端子１に入力された信号と遅延回路１２１の出力信号（出力端子１２１ａ）との差を得る減算回路、６２は減算回路６１の出力信号（出力端子６１ａ）と端子２に入力された信号との積を得る乗算回路、３は乗算回路６２の出力端子であり、位相比較回路１２０の出力端子である。
図１１に示されるように、入力は、端子１と端子２とへのランダムＮＲＺ信号であり、両信号のパターンは同一である。但し、この両信号の位相は異なっており、その位相差が位相同期回路によって負帰還され、位相同期を実現することができる。
この位相比較回路を用いた位相同期回路は、図７に示した実施の形態３における位相同期回路１００において、位相比較回路６０を位相比較回路１２０に置き換えたものである。
図１２は、本発明の実施の形態５における位相比較回路の、位相同期状態でのタイミングチャートを示す。図１２（Ａ）は端子１に入力されたランダムＮＲＺ信号、図１２（Ｂ）は遅延回路１２１の出力端子１２１ａにおける信号、図１２（Ｃ）は減算回路６１の出力端子６１ａにおける信号であって乗算回路６２の片方の入力信号、図１２（Ｄ）は乗算回路６２の他の入力端子２における信号、図１２（Ｅ）は乗算回路６２の出力端子３における信号であって位相比較回路１２０の出力信号を示す。
図１２（Ａ）ないし（Ｅ）に示されるように、端子６１ａには、端子１に入力されたランダムＮＲＺ信号の符号変化状況（符号変化時、同符号信号入力時）に応じた３状態（“１状態”、“−１状態”、“０状態”）が現れている。但し、遅延回路１２１における遅延時間のずれδＴに起因して、端子１において符号変化が起こった周期における最後のδＴ時間は必ず“０状態”となる。この波形と、端子２に入力されたランダムＮＲＺ信号とを乗算回路６１にて乗算した結果、その出力端子３には、端子１と端子２に入力された信号間の位相差に対応するデューティー比を持つ波形が現れるが、ここでも周期の最後のδＴ時間では波形は歪んでいる。しかし、この波形において、各周期の平均出力レベルは、どの周期も同じレベルを示している。このことは、位相比較回路１２０の出力信号は歪んではいるものの変則的ではないため、位相同期回路のローパス・フィルタ３１の出力レベルが揺らがないことを意味しており、結果として、電圧制御発振回路３２から出力されるクロック信号のジッタを抑えることができ、高いクロック品質を保つことが可能となる。
以上の結果は、遅延回路１２１での遅延量が周期Ｔよりやや小さい時間（Ｔ−δＴ）であるとき、すなわちδＴ＞０について成り立つものである。遅延回路１２１は、図７に示した理想遅延回路Ｂのような回路の他、バッファ回路など簡易な回路でも実現できる。
δＴを周期Ｔに比べ十分に小さく設定すれば、位相比較回路１２０の出力端子３における波形のパルス幅は、図１２（Ｅ）に示されるようにさほど狭くならない為、位相変換特性の高い線形性を確保できる。さらに、同符号信号入力時には、端子３にはいかなる波形も出力しないため、位相同期回路として現状を維持することにより、同期が大きく外れない機能を実現することができる。
図１１に示される本発明の位相比較回路１２０において、端子１と２とへの入力信号をそれぞれＶｉ（ｔ）、Ｖｉ（ｔ−θＴ／２π）とする。ここで、θは端子１の入力信号から見た端子２の信号の位相差を示し、よって、θＴ／２πは端子１の入力信号から見た端子２の信号の時間的遅れを示す。端子１に入力されたランダムＮＲＺ信号の１周期分である時間Ｔよりやや短い時間Ｔ−δＴだけ遅延させる遅延回路１２１の出力信号は、Ｖｉ（ｔ−（Ｔ−δＴ））と記述できるため、位相比較回路１２０の出力である乗算回路６２の出力端子３の信号Ｖｏ（ｔ）は、式（３）のように、
と表すことができる。よって、図１１に示される位相比較回路１２０の回路構成の代わりに、この式を実現するような他の回路構成であっても良い。
以上より、実施の形態５によれば、図１１に示されるような回路構成の位相比較回路を用いることにより、遅延量が様々なばらつき要因によってずれても、実施の形態３または４と同様の利点、すなわち、ランダムＮＲＺ信号に含まれる同符合入力時に同期が大きく外れないような位相同期回路を実現でき、また位相同期時の位相変換特性の高い線形性を有し、さらに位相比較回路の出力波形に変則的な歪みを生じないため、結果として低ジッタ特性を持つ高品質クロック信号の抽出が可能な位相同期回路を実現できるという利点を有する。さらに、回路の小型化および低消費電力化に適しているという利点も有する。
実施の形態３ないし５は、図１に示した実施の形態１の位相比較回路１０において、電源電圧変動や温度変動、製造ばらつきなどに起因した出力波形の歪みを如何に抑えるかという命題のもとに考案したものであり、実施の形態３および４は、この実施の形態１の位相比較回路１０に含まれる遅延回路１１の、上記変動要因による遅延量のずれを抑えることにより命題を解決したもの、実施の形態５は、遅延量のずれが生じても、クロック品質を悪化させるような変則的な出力波形の歪みを生じないようにすることにより命題を解決したものである。
以上説明したように、本発明の位相比較回路によれば、式（１）（図１、図６、図９）または式（２）（図４）に示されるような回路構成を用いることにより、位相同期回路におけるランダムＮＲＺ信号同士の位相比較を行う動作において、同符号データ入力時に同期が大きく外れることがなく、かつ位相同期時における位相変換特性が高い線形性を有する位相比較回路を提供することができる。
さらに、本発明の位相比較回路によれば、式（３）（図１１）に示されるような回路構成を用いることにより、ランダムＮＲＺ信号からのクロック抽出及び信号再生の用途に用いられる位相同期回路において、同符合信号入力時に同期が大きく外れないしくみを実現し、位相同期時の位相変換特性の高い線形性を有し、さらに出力波形の変則的な歪みを抑えることによって、結果として低ジッタ特性を持つ高品質クロック信号の抽出が可能な位相同期回路を実現できるような位相比較回路を提供することができる。
産業上の利用可能性
以上説明したように、本発明の位相比較回路は、位相同期回路におけるランダムＮＲＺ信号同士の位相比較を行う動作において、同符号データ入力時に同期が大きく外れることがなく、かつ位相同期時における位相変換特性が高い線形性を有することができる位相比較回路として有用である。特に、ランダムＮＲＺ信号からのクロック抽出及び信号再生の用途に用いられる位相同期回路において、同符合信号入力時に同期が大きく外れないしくみを実現し、位相同期時の位相変換特性の高い線形性を有し、さらに出力波形の変則的な歪みを抑えることによって、結果として低ジッタ特性を持つ高品質クロック信号の抽出が可能な位相同期回路を実現できるような位相比較回路として適している。
【図面の簡単な説明】
図１は、本発明の実施の形態１におけるランダムＮＲＺ信号に対する位相比較回路を示すブロック図である。
図２は、本発明の実施の形態１における位相同期回路を示すブロック図である。
図３は、本発明の実施の形態１の位相同期回路３０におけるタイミングチャートを示す図である。
図４は、本発明の実施の形態２におけるランダムＮＲＺ信号に対する位相比較回路を示すブロック図である。
図５は、本発明の実施の形態３における遅延量が時間Ｔよりも大きい時間（Ｔ＋δＴ）へとずれた遅延回路を使用した位相比較回路のタイミングチャートを示す図である。
図６は、本発明の実施の形態３における位相比較回路を示すブロック図である。
図７は、本発明の実施の形態３における位相同期回路を示すブロック図である。
図８は、本発明の実施の形態３における位相比較回路の、位相同期状態でのタイミングチャートを示す図である。
図９は、本発明の実施の形態４における位相比較回路を示すブロック図である。
図１０は、本発明の実施の形態４における位相比較回路の、位相同期状態でのタイミングチャートを示す図である。
図１１は、本発明の実施の形態５における位相比較回路を示すブロック図である。
図１２は、本発明の実施の形態５における位相比較回路の、位相同期状態でのタイミングチャートを示す図である。
図１３は、従来のクロック抽出および信号再生の用途に用いられる位相比較回路を示す回路図である。
図１４は、図１３に示される位相比較回路８０を用いた位相同期回路（ＰＬＬ）のタイミングチャートを示す図である。
図１５は、従来の位相比較回路８０の相変換特性を示す図である。
本発明は、位相比較回路に関し、特にランダムＮＲＺ信号からクロック抽出を行うための位相同期回路の一構成要素として用いられる位相比較回路に関する。
背 景 技 術
ランダムＮＲＺ（Ｎｏｎ−Ｒｅｔｕｒｎ−ｔｏ−Ｚｅｒｏ）信号からクロックを抽出し、信号を再生する用途に用いられる位相比較回路は、（１）ランダムＮＲＺ信号に含まれる同符号データ入力時に同期が大きく外れないようなしくみ、かつ（２）位相同期時の位相変換特性の線形性が要求される。ここでランダムＮＲＺ信号は、パルス幅が符号の長さと等しいパルス符号形式である。上述の（１）は主に再生された信号のビット誤り率を著しく低下させないための要求項目であり、（２）は主に抽出されたクロックの高品質性を実現するための要求項目である。
上述の（１）の要求項目である同符号入力時に同期が大きく外れないようにすることに対処するため、位相比較回路としては、同符号データ入力時にいかなる波形も出力しないという手法がしばしば採られる。一方、上述の（２）の要求項目である位相同期時の位相変換特性の線形性の確保の為には、位相同期時に、位相比較回路の出力波形のパルス幅をある程度の広さに保つ必要がある。
図１３は、従来のクロック抽出および信号再生の用途に用いられる位相比較回路の回路図を示す。図１３において、符号８０は位相比較回路、符号８１と８２とはランダムＮＲＺ信号入力の差動端子対、８３と８４とは端子８１と８２とに入力された信号と同じパターンを持ちかつ位相がθだけ遅れたランダムＮＲＺ信号を入力する差動端子対、８５と８６とは端子８１と８２とに入力された信号の周期Ｔの半周期分である時間Ｔ／２だけ遅延したランダムＮＲＺ信号を入力する差動端子対、９１と９２とは位相比較回路８０の出力の差動端子対であり、８７は高電位電源（Ｖｃｃ）端子、８８は低電位電源（Ｇ）端子、９３（Ｒ１）と９４（Ｒ２）とは抵抗、７１ないし７８はバイポーラトランジスタ、９５と９６とは低電流回路である。以下の文献を参照されたい（Ｎ．Ｉｓｈｉｈａｒａ ａｎｄ Ｙ．Ａｋａｚａｗａ，”Ａ Ｍｏｎｏｌｉｔｈｉｃ １５６Ｍｂ／ｓ Ｃｌｏｃｋ ａｎｄ Ｄａｔａ Ｒｅｃｏｖｅｒｙ ＰＬＬ Ｃｉｒｃｕｉｔ Ｕｓｉｎｇ ｔｈｅ Ｓａｍｐｌｅ−ａｎｄ−Ｈｏｌｄ Ｔｅｃｈｎｉｑｕｅ”，ＩＥＥＥ Ｊ．Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．２９，ｐｐ．１５６６−１５７１，Ｄｅｃ，１９９４）。
図１４は、図１３に示される位相比較回路８０を用いた位相同期回路（ＰＬＬ）のタイミングチャートを示す。図１４（Ａ）に示されるように位相比較回路８０の差動端子対８１と８２とにランダムＮＲＺ信号を入力し、図１４（Ｂ）に示されるように差動端子対８３と８４とに図１４（Ａ）と同じパターンを持ちかつ位相がθだけ遅れたランダムＮＲＺ信号を入力する。この結果、位相同期回路８０の出力の差動端子対９１と９２とには、図１４（Ｃ）に示されるように、この位相差θに対応したパルス幅ａを持つ信号が出力される。位相同期回路では、この位相差が１８０°になるように、すなわちランダムＮＲＺ信号の半周期分である時間Ｔ／２だけ遅延させるように負帰還がかかり、この結果、図１４（Ｃ）に示されるように、位相同期状態に近くなるほど、出力の差動端子対９１と９２とにおけるパルス幅ａが狭くなる。図１４（Ａ）ないし（Ｃ）に示されるように、ある一定量より狭くなったパルス幅に対して、位相比較回路８０は容量等の影響により物理的に追従出来なくなり、不正確となる。
図１５は、従来の位相比較回路８０の位相変換特性を示す。図１５で、縦軸は差動端子対９１と９２とにおける直流電圧成分であり、横軸は上述の位相差である。図１５に示されるように、理想的には点線で示される位相変換特性が、上述の位相比較回路８０では歪みのあるような特性となり、位相変換特性の線形性が損なわれている。このように線形性が損なわれた位相変換特性を有する位相比較回路８０をクロック抽出及び信号再生の用途として位相同期回路に用いた場合、位相比較回路８０で正確に位相差検出が出来ないために、抽出されたクロックにはジッタと呼ばれる時間軸方向の波形の揺れが発生する。
上述のように、位相変換特性の線形性の悪い位相比較回路を用いた位相同期回路から抽出されたクロックは、クロックとしての品質を著しく欠くものとなるという問題があった。
発 明 の 開 示
そこで、本発明の目的は、上記問題を解決するためになされたものであり、位相同期回路におけるランダムＮＲＺ信号同士の位相比較を行う動作において、同符号入力時に同期が大きく外れることがなく、かつ位相同期時における位相変換特性が高い線形性を有する位相比較回路を提供することにある。
この発明の位相比較回路は、周期ＴのランダムＮＲＺ信号Ｖｉ（ｔ）と、Ｖｉ（ｔ）と同じ周期およびパターンを有し、かつＶｉ（ｔ）から位相がθだけ遅れた信号Ｖｉ（ｔ−θＴ／２π）とを入力し、前記２つの信号の間の位相差θに対応する直流電圧成分を含む信号を出力する位相比較回路であって、該位相比較回路の出力Ｖｏ（ｔ）が、
この発明の位相比較回路は、２つの入力信号の間の位相差に対応する直流電圧成分を含む信号を出力する位相比較回路であって、入力されたランダムＮＲＺ信号の１周期である時間Ｔだけ遅延させた信号を出力する遅延回路と、前記入力されたランダムＮＲＺ信号と前記遅延回路によって遅延された信号との差を出力する減算回路と、前記入力されたランダムＮＲＺ信号と同じパターンおよび前記位相差を有する他の入力されたランダムＮＲＺ信号と前記減算回路の出力との積を出力する乗算回路とを備えたことを特徴とするものである。
この発明の位相比較回路は、２つの入力信号の間の位相差に対応する直流電圧成分を含む信号を出力する位相比較回路であって、入力されたランダムＮＲＺ信号と該信号と同じパターンおよび前記位相差を有する他の入力されたランダムＮＲＺ信号との積を出力する第１乗算回路と、前記入力されたランダムＮＲＺ信号の１周期分である時間Ｔだけ遅延させた信号を出力する遅延回路と、前記他の入力されたランダムＮＲＺ信号と前記遅延回路の出力との積を出力する前記第１乗算回路と異なる第２乗算回路と、前記第１乗算回路の出力と前記第２乗算回路の出力との差を出力する減算回路とを備えたことを特徴とするものである。
この発明の位相比較回路は、２つの入力信号間の位相差に対応する直流電圧成分を含む信号を出力する位相比較回路であって、入力されたランダムＮＲＺ信号に対する遅延量を所定の第１信号により制御して出力する第１電圧制御遅延回路と、入力されたランダムＮＲＺ信号と前記第１電圧制御遅延回路から出力された信号との差を出力する減算回路と、入力されたランダムＮＲＺ信号と同じ周期とパターンおよび位相差を有する他の入力されたランダムＮＲＺ信号と前記減算回路の出力との積を出力する乗算回路と、前記第１電圧制御遅延回路を制御する制御回路であって、入力されたランダムＮＲＺ信号の周期Ｔと同じ周期を有するクロック信号を出力する発振回路と、前記発振回路が出力するクロック信号と所定の第２信号との位相差を検出して出力する位相差検出回路と、前記位相差検出回路が出力する信号から低周波成分を抽出し、前記所定の第１信号として出力するローパス・フィルタと、前記ローパス・フィルタが出力する前記所定の第１信号に基づいて前記位相差検出回路へ前記所定の第２信号を送信することにより、前記発振回路が出力する信号に対する遅延量を制御する第２電圧制御遅延回路とを有する制御回路とを備えたことを特徴とする。
この発明の位相比較回路は、２つの入力信号間の位相差に対応する直流電圧成分を含む信号を出力する位相比較回路であって、入力されたランダムＮＲＺ信号を入力されたクロック信号でサンプリングする第１識別回路と、前記第１識別回路の出力を前記入力されたクロック信号でサンプリングする第２識別回路と、前記第１識別回路の出力信号と前記第２識別回路の出力信号との差を出力する減算回路と、前記入力されたランダムＮＲＺ信号の１周期である時間Ｔだけ遅延させた信号を出力する遅延回路と、前記減算回路の出力信号と前記遅延回路の出力信号との積を出力する乗算回路とを備えたことを特徴とする。
この発明の位相比較回路は、２つの入力信号の間の位相差に対応する直流電圧成分を含む信号を出力する位相比較回路であって、入力されたランダムＮＲＺ信号の１周期である時間Ｔよりやや短い時間（Ｔ−δＴ）だけ遅延させた信号を出力する遅延回路と、前記入力されたランダムＮＲＺ信号と前記遅延回路によって遅延された信号との差を出力する減算回路と、前記入力されたランダムＮＲＺ信号と同じパターンおよび前記位相差を有する他の入力されたランダムＮＲＺ信号と前記減算回路の出力との積を出力する乗算回路とを備えたことを特徴とする。
この発明の位相比較回路は、周期ＴのランダムＮＲＺ信号Ｖｉ（ｔ）と、Ｖｉ（ｔ）と同じ周期およびパターンを有し、かつＶｉ（ｔ）から位相がθだけ遅れた信号Ｖｉ（ｔ−θＴ／２π）とを入力し、前記２つの信号の間の位相差θに対応する直流電圧成分を含む信号を出力する位相比較回路であって、該位相比較回路の出力Ｖｏ（ｔ）が、
発明を実施するための最良の形態
以下、図面を参照して本発明の各実施の形態を詳細に説明する。
実施の形態１．
図１は、本発明の実施の形態１におけるランダムＮＲＺ信号に対する位相比較回路のブロック図を示す。図１において、符号１０は本発明の位相比較回路、１はランダムＮＲＺ信号の入力端子、２は端子１に入力された信号と同じパターンを持ちかつ位相がθだけ遅れたランダムＮＲＺ信号を入力する端子、１１は端子１に入力されたランダムＮＲＺ信号の１周期分である時間Ｔだけを遅延させる遅延回路、１１ａは遅延回路１１の出力端子、１３は端子１に入力された信号と遅延回路１１によって時間Ｔだけ遅延させた信号との差を得る減算回路、２１は減算回路１３の減算結果４と端子２に入力されたランダムＮＲＺ信号との積を得る乗算回路、３は乗算回路２１の出力端子である。
図１に示されるように、入力は、端子１と端子２とに印加されるランダムＮＲＺ信号であり、両信号のパターンは同じものである。但し、この両信号の位相は異なっており、その位相差が後述の位相同期回路によって負帰還され、位相同期を実現することができる。
図２は、本発明の実施の形態１における位相同期回路のブロック図を示す。図２で図１と同じ符号を付した個所は同じ要素を示すため説明は省略する。図２において、符号３０は本発明の位相同期回路、１２は端子１から入力されるランダムＮＲＺ信号と同じパターンを持ち、かつ電圧制御発振回路３２（後述）の端子５から出力された信号の位相情報を持つランダムＮＲＺ信号を乗算回路への入力となる端子２に供給するための識別回路であり、Ｄ型フリップ・フロップ等が用いられる。符号３１はローパス・フィルタであり、位相同期回路３０の特徴の１つである同符号データ入力時に同期が大きく外れない機能を助けるために、チャージ・ポンプを通常のフィルタと併用する等、その伝達関数に積分項を持たせたものが用いられる。符号３２はローパス・フィルタ３１の出力電圧によって発振周波数（出力５）を可変にできる電圧制御発振回路である。
図３は、本発明の実施の形態１の位相同期回路３０におけるタイミングチャートを示す。図３（Ａ）は端子１に入力されたランダムＮＲＺ信号、図３（Ｂ）は減算回路１３の端子４における信号であって乗算回路２１の片方の入力信号、図３（Ｃ）は識別回路１２の端子２における信号であって乗算回路２１の他の入力信号、図３（Ｄ）は乗算回路１３の出力端子３における信号を示す。
図３（Ａ）ないし（Ｄ）に示されるように、端子１に入力されたランダムＮＲＺ信号の符号変化状況（符号変化時、同符号入力時）に応じて、減算回路１３の出力端子４には、立ち上がり変化（“１状態”）、立ち下がり変化（“−１状態”）および変化無し（“０状態”）の３状態が現れている。このことは、ランダムＮＲＺ信号の１周期分を遅延させる遅延回路１１と減算回路１３とからなる回路ブロックが、端子１に入力されたランダムＮＲＺ信号の符号変化検出回路Ａとして機能していることを意味する。符号変化時には、この符号変化検出回路Ａは立ち上がり変化（“１状態”）または立ち下がり変化（“−１状態”）のいずれかを検出する。このため、端子４に現れる符号変化検出回路Ａの出力信号と端子２に入力されたランダムＮＲＺ信号とが乗算回路２１において乗算されると、端子１と端子２とに各々印加されたランダムＮＲＺ信号の位相差に対応したデューティー比をもつパルスが乗算回路２１の出力端子３に現れる。このデューティー比は、端子１と端子２とに各々印加されるランダムＮＲＺ信号の立ち上がり変化（“１状態”）または立ち下がり変化（“−１状態”）の状態には依存しない。このデューティー比がローパス・フィルタ３１により直流電圧成分を生成し、負帰還により位相同期機能を実現する。
一方、同符号入力時には、符号変化検出回路Ａは変化無し（“０状態”）を検出するため、端子４に現れる符号変化検出回路Ａの出力信号と端子２に入力されたランダムＮＲＺ信号とが乗算回路２１において乗算されても、その出力端子３にはいかなる波形も現れない。これによりローパス・フィルタ３１へはいかなる波形も伝えられず現状を維持するため、本発明の位相比較回路の特徴の１つである、位相同期回路として同期が大きく外れない機能を実現することができる。
位相同期回路では、上記位相差が１８０°になるように、すなわちランダムＮＲＺ信号の半周期分である時間Ｔ／２だけ遅延させるように負帰還がかかり、この結果、図３に示すように、位相同期状態に近くなるほど乗算回路２１の出力端子３に現れるパルスのデューティー比は５０％へ近づく。これにより、図１５に示すような従来の位相比較回路８０における位相変換特性の歪みは現れず、もう１つの本発明の位相比較回路の特徴である、位相同期時の位相変換特性の高い線形性を実現することができる。
図１に示される本発明の位相比較回路１０において、端子１と２とへの入力信号をそれぞれＶｉ（ｔ）、Ｖｉ（ｔ−θＴ／２π）とする。ここで、θは端子１の入力信号から見た端子２の信号の位相差を示し、よってθＴ／２πは端子１の入力信号から見た端子２の信号の時間的遅れを示す。端子１に入力されたランダムＮＲＺ信号の１周期分である時間Ｔだけ遅延させる遅延回路１１の出力信号は、Ｖｉ（ｔ−Ｔ）と記述できるため、位相比較回路１０の出力である乗算回路２１の出力端子３の信号Ｖｏ（ｔ）は、
以上より、実施の形態１によれば、式（１）に示されるような回路構成の位相比較回路、例えば図１に示されるような回路構成の位相比較回路を用いることにより、位相同期回路として同期が大きく外れない機能を実現することができる。さらに、位相同期状態に近くなるほど乗算回路２１の出力端子３に現れるパルスのデューティー比は５０％へ近づくため、位相変換特性の歪みは現れず、位相同期時の位相変換特性の高い線形性を実現することができる。
実施の形態２．
図４は、本発明の実施の形態２におけるランダムＮＲＺ信号に対する位相比較回路のブロック図を示す。図４で図１と同じ符号を付した個所は同じ要素を示すため説明は省略する。図４において、符号４０は本発明の位相比較回路、２１ａは端子１に入力された信号と端子２に入力された信号との積を得る乗算回路、２１ｂは端子２に入力された信号と遅延回路１１によって時間Ｔだけ遅延させた信号との積を得る乗算回路、１３は乗算回路２１ａと２１ｂとの差を得る減算回路である。
図４に示されるような回路構成において、端子１と２とに印加される入力信号をそれぞれＶｉ（ｔ）、Ｖｉ（ｔ−θＴ／２π）とすると、遅延回路１１の出力信号が、Ｖｉ（ｔ−Ｔ）で記述できることを考慮して、位相比較回路４０の出力である減算回路１３の出力端子３の信号Ｖｏ（ｔ）は、
以上より、実施の形態２によれば、式（２）に示されるような回路構成の位相比較回路、例えば図４に示されるような回路構成の位相比較回路を用いることにより、実施の形態１と同様の機能を有し、さらに回路としての対称性に優れ、集積回路化に適しているという利点を実現することができる。
実施の形態３．
図１に示した位相比較回路１０は、遅延回路１１における遅延量を端子１に入力されるランダムＮＲＺ信号の周期である時間Ｔとするよう限定しており、この時は、同符号信号入力時に同期が大きく外れないようなしくみや、位相同期時の位相変換特性の線形性を実現することができる。ここで、遅延回路１１に、仮にバッファ回路など簡易な構成の回路が用いられた場合、その遅延量は一般に電源電圧変動や温度変動、製造ばらつきに起因してずれる場合もあり得る。
図５は、本発明の実施の形態３における遅延量が時間Ｔよりも大きい時間（Ｔ＋δＴ）へとずれた遅延回路を使用した位相比較回路のタイミングチャートを示す。図５（Ａ）は端子１に入力されたランダムＮＲＺ信号、図５（Ｂ）は遅延回路１１の出力端子１１ａにおける信号、図５（Ｃ）は減算回路１３の出力端子４における信号であって乗算回路２１の片方の入力信号、図５（Ｄ）は乗算回路２１の他の入力端子２における信号、図５（Ｅ）は乗算回路２１の出力端子３における信号であって位相比較回路１０の出力信号を示す。
図５（Ａ）ないし（Ｅ）に示されるように、端子１に入力されたランダムＮＲＺ信号の符号変化状況（符号変化時、同符号信号入力時）に応じて、減算回路１３の出力端子４には、立ち上がり変化（“１状態”）、立ち下がり変化（“−１状態”）および変化無し（“０状態”）の３状態が現れている。但し、遅延回路１１における遅延時間のずれδＴに起因して、端子１において符号変化があった周期の次の周期における最初のδＴ時間は、状態の誤判断がなされる。この波形と、端子２に入力されたランダムＮＲＺ信号とを乗算回路２１にて乗算した結果、その出力端子３には、端子１と端子２とに入力された信号間の位相差に対応するデューティー比を持つ波形が現れているが、ここでも周期の最初のδＴ時間には理想と異なる振る舞いが起こり、入力信号パターンに依存する波形歪みとなって現れている。この波形において、各周期の平均出力レベルは、周期によって異なるものとなっている。例えば、第１周期では、高レベルと低レベルとを占める時間は等しい一方で、第２周期では、高レベルを占める時間の方が低レベルを占める時間より長いため、周期毎の平均値としては、第２周期の出力レベルの方が第１周期のものよりも高い。このことは、ローパス・フィルタ３１（図２）の出力レベルが周期によって異なり、変則的に揺らぐことを意味している。結果として、この揺らいだ信号を入力する電圧制御発振回路３２（図２）の出力端子５におけるクロック信号には、ジッタと呼ばれる時間軸方向の波形の揺れが発生し、クロック信号の品質が著しく低下する場合があり得る。
上述のように、図１に示した位相比較回路１０の構成では、電源電圧変動や温度変動、製造ばらつきなどに起因した出力波形の変則的な歪みを如何に抑え、位相同期回路にて抽出されるクロック信号の高品質性、特に低ジッタ特性を如何に保つかがポイントであった。
本実施の形態３は、ランダムＮＲＺ信号からのクロック信号抽出及び信号再生の用途に用いられる位相同期回路において、同符合信号入力時に同期が大きく外れない仕組みを実現し、位相同期時の位相変換特性の高い線形性を有し、さらに出力波形の変則的な歪みを抑えることによって、結果として低ジッタ特性を持つ高品質クロック信号の抽出が可能な位相同期回路を実現できるような位相比較回路を提供することを目的としている。
図６は、本発明の実施の形態３における位相比較回路のブロック図を示す。図６において、符号６０は本発明の実施の形態３における位相比較回路、１は周期ＴのランダムＮＲＺ信号の入力端子、２は端子１に入力された信号と同じ周期Ｔおよびパターンを持ちかつ位相がθだけ遅れたランダムＮＲＺ信号を入力する端子、６６は端子１に入力された信号に対する遅延量を後述するローパス・フィルタ６５の出力端子６５ａにおける信号（所定の第１信号）で制御する電圧制御遅延回路（第１電圧制御遅延回路）、６１は端子１に入力された信号と電圧制御遅延回路６６の出力信号との差を得る減算回路、６２は減算回路６１における減算結果と端子２に入力された信号との積を得る乗算回路、３は乗算回路６２の出力端子であり、位相比較回路６０の出力端子である。符号６３は端子１に入力された信号の周期Ｔと同じ周期を持つクロック信号を発振する発振回路、６４は発振回路６３の出力クロック信号と後述する電圧制御遅延回路６７の出力信号（所定の第２信号）との位相差を検出する位相差検出回路であり、入力される２つのクロック信号間の位相差を検出する一般的な位相差検出回路を用いることができる。符号６５は位相差検出回路６４の検出結果から低周波成分を抽出するローパス・フィルタ、６７は発振回路６３の出力クロック信号に対する遅延量をローパス・フィルタ６５の出力端子６５ａにおける信号で制御する電圧制御遅延回路（第２電圧制御遅延回路）である。
図６に示されるように、入力は端子１と端子２とへのランダムＮＲＺ信号であり、両信号のパターンは同一である。但し、この両信号の位相は異なっており、その位相差が後述の位相同期回路によって負帰還され、位相同期を実現することができる。
図７は、本発明の実施の形態３における位相同期回路のブロック図を示す。図７で図２または図６と同じ符号を付した個所は同じ要素を示すため、説明は省略する。図７において、符号１００は本発明の位相比較回路を用いた位相同期回路、６０は本発明の位相比較回路、１２は端子１から入力されるランダムＮＲＺ信号と同じパターンを持ち、かつ電圧制御発振回路３２（図２）の端子５から出力されたクロック信号の位相情報を持つランダムＮＲＺ信号を乗算回路の入力端子２に供給するための識別回路であり、Ｄ型フリップ・フロップ回路等が用いられる。符号３１はローパス・フィルタであり、位相同期回路１００の特徴の１つである同符号信号入力時に同期が大きく外れない機能を助けるために、チャージ・ポンプ回路と併用する等、その伝達関数に積分項を持たせたものが用いられる。符号３２はローパス・フィルタ３１の出力によって発振周波数を可変にできる電圧制御発振回路である。
図８は、本発明の実施の形態３における位相比較回路の、位相同期状態でのタイミングチャートを示す。図８（Ａ）は端子１に入力されたランダムＮＲＺ信号、図８（Ｂ）は電圧制御遅延回路６６の出力端子６６ａにおける信号、図８（Ｃ）は減算回路６１の出力端子６１ａにおける信号であって乗算回路６２の片方の入力信号、図８（Ｄ）は乗算回路６２の別の入力端子２における信号、図８（Ｅ）は乗算回路６２の出力端子３における信号であって位相比較回路６０の出力信号を示す。
図８（Ａ）ないし（Ｅ）に示されるように、端子６６ａの信号は端子１に入力されたランダムＮＲＺ信号の正確に１周期分である時間Ｔだけ遅れた波形となっている。このことは、発振回路６３、位相差検出回路６４、ローパス・フィルタ６５、電圧制御遅延回路６６及び６７から構成される回路群が、端子１と端子６６ａ間に対して正確に時間Ｔの遅延をもたらす理想遅延回路Ｂとして機能していることを示している。これは以下の３つの原理により実現される。
（１）発振回路６３の出力クロック信号の周期は端子１に入力されるランダムＮＲＺ信号の周期Ｔと同じである。
（２）位相差検出回路６４、ローパス・フィルタ６５、電圧制御遅延回路６７から構成される帰還回路が負帰還を構成しており、これにより電圧制御遅延回路６７の入出力間の遅延量は、発振回路６３の出力クロック信号の１周期分になるように遅延同期される。
（３）集積回路技術を導入するなどして、電圧制御遅延回路６６と６７とに全く同じ制御特性を持たせた場合、電圧制御遅延回路６７における入出力間の遅延量は、そのまま電圧制御遅延回路６６における入出力間の遅延量となる。
上述のように、電圧制御遅延回路６６における入力端子１と出力端子６６ａとの間の遅延量は、間接的に負帰還により制御されているため、電源電圧変動や温度変動、製造ばらつきなどにも影響されない。この理想遅延は、減算回路６１の２つの入力端子１および６６ａでの波形の間に、これらの波形の１周期分である時間Ｔの時間差を正確に実現する。これにより、端子６１ａには、端子１に入力されたランダムＮＲＺ信号の符号変化状況（符号変化時、同符号信号入力時）に応じた３状態（“１状態”、“−１状態”、“０状態”）が理想的に現れており、図５（Ｃ）に見られたような状態の誤判断は現れていない。この端子６１ａの信号と端子２に入力されたランダムＮＲＺ信号とが乗算回路６２において乗算されると、端子１と端子２とに入力されたランダムＮＲＺ信号の位相差に対応したデューティー比を持つパルスが端子３に現れる。この信号にも、図５（Ｅ）に見られたような歪みは現れておらず、各周期の平均出力レベルは、どの周期も同じレベルを示している。このことは、ローパス・フィルタ３１の出力レベルが変則的に揺らがないことを意味しており、結果として、電圧制御発振回路３２から出力されるクロック信号のジッタを抑えることができ、高いクロック品質を保つことが可能となる。
さらに、図８（Ｅ）に示したように、位相同期状態に位相比較回路６０の出力端子３のデューティー比が５０％になるということは、位相変換特性の高い線形性を実現することを意味している。一方、同符号信号入力時にはいかなるパルスも現れず、ローパス・フィルタ３１へはいかなる波形も伝えられず現状を維持するため、位相同期回路として同期が大きく外れない機能も実現できる。この点に関しては実施の形態１等で詳述した通りである。
本実施の形態３における位相比較回路６０は、図１に示した実施の形態１の位相比較回路１０において、遅延回路１１を理想遅延回路Ｂに交換したことを特徴とするものである。したがって、理想遅延を実現する他の回路構成であっても良いことはもちろんである。
さらに、図４に示した実施の形態２の位相比較回路４０において、遅延回路１１を理想遅延を実現する回路、例えば理想遅延回路Ｂに交換したものでも良い。
以上より、実施の形態３によれば、図６に示されるような回路構成の位相比較回路を用いることにより、ランダムＮＲＺ信号に含まれる同符合入力時に同期が大きく外れないような位相同期回路を実現できる。また位相同期時の位相変換特性の高い線形性を有し、さらに、負帰還制御を用いて理想遅延を実現することにより位相比較回路の出力波形の歪みを抑えることができるため、結果として低ジッタ特性を持つ高品質クロック信号の抽出が可能な位相同期回路を実現できる。実施の形態４．
図９は、本発明の実施の形態４における位相比較回路のブロック図を示す。図９において、符号１１０は本発明の位相比較回路、１はランダムＮＲＺ信号の入力端子、１１８はクロック信号の入力端子、１１１は端子１に入力された信号を端子１１８に入力されたクロック信号でサンプリングする識別回路（第１識別回路）、１１２は識別回路１１１の出力信号を端子１１８に入力されたクロック信号でサンプリングする識別回路（第２識別回路）であり、これらの識別回路１１１および１１２にはＤ型フリップ・フロップ回路等が用いられる。符号１１３は識別回路１１１の出力信号と識別回路１１２の出力信号との差を得る減算回路、１１５は端子１に入力されたランダムＮＲＺ信号をその１周期である時間Ｔだけ遅延させる遅延回路、１１４は減算回路１１３の出力信号（出力端子１１３ａ）と遅延回路１１５の出力信号（出力端子１１５ａ）との積を得る乗算回路、３は乗算回路１１４の出力端子であり、位相比較回路１１０の出力端子である。
図９に示されるように、入力は、端子１へのランダムＮＲＺ信号および端子１１８へのクロック信号である。位相同期回路では、ランダムＮＲＺ信号の変化端（立ち上がり若しくは立ち下がり）とクロック信号の立ち上がりとの間の位相差が負帰還されることにより、位相同期を実現することができる。
この位相比較回路１１０を用いた位相同期回路は、図７に示した実施の形態３における位相同期回路１００において、位相比較回路６０および識別回路１２を位相比較回路１１０に置き換えたものである。
図１０は、本発明の実施の形態４における位相比較回路の、位相同期状態でのタイミングチャートを示す。図１０（Ａ）は端子１に入力されたランダムＮＲＺ信号、図１０（Ｂ）は端子１１８に入力されたクロック信号、図１０（Ｃ）は識別回路１１１の出力端子１１１ａにおける信号、図１０（Ｄ）は識別回路１１２の出力端子１１２ａにおける信号、図１０（Ｅ）は減算回路１１３の出力端子１１３ａにおける信号、図１０（Ｆ）は遅延回路１１５の出力端子１１５ａにおける信号、図１０（Ｇ）は乗算回路１１４の出力端子３における信号であって位相比較回路１１０の出力信号を示す。
図１０（Ａ）ないし（Ｇ）に示されるように、減算回路１１３の２つの入力端子１１１ａと１１２ａとの波形の間には、これらの波形の１周期分である時間Ｔの差が正確に現れている。この理想的な遅延は、これらの波形を出力する識別回路１１１および１１２が、端子１１８に入力された同一のクロック信号で動作することに起因するため、電源電圧変動や温度変動、製造ばらつきなどにも影響されない。この理想遅延の実現により、実施の形態３と全く同じように、位相比較回路１１０の出力端子３には、符号変化時にはこれらの２信号の位相差に対応したデューティー比を持つパルスがいかなる歪みも伴わずに現れ、一方、同号入力時にはパルスが現れないという動作を実現できる。
尚、位相比較回路１１０を構成する遅延回路１１５において、その遅延時間のずれは、端子１に入力されるランダムＮＲＺ信号と端子１１８に入力されるクロック信号との位相同期状態における位相差に影響する。ただし、実施の形態１の位相比較回路１０に含まれる遅延回路１１の場合とは異なり、その遅延時間のずれは位相同期回路で抽出されるクロック信号のジッタなどの品質を悪化させない。よって遅延回路１１５は、図６の理想遅延回路Ａのような回路のほか、バッファ回路などの簡易な回路でも実現することができる。
以上より、実施の形態４によれば、図９に示されるような回路構成の位相比較回路を用いることにより、実施の形態３と同様の利点、すなわち、ランダムＮＲＺ信号に含まれる同符合入力時に同期が大きく外れないような位相同期回路の実現でき、また位相同期時の位相変換特性の高い線形性を有し、さらに２つの識別回路を用いて理想遅延を実現することにより位相比較回路の出力波形の歪みを抑えることができるため、結果として低ジッタ特性を持つ高品質クロック信号の抽出が可能な位相同期回路を実現できるという利点を有する。さらに、実施の形態１に比べ、回路の小型化および低消費電力化に適しているという利点も有する。
実施の形態５．
図１１は、本発明の実施の形態５における位相比較回路のブロック図を示す。図１１において、符号１２０は本発明の位相比較回路、１はランダムＮＲＺ信号の入力端子、２は端子１に入力された信号と同じ周期とパターンを持ちかつ位相がθだけ遅れたランダムＮＲＺ信号を入力する端子、１２１は端子１に入力されたランダムＮＲＺ信号をその１周期である時間Ｔよりやや短い時間（Ｔ−δＴ）だけ遅延させた信号を出力する遅延回路、６１は端子１に入力された信号と遅延回路１２１の出力信号（出力端子１２１ａ）との差を得る減算回路、６２は減算回路６１の出力信号（出力端子６１ａ）と端子２に入力された信号との積を得る乗算回路、３は乗算回路６２の出力端子であり、位相比較回路１２０の出力端子である。
図１１に示されるように、入力は、端子１と端子２とへのランダムＮＲＺ信号であり、両信号のパターンは同一である。但し、この両信号の位相は異なっており、その位相差が位相同期回路によって負帰還され、位相同期を実現することができる。
この位相比較回路を用いた位相同期回路は、図７に示した実施の形態３における位相同期回路１００において、位相比較回路６０を位相比較回路１２０に置き換えたものである。
図１２は、本発明の実施の形態５における位相比較回路の、位相同期状態でのタイミングチャートを示す。図１２（Ａ）は端子１に入力されたランダムＮＲＺ信号、図１２（Ｂ）は遅延回路１２１の出力端子１２１ａにおける信号、図１２（Ｃ）は減算回路６１の出力端子６１ａにおける信号であって乗算回路６２の片方の入力信号、図１２（Ｄ）は乗算回路６２の他の入力端子２における信号、図１２（Ｅ）は乗算回路６２の出力端子３における信号であって位相比較回路１２０の出力信号を示す。
図１２（Ａ）ないし（Ｅ）に示されるように、端子６１ａには、端子１に入力されたランダムＮＲＺ信号の符号変化状況（符号変化時、同符号信号入力時）に応じた３状態（“１状態”、“−１状態”、“０状態”）が現れている。但し、遅延回路１２１における遅延時間のずれδＴに起因して、端子１において符号変化が起こった周期における最後のδＴ時間は必ず“０状態”となる。この波形と、端子２に入力されたランダムＮＲＺ信号とを乗算回路６１にて乗算した結果、その出力端子３には、端子１と端子２に入力された信号間の位相差に対応するデューティー比を持つ波形が現れるが、ここでも周期の最後のδＴ時間では波形は歪んでいる。しかし、この波形において、各周期の平均出力レベルは、どの周期も同じレベルを示している。このことは、位相比較回路１２０の出力信号は歪んではいるものの変則的ではないため、位相同期回路のローパス・フィルタ３１の出力レベルが揺らがないことを意味しており、結果として、電圧制御発振回路３２から出力されるクロック信号のジッタを抑えることができ、高いクロック品質を保つことが可能となる。
以上の結果は、遅延回路１２１での遅延量が周期Ｔよりやや小さい時間（Ｔ−δＴ）であるとき、すなわちδＴ＞０について成り立つものである。遅延回路１２１は、図７に示した理想遅延回路Ｂのような回路の他、バッファ回路など簡易な回路でも実現できる。
δＴを周期Ｔに比べ十分に小さく設定すれば、位相比較回路１２０の出力端子３における波形のパルス幅は、図１２（Ｅ）に示されるようにさほど狭くならない為、位相変換特性の高い線形性を確保できる。さらに、同符号信号入力時には、端子３にはいかなる波形も出力しないため、位相同期回路として現状を維持することにより、同期が大きく外れない機能を実現することができる。
図１１に示される本発明の位相比較回路１２０において、端子１と２とへの入力信号をそれぞれＶｉ（ｔ）、Ｖｉ（ｔ−θＴ／２π）とする。ここで、θは端子１の入力信号から見た端子２の信号の位相差を示し、よって、θＴ／２πは端子１の入力信号から見た端子２の信号の時間的遅れを示す。端子１に入力されたランダムＮＲＺ信号の１周期分である時間Ｔよりやや短い時間Ｔ−δＴだけ遅延させる遅延回路１２１の出力信号は、Ｖｉ（ｔ−（Ｔ−δＴ））と記述できるため、位相比較回路１２０の出力である乗算回路６２の出力端子３の信号Ｖｏ（ｔ）は、式（３）のように、
以上より、実施の形態５によれば、図１１に示されるような回路構成の位相比較回路を用いることにより、遅延量が様々なばらつき要因によってずれても、実施の形態３または４と同様の利点、すなわち、ランダムＮＲＺ信号に含まれる同符合入力時に同期が大きく外れないような位相同期回路を実現でき、また位相同期時の位相変換特性の高い線形性を有し、さらに位相比較回路の出力波形に変則的な歪みを生じないため、結果として低ジッタ特性を持つ高品質クロック信号の抽出が可能な位相同期回路を実現できるという利点を有する。さらに、回路の小型化および低消費電力化に適しているという利点も有する。
実施の形態３ないし５は、図１に示した実施の形態１の位相比較回路１０において、電源電圧変動や温度変動、製造ばらつきなどに起因した出力波形の歪みを如何に抑えるかという命題のもとに考案したものであり、実施の形態３および４は、この実施の形態１の位相比較回路１０に含まれる遅延回路１１の、上記変動要因による遅延量のずれを抑えることにより命題を解決したもの、実施の形態５は、遅延量のずれが生じても、クロック品質を悪化させるような変則的な出力波形の歪みを生じないようにすることにより命題を解決したものである。
以上説明したように、本発明の位相比較回路によれば、式（１）（図１、図６、図９）または式（２）（図４）に示されるような回路構成を用いることにより、位相同期回路におけるランダムＮＲＺ信号同士の位相比較を行う動作において、同符号データ入力時に同期が大きく外れることがなく、かつ位相同期時における位相変換特性が高い線形性を有する位相比較回路を提供することができる。
さらに、本発明の位相比較回路によれば、式（３）（図１１）に示されるような回路構成を用いることにより、ランダムＮＲＺ信号からのクロック抽出及び信号再生の用途に用いられる位相同期回路において、同符合信号入力時に同期が大きく外れないしくみを実現し、位相同期時の位相変換特性の高い線形性を有し、さらに出力波形の変則的な歪みを抑えることによって、結果として低ジッタ特性を持つ高品質クロック信号の抽出が可能な位相同期回路を実現できるような位相比較回路を提供することができる。
産業上の利用可能性
以上説明したように、本発明の位相比較回路は、位相同期回路におけるランダムＮＲＺ信号同士の位相比較を行う動作において、同符号データ入力時に同期が大きく外れることがなく、かつ位相同期時における位相変換特性が高い線形性を有することができる位相比較回路として有用である。特に、ランダムＮＲＺ信号からのクロック抽出及び信号再生の用途に用いられる位相同期回路において、同符合信号入力時に同期が大きく外れないしくみを実現し、位相同期時の位相変換特性の高い線形性を有し、さらに出力波形の変則的な歪みを抑えることによって、結果として低ジッタ特性を持つ高品質クロック信号の抽出が可能な位相同期回路を実現できるような位相比較回路として適している。
【図面の簡単な説明】
図１は、本発明の実施の形態１におけるランダムＮＲＺ信号に対する位相比較回路を示すブロック図である。
図２は、本発明の実施の形態１における位相同期回路を示すブロック図である。
図３は、本発明の実施の形態１の位相同期回路３０におけるタイミングチャートを示す図である。
図４は、本発明の実施の形態２におけるランダムＮＲＺ信号に対する位相比較回路を示すブロック図である。
図５は、本発明の実施の形態３における遅延量が時間Ｔよりも大きい時間（Ｔ＋δＴ）へとずれた遅延回路を使用した位相比較回路のタイミングチャートを示す図である。
図６は、本発明の実施の形態３における位相比較回路を示すブロック図である。
図７は、本発明の実施の形態３における位相同期回路を示すブロック図である。
図８は、本発明の実施の形態３における位相比較回路の、位相同期状態でのタイミングチャートを示す図である。
図９は、本発明の実施の形態４における位相比較回路を示すブロック図である。
図１０は、本発明の実施の形態４における位相比較回路の、位相同期状態でのタイミングチャートを示す図である。
図１１は、本発明の実施の形態５における位相比較回路を示すブロック図である。
図１２は、本発明の実施の形態５における位相比較回路の、位相同期状態でのタイミングチャートを示す図である。
図１３は、従来のクロック抽出および信号再生の用途に用いられる位相比較回路を示す回路図である。
図１４は、図１３に示される位相比較回路８０を用いた位相同期回路（ＰＬＬ）のタイミングチャートを示す図である。
図１５は、従来の位相比較回路８０の相変換特性を示す図である。
Claims (6)
- Ｔは入力されたランダムＮＲＺ信号の１周期の時間であり、２つの入力信号Ｖｉ（ｔ）とＶｉ（ｔ−θＴ／２π）の間の位相差θに対応する直流電圧成分を含む信号を出力する位相比較回路であって、
前記信号Ｖｉ（ｔ）を入力して、（Ｔ−δＴ）だけ遅延させた信号Ｖｉ（ｔ−（Ｔ−δＴ））を出力する遅延回路と、
前記入力されたランダムＮＲＺ信号Ｖｉ（ｔ）と前記遅延回路によって遅延された信号Ｖｉ（ｔ−（Ｔ−δＴ））との差を出力する減算回路と、
前記入力されたランダムＮＲＺ信号と同じパターンおよび前記位相差θを有する他の入力されたランダムＮＲＺ信号Ｖｉ（ｔ−θＴ／２π）と前記減算回路の出力との積を出力する乗算回路とを備え、
該位相比較回路の出力Ｖｏ（ｔ）が、
Ｖｏ（ｔ）＝（Ｖｉ（ｔ）−Ｖｉ（ｔ−（Ｔ−δＴ）））×Ｖｉ（ｔ−θＴ／２π）
であることを特徴とする位相比較回路。 - δＴ＝０であることを特徴とする請求項１に記載の位相比較回路。
- Ｔは入力されたランダムＮＲＺ信号の１周期の時間であり、２つの入力信号Ｖｉ（ｔ）とＶｉ（ｔ−θＴ／２π）の間の位相差θに対応する直流電圧成分を含む信号を出力する位相比較回路であって、
入力されたランダムＮＲＺ信号Ｖｉ（ｔ）と該信号Ｖｉ（ｔ）と同じパターンおよび前記位相差θを有する他の入力されたランダムＮＲＺ信号Ｖｉ（ｔ−θＴ／２π）との積を出力する第１乗算回路と、
前記信号Ｖｉ（ｔ）を入力して、（Ｔ−δＴ）だけ遅延させた信号Ｖｉ（ｔ−（Ｔ−δＴ））を出力する遅延回路と、
前記他の入力されたランダムＮＲＺ信号Ｖｉ（ｔ−θＴ／２π）と前記遅延回路の出力との積を出力する、前記第１乗算回路と異なる第２乗算回路と、
前記第１乗算回路の出力と前記第２乗算回路の出力との差を出力する減算回路とを備え、
該位相比較回路の出力Ｖｏ（ｔ）が、
Ｖｏ（ｔ）＝（Ｖｉ（ｔ）−Ｖｉ（ｔ−（Ｔ−δＴ）））×Ｖｉ（ｔ−θＴ／２π）
であることを特徴とする位相比較回路。 - δＴ＝０であることを特徴とする請求項３に記載の位相比較回路。
- ２つの入力信号間の位相差に対応する直流電圧成分を含む信号を出力する位相比較回路であって、
入力されたランダムＮＲＺ信号に対する遅延量を所定の第１信号により制御して出力する第１電圧制御遅延回路と、
入力されたランダムＮＲＺ信号と前記第１電圧制御遅延回路から出力された信号との差を出力する減算回路と、
入力されたランダムＮＲＺ信号と同じ周期とパターンおよび位相差を有する他の入力されたランダムＮＲＺ信号と前記減算回路の出力との積を出力する乗算回路と、
前記第１電圧制御遅延回路を制御する制御回路であって、
入力されたランダムＮＲＺ信号の周期Ｔと同じ周期を有するクロック信号を出力する発振回路と、
前記発振回路が出力するクロック信号と所定の第２信号との位相差を検出して出力する位相差検出回路と、
前記位相差検出回路が出力する信号から低周波成分を抽出し、前記所定の第１信号と して出力するローパス・フィルタと、
前記ローパス・フィルタが出力する前記所定の第１信号に基づいて前記位相差検出回路へ前記所定の第２信号を送信することにより、前記発振回路が出力する信号に対する遅延量を制御する第２電圧制御遅延回路とを有する制御回路と
を備えたことを特徴とする位相比較回路。 - ２つの入力信号間の位相差に対応する直流電圧成分を含む信号を出力する位相比較回路であって、
入力されたランダムＮＲＺ信号を入力されたクロック信号でサンプリングする第１識別回路と、
前記第１識別回路の出力を前記入力されたクロック信号でサンプリングする第２識別回路と、
前記第１識別回路の出力信号と前記第２識別回路の出力信号との差を出力する減算回路と、
前記入力されたランダムＮＲＺ信号の１周期である時間Ｔだけ遅延させた信号を出力する遅延回路と、
前記減算回路の出力信号と前記遅延回路の出力信号との積を出力する乗算回路と
を備えたことを特徴とする位相比較回路。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000310708 | 2000-10-11 | ||
| JP2000310708 | 2000-10-11 | ||
| PCT/JP2001/008910 WO2002032041A1 (fr) | 2000-10-11 | 2001-10-11 | Circuit comparateur de phases |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2002032041A1 JPWO2002032041A1 (ja) | 2004-02-26 |
| JP3857230B2 true JP3857230B2 (ja) | 2006-12-13 |
Family
ID=18790616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002535317A Expired - Fee Related JP3857230B2 (ja) | 2000-10-11 | 2001-10-11 | 位相比較回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6888379B2 (ja) |
| EP (1) | EP1233568B1 (ja) |
| JP (1) | JP3857230B2 (ja) |
| CA (1) | CA2385087C (ja) |
| DE (1) | DE60132425T2 (ja) |
| WO (1) | WO2002032041A1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4167852B2 (ja) * | 2001-10-22 | 2008-10-22 | 富士通株式会社 | ミキサ回路、受信回路、及び周波数比較回路 |
| US7486718B2 (en) * | 2003-08-04 | 2009-02-03 | Marvell International Ltd. | Architectures, circuits, systems and methods for reducing latency in data communications |
| US7496137B2 (en) * | 2005-05-25 | 2009-02-24 | Advantest Corporation | Apparatus for measuring jitter and method of measuring jitter |
| US8484518B2 (en) * | 2009-04-28 | 2013-07-09 | Alcatel Lucent | System and method for consecutive identical digit reduction |
| JP6876730B2 (ja) * | 2019-01-18 | 2021-05-26 | アンリツ株式会社 | データ信号伝送装置およびデータ信号伝送方法 |
| EP3993259A4 (en) * | 2019-08-05 | 2022-07-27 | Mitsubishi Electric Corporation | PHASE DETECTOR |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4958737A (ja) * | 1972-10-04 | 1974-06-07 | ||
| US4721904A (en) * | 1984-12-25 | 1988-01-26 | Victor Company Of Japan, Ltd. | Digital phase difference detecting circuit |
| JP3312658B2 (ja) * | 1992-07-10 | 2002-08-12 | ソニー株式会社 | クロック位相誤差検出方法および回路 |
| JP3196949B2 (ja) * | 1993-02-23 | 2001-08-06 | 日本電信電話株式会社 | データ信号位相比較回路 |
| JPH06268514A (ja) * | 1993-03-12 | 1994-09-22 | Toshiba Corp | 位相検波回路 |
| JP2783495B2 (ja) * | 1993-07-26 | 1998-08-06 | 沖電気工業株式会社 | クロック乗せ換え回路 |
| US5509038A (en) * | 1994-04-06 | 1996-04-16 | Hal Computer Systems, Inc. | Multi-path data synchronizer system and method |
| JP2561037B2 (ja) * | 1994-08-30 | 1996-12-04 | 日本電気株式会社 | クロック信号分配回路 |
| FR2728118A1 (fr) * | 1994-12-08 | 1996-06-14 | Matra Mhs | Comparateur de phase entre un signal numerique et un signal d'horloge, et boucle a verrouillage de phase correspondante |
| US5487092A (en) * | 1994-12-22 | 1996-01-23 | International Business Machines Corporation | System for high-speed synchronization across clock domains |
| JP3162980B2 (ja) * | 1995-11-22 | 2001-05-08 | 三洋電機株式会社 | ダイバーシチ装置 |
| US5943369A (en) * | 1996-02-27 | 1999-08-24 | Thomson Consumer Electronics, Inc. | Timing recovery system for a digital signal processor |
| JP3442924B2 (ja) * | 1996-04-01 | 2003-09-02 | 株式会社東芝 | 周波数逓倍回路 |
| US5661419A (en) * | 1996-05-23 | 1997-08-26 | Sun Microsystems, Inc. | Dynamic phase-frequency detector circuit |
| US5940609A (en) * | 1997-08-29 | 1999-08-17 | Micorn Technology, Inc. | Synchronous clock generator including a false lock detector |
| AU9798698A (en) * | 1997-10-10 | 1999-05-03 | Rambus Incorporated | Method and apparatus for fail-safe resynchronization with minimum latency |
| JPH11122232A (ja) * | 1997-10-17 | 1999-04-30 | Fujitsu Ltd | 位相検出回路及び位相検出回路を用いたタイミング抽出回路 |
| US6493163B1 (en) * | 2000-03-03 | 2002-12-10 | Cirrus Logic, Inc. | Increased lock range PLL for constrained data |
-
2001
- 2001-10-11 JP JP2002535317A patent/JP3857230B2/ja not_active Expired - Fee Related
- 2001-10-11 WO PCT/JP2001/008910 patent/WO2002032041A1/ja not_active Ceased
- 2001-10-11 DE DE60132425T patent/DE60132425T2/de not_active Expired - Fee Related
- 2001-10-11 CA CA002385087A patent/CA2385087C/en not_active Expired - Fee Related
- 2001-10-11 EP EP01974775A patent/EP1233568B1/en not_active Expired - Lifetime
- 2001-10-11 US US10/088,205 patent/US6888379B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP1233568A4 (en) | 2006-02-01 |
| WO2002032041A1 (fr) | 2002-04-18 |
| US20030020514A1 (en) | 2003-01-30 |
| CA2385087A1 (en) | 2002-04-18 |
| CA2385087C (en) | 2005-05-24 |
| EP1233568B1 (en) | 2008-01-16 |
| EP1233568A1 (en) | 2002-08-21 |
| DE60132425D1 (de) | 2008-03-06 |
| US6888379B2 (en) | 2005-05-03 |
| JPWO2002032041A1 (ja) | 2004-02-26 |
| DE60132425T2 (de) | 2009-02-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A131 | Notification of reasons for refusal |
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|
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090922 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090922 Year of fee payment: 3 |
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| LAPS | Cancellation because of no payment of annual fees |