JPH0677785A - 位相調整回路 - Google Patents
位相調整回路Info
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- JPH0677785A JPH0677785A JP4230330A JP23033092A JPH0677785A JP H0677785 A JPH0677785 A JP H0677785A JP 4230330 A JP4230330 A JP 4230330A JP 23033092 A JP23033092 A JP 23033092A JP H0677785 A JPH0677785 A JP H0677785A
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- 230000010354 integration Effects 0.000 claims abstract description 14
- 238000000605 extraction Methods 0.000 claims description 5
- 230000001934 delay Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 12
- 230000003111 delayed effect Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
- Dc Digital Transmission (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 入力データに対する入力クロックの位相を最
適状態に調整できる位相調整回路を提供する。 【構成】 入力クロックの位相を制御信号２０に基づい
て変化させる位相可変回路６と、入力データを位相可変
回路６の出力クロック１５に同期させて出力する識別回
路５と、識別回路５の出力と入力データの排他的論理和
をとるＥＸＯＲ回路９ｂと、ＥＸＯＲ回路９ｂの出力を
積分する積分回路１０ａと、入力データを遅延させる可
変遅延回路８と、可変遅延回路８の出力と入力データの
排他的論理和をとるＥＸＯＲ回路９ａと、ＥＸＯＲ回路
９ａの出力を積分する積分回路１０ｂと、積分回路１０
ａの出力と積分回路１０ｂの出力との差を制御信号２０
として出力する演算増幅器１１を有する。
適状態に調整できる位相調整回路を提供する。 【構成】 入力クロックの位相を制御信号２０に基づい
て変化させる位相可変回路６と、入力データを位相可変
回路６の出力クロック１５に同期させて出力する識別回
路５と、識別回路５の出力と入力データの排他的論理和
をとるＥＸＯＲ回路９ｂと、ＥＸＯＲ回路９ｂの出力を
積分する積分回路１０ａと、入力データを遅延させる可
変遅延回路８と、可変遅延回路８の出力と入力データの
排他的論理和をとるＥＸＯＲ回路９ａと、ＥＸＯＲ回路
９ａの出力を積分する積分回路１０ｂと、積分回路１０
ａの出力と積分回路１０ｂの出力との差を制御信号２０
として出力する演算増幅器１１を有する。
Description
【０００１】
【産業上の利用分野】本発明は伝送システムにおける中
継器等に用いる、データに対するクロックの位相を調整
するための位相調整回路に関するものである。
継器等に用いる、データに対するクロックの位相を調整
するための位相調整回路に関するものである。
【０００２】
【従来の技術】従来、位相調整回路は遅延線や遅延素子
による信号の伝播遅れを物理的に調整するものであった
が、調整が困難でありまた調整工数も大きいため、識別
回路に入力されるデータとクロックの位相差を検出し、
クロックの遅延量を電気的に制御することによりデータ
に対するクロックの位相を最適状態に自動的に調整する
回路が種々検討されていた。
による信号の伝播遅れを物理的に調整するものであった
が、調整が困難でありまた調整工数も大きいため、識別
回路に入力されるデータとクロックの位相差を検出し、
クロックの遅延量を電気的に制御することによりデータ
に対するクロックの位相を最適状態に自動的に調整する
回路が種々検討されていた。
【０００３】図２は従来のこの種の位相調整回路の一例
を示す回路図である（例えば、昭和６３年電子情報通信
学会春季全国大会講演論文集（Ｂ−１）社団法人 電子
情報通信学会 Ｐ１−４０４）。図２において、データ
入力部２１から入力された入力データ３０はバッファ回
路２７ａで分岐され、一方はＥＸＯＲ回路２６ａ、他方
はラッチ回路２５ａに入力される。クロック入力部２２
から入力された入力クロックは位相可変回路２４に入力
され、正相クロック３１はラッチ回路２５ａに、逆相ク
ロック３２はラッチ回路２５ｂに入力される。ラッチ回
路２５ａの出力３３はバッファ回路２７ｂで分岐され、
一方はＥＸＯＲ回路２６ａ、他方はバッファ回路２７ｃ
を介してＥＸＯＲ回路２６ｂとラッチ回路２５ｂに入力
される。ラッチ回路２５ｂの出力３４はバッファ回路２
７ｄを介してＥＸＯＲ回路２６ｂとデータ出力部２３に
出力される。ＥＸＯＲ回路２６ａの出力３５は積分回路
２８ａを介して、ＥＸＯＲ回路２６ｂの出力３６は積分
回路２８ｂを介してそれぞれ演算増幅器２９に入力され
る。演算増幅器２９の出力は位相可変回路２４に入力さ
れ、出力されるクロック３１，３２の位相を変える。
を示す回路図である（例えば、昭和６３年電子情報通信
学会春季全国大会講演論文集（Ｂ−１）社団法人 電子
情報通信学会 Ｐ１−４０４）。図２において、データ
入力部２１から入力された入力データ３０はバッファ回
路２７ａで分岐され、一方はＥＸＯＲ回路２６ａ、他方
はラッチ回路２５ａに入力される。クロック入力部２２
から入力された入力クロックは位相可変回路２４に入力
され、正相クロック３１はラッチ回路２５ａに、逆相ク
ロック３２はラッチ回路２５ｂに入力される。ラッチ回
路２５ａの出力３３はバッファ回路２７ｂで分岐され、
一方はＥＸＯＲ回路２６ａ、他方はバッファ回路２７ｃ
を介してＥＸＯＲ回路２６ｂとラッチ回路２５ｂに入力
される。ラッチ回路２５ｂの出力３４はバッファ回路２
７ｄを介してＥＸＯＲ回路２６ｂとデータ出力部２３に
出力される。ＥＸＯＲ回路２６ａの出力３５は積分回路
２８ａを介して、ＥＸＯＲ回路２６ｂの出力３６は積分
回路２８ｂを介してそれぞれ演算増幅器２９に入力され
る。演算増幅器２９の出力は位相可変回路２４に入力さ
れ、出力されるクロック３１，３２の位相を変える。
【０００４】図３は図２の各部における信号の波形を示
す信号波形図である。データ入力部２１から入力される
入力データ３０に対して位相可変回路２４から出力され
るクロック３１，３２の位相がφD だけ遅れているとす
れば、ＥＸＯＲ回路２６ａの出力３５は、入力データ３
０の変化するタイミングで出力されるパルス幅が位相差
φD に等しい波形となる。また、ＥＸＯＲ回路２６ｂの
出力３６は、入力データ３０の変化するタイミングから
位相差φD だけ遅れたタイミングで出力されるパルス幅
がクロック３１とクロック３２の立ち上りの位相差に等
しい波形となる。
す信号波形図である。データ入力部２１から入力される
入力データ３０に対して位相可変回路２４から出力され
るクロック３１，３２の位相がφD だけ遅れているとす
れば、ＥＸＯＲ回路２６ａの出力３５は、入力データ３
０の変化するタイミングで出力されるパルス幅が位相差
φD に等しい波形となる。また、ＥＸＯＲ回路２６ｂの
出力３６は、入力データ３０の変化するタイミングから
位相差φD だけ遅れたタイミングで出力されるパルス幅
がクロック３１とクロック３２の立ち上りの位相差に等
しい波形となる。
【０００５】従って、図４に示すように積分回路２８ｂ
の出力には、入力データ３０の変化する確率と、入力デ
ータ３０とクロック３１の立ち上りの位相差φD とに応
じた電圧３８が現われ、積分回路２８ａの出力には入力
データ３０の変化する確率に応じた電圧３７が現われ
る。演算増幅器２９により、積分回路２８ａの出力電圧
３７と積分回路２８ｂの出力電圧３８の差分に比例した
電圧を位相可変回路２４に印加し、帰還ループが構成さ
れるので、入力データ３０に対するクロック３１の位相
は前記差分が零になるように自動的に制御される。
の出力には、入力データ３０の変化する確率と、入力デ
ータ３０とクロック３１の立ち上りの位相差φD とに応
じた電圧３８が現われ、積分回路２８ａの出力には入力
データ３０の変化する確率に応じた電圧３７が現われ
る。演算増幅器２９により、積分回路２８ａの出力電圧
３７と積分回路２８ｂの出力電圧３８の差分に比例した
電圧を位相可変回路２４に印加し、帰還ループが構成さ
れるので、入力データ３０に対するクロック３１の位相
は前記差分が零になるように自動的に制御される。
【０００６】
【発明が解決しようとする課題】しかしながら、上記構
成の位相調整回路では識別回路としてのラッチ回路に入
力される入力データと入力クロックの位相差は、このク
ロックのパルス幅を基準に自動調整されるため、自動調
整のための基準を任意に設定することができず、最適な
位相関係に合せることが困難であるという問題点があっ
た。
成の位相調整回路では識別回路としてのラッチ回路に入
力される入力データと入力クロックの位相差は、このク
ロックのパルス幅を基準に自動調整されるため、自動調
整のための基準を任意に設定することができず、最適な
位相関係に合せることが困難であるという問題点があっ
た。
【０００７】本発明は上記問題点を解決するためになさ
れたものであって、識別回路に入力される入力データと
入力クロック間の位相関係を最適状態に調整することが
できる位相調整回路を提供することを目的とする。
れたものであって、識別回路に入力される入力データと
入力クロック間の位相関係を最適状態に調整することが
できる位相調整回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は上記目的を達成
するため、入力クロックの位相を制御信号に基づいて変
化させる位相可変回路と、入力データを前記位相可変回
路の出力クロックに同期させて出力する識別回路と、前
記識別回路の出力と前記入力データの排他的論理和をと
る第１のＥＸＯＲ回路と、前記第１のＥＸＯＲ回路の出
力を積分する第１の積分回路と、遅延時間が可変で、前
記入力データまたは前記識別回路の出力を遅延させる可
変遅延回路と、前記可変遅延回路の出力と前記入力デー
タまたは前記識別回路の出力の排他的論理和をとる第２
のＥＸＯＲ回路と、前記第２のＥＸＯＲ回路の出力を積
分する第２の積分回路と、前記第１の積分回路の出力と
前記第２の積分回路の出力との差を前記制御信号として
出力する演算増幅器を備えたものである。
するため、入力クロックの位相を制御信号に基づいて変
化させる位相可変回路と、入力データを前記位相可変回
路の出力クロックに同期させて出力する識別回路と、前
記識別回路の出力と前記入力データの排他的論理和をと
る第１のＥＸＯＲ回路と、前記第１のＥＸＯＲ回路の出
力を積分する第１の積分回路と、遅延時間が可変で、前
記入力データまたは前記識別回路の出力を遅延させる可
変遅延回路と、前記可変遅延回路の出力と前記入力デー
タまたは前記識別回路の出力の排他的論理和をとる第２
のＥＸＯＲ回路と、前記第２のＥＸＯＲ回路の出力を積
分する第２の積分回路と、前記第１の積分回路の出力と
前記第２の積分回路の出力との差を前記制御信号として
出力する演算増幅器を備えたものである。
【０００９】
【作用】本発明は、識別回路と第１のＥＸＯＲ回路を用
いて該識別回路における入力データと入力クロックの位
相差に対応するパルス幅を有する信号を入力データの変
化のタイミングで生成し、可変遅延回路と第２のＥＸＯ
Ｒ回路を用いて該可変遅延回路の遅延時間に対応するパ
ルス幅を有する信号を入力データの変化のタイミングで
生成する。そして、第１の積分回路、第２の積分回路お
よび演算増幅器により前記両信号の直流成分の差を求め
て位相可変回路に入力し、前記識別回路に供給する入力
クロックの位相を、前記位相差が前記遅延時間に一致す
るように自動的に制御する。前記識別回路における入力
データに対する入力クロックの位相は前記遅延時間を調
整することにより最適状態に調整する。
いて該識別回路における入力データと入力クロックの位
相差に対応するパルス幅を有する信号を入力データの変
化のタイミングで生成し、可変遅延回路と第２のＥＸＯ
Ｒ回路を用いて該可変遅延回路の遅延時間に対応するパ
ルス幅を有する信号を入力データの変化のタイミングで
生成する。そして、第１の積分回路、第２の積分回路お
よび演算増幅器により前記両信号の直流成分の差を求め
て位相可変回路に入力し、前記識別回路に供給する入力
クロックの位相を、前記位相差が前記遅延時間に一致す
るように自動的に制御する。前記識別回路における入力
データに対する入力クロックの位相は前記遅延時間を調
整することにより最適状態に調整する。
【００１０】
【実施例】図１は本発明の第１の実施例を示す回路図で
ある。
ある。
【００１１】図１において、データ入力部１はバッファ
回路１２ａの入力に接続され、バッファ回路１２ａの２
出力のうち一方はバッファ回路１２ｂの入力に、他方は
バッファ回路１２ｃの入力にそれぞれ接続されている。
バッファ回路１２ｃの２出力のうち一方はＥＸＯＲ回路
９ｂの入力に接続され、他方はＤ型フリップフロップ等
からなる識別回路５の入力（Ｄ）に接続されている。識
別回路５の出力（Ｑ）はバッファ回路１２ｄの入力に、
バッファ回路１２ｄの２出力のうち一方はデータ出力部
３に、他方はＥＸＯＲ回路９ｂに、ＥＸＯＲ回路９ｂの
出力は積分回路１０ａの入力にそれぞれ接続されてい
る。
回路１２ａの入力に接続され、バッファ回路１２ａの２
出力のうち一方はバッファ回路１２ｂの入力に、他方は
バッファ回路１２ｃの入力にそれぞれ接続されている。
バッファ回路１２ｃの２出力のうち一方はＥＸＯＲ回路
９ｂの入力に接続され、他方はＤ型フリップフロップ等
からなる識別回路５の入力（Ｄ）に接続されている。識
別回路５の出力（Ｑ）はバッファ回路１２ｄの入力に、
バッファ回路１２ｄの２出力のうち一方はデータ出力部
３に、他方はＥＸＯＲ回路９ｂに、ＥＸＯＲ回路９ｂの
出力は積分回路１０ａの入力にそれぞれ接続されてい
る。
【００１２】また、バッファ回路１２ｂの２出力のうち
一方はＥＸＯＲ回路９ａの入力に、他方は可変遅延回路
８の入力に、可変遅延回路８の出力はＥＸＯＲ回路９ａ
の入力に、ＥＸＯＲ回路９ａの出力は積分回路１０ｂの
入力にそれぞれ接続されている。積分回路１０ａと１０
ｂの出力はそれぞれ演算増幅器１１の入力に、演算増幅
器１１の出力は位相可変回路６の位相制御端子にそれぞ
れ接続されている。クロック入力部２は位相可変回路６
の入力に、位相可変回路６の出力は識別回路５のクロッ
ク入力部（ＣＬＫ）とクロック出力部４に接続されてい
る。
一方はＥＸＯＲ回路９ａの入力に、他方は可変遅延回路
８の入力に、可変遅延回路８の出力はＥＸＯＲ回路９ａ
の入力に、ＥＸＯＲ回路９ａの出力は積分回路１０ｂの
入力にそれぞれ接続されている。積分回路１０ａと１０
ｂの出力はそれぞれ演算増幅器１１の入力に、演算増幅
器１１の出力は位相可変回路６の位相制御端子にそれぞ
れ接続されている。クロック入力部２は位相可変回路６
の入力に、位相可変回路６の出力は識別回路５のクロッ
ク入力部（ＣＬＫ）とクロック出力部４に接続されてい
る。
【００１３】次に、本実施例の動作について、図５に示
す各部における信号波形を参照しながら説明する。
す各部における信号波形を参照しながら説明する。
【００１４】データ入力部１に図５に示すような波形を
有する入力データ１３が入力された場合を考える。この
入力データ１３はバッファ回路１２ｂに入力されて分岐
され、一方はそのままＥＸＯＲ回路９ａに入力され、他
方は可変遅延回路８で遅延時間Ｔを与えられてからＥＸ
ＯＲ回路９ａに入力され、両入力で排他的論理和がとら
れる。これにより、ＥＸＯＲ回路９ａの出力には図５に
示すように、入力データ１３の変化するタイミングで、
遅延時間Ｔに等しいパルス幅を有する、いわゆる入力デ
ータ１３の微分波形を有する出力１４が得られる。
有する入力データ１３が入力された場合を考える。この
入力データ１３はバッファ回路１２ｂに入力されて分岐
され、一方はそのままＥＸＯＲ回路９ａに入力され、他
方は可変遅延回路８で遅延時間Ｔを与えられてからＥＸ
ＯＲ回路９ａに入力され、両入力で排他的論理和がとら
れる。これにより、ＥＸＯＲ回路９ａの出力には図５に
示すように、入力データ１３の変化するタイミングで、
遅延時間Ｔに等しいパルス幅を有する、いわゆる入力デ
ータ１３の微分波形を有する出力１４が得られる。
【００１５】一方、クロック入力部２に入力された入力
クロックが位相可変回路６に入力され、φD の位相遅れ
を与えられたとすると、識別回路５のクロック入力部
（ＣＬＫ）には図５に示すような波形のクロック１５が
入力される。従って、識別回路５の出力（Ｑ）には図５
に示すように入力データ１３から位相がφD だけ遅れた
波形のデータ１６が出力される。このデータ１６はＥＸ
ＯＲ回路９ｂに入力され、入力データ１３と排他的論理
和がとられる。これにより、ＥＸＯＲ回路９ｂの出力に
は図５に示すように、入力データ１３の変化するタイミ
ングで、位相差φD に相当するパルス幅を有する波形の
出力１７が得られる。
クロックが位相可変回路６に入力され、φD の位相遅れ
を与えられたとすると、識別回路５のクロック入力部
（ＣＬＫ）には図５に示すような波形のクロック１５が
入力される。従って、識別回路５の出力（Ｑ）には図５
に示すように入力データ１３から位相がφD だけ遅れた
波形のデータ１６が出力される。このデータ１６はＥＸ
ＯＲ回路９ｂに入力され、入力データ１３と排他的論理
和がとられる。これにより、ＥＸＯＲ回路９ｂの出力に
は図５に示すように、入力データ１３の変化するタイミ
ングで、位相差φD に相当するパルス幅を有する波形の
出力１７が得られる。
【００１６】ＥＸＯＲ回路９ａの出力１４を積分回路１
０ｂに入力してその積分値をとると、積分回路１０ｂの
出力には図６のＢで示すように、入力データ１３の変化
する確率と遅延時間Ｔに対応したレベルの直流電圧であ
る出力１９が得られる。また、ＥＸＯＲ回路９ｂの出力
１７を積分回路１０ａに入力してその積分値をとると、
積分回路１０ａの出力には図６のＡで示すように、入力
データ１３の変化する確率と位相差φD に対応したレベ
ルの直流電圧である出力１８が得られ、この出力１８は
位相差φD の変化に対して直線的に変化する。
０ｂに入力してその積分値をとると、積分回路１０ｂの
出力には図６のＢで示すように、入力データ１３の変化
する確率と遅延時間Ｔに対応したレベルの直流電圧であ
る出力１９が得られる。また、ＥＸＯＲ回路９ｂの出力
１７を積分回路１０ａに入力してその積分値をとると、
積分回路１０ａの出力には図６のＡで示すように、入力
データ１３の変化する確率と位相差φD に対応したレベ
ルの直流電圧である出力１８が得られ、この出力１８は
位相差φD の変化に対して直線的に変化する。
【００１７】前記出力１８と出力１９は演算増幅器１１
に入力され、その出力には出力１９を参照信号とする位
相差φD に対応した値の制御信号２０が得られる。この
制御信号２０は位相可変回路６の位相制御端子に入力さ
れ、帰還ループが構成される位相可変回路６はこの制御
信号２０に基づいて出力１８と出力１９とが等しくなる
ように、すなわちφD ＝Ｔとなるように入力クロックの
位相を制御して識別回路５へ出力する。これにより、識
別回路５に入力される入力データと入力クロックの位相
差φD は外部から調整することなく自動的に可変遅延回
路８の遅延時間Ｔに等しくなるように保持され、安定化
されることになる。
に入力され、その出力には出力１９を参照信号とする位
相差φD に対応した値の制御信号２０が得られる。この
制御信号２０は位相可変回路６の位相制御端子に入力さ
れ、帰還ループが構成される位相可変回路６はこの制御
信号２０に基づいて出力１８と出力１９とが等しくなる
ように、すなわちφD ＝Ｔとなるように入力クロックの
位相を制御して識別回路５へ出力する。これにより、識
別回路５に入力される入力データと入力クロックの位相
差φD は外部から調整することなく自動的に可変遅延回
路８の遅延時間Ｔに等しくなるように保持され、安定化
されることになる。
【００１８】ここで、可変遅延回路８の遅延時間ＴをΔ
Ｔだけ変えると、図６に示すように積分回路１０ｂから
出力される出力１９はＢで示すレベルからＣで示すレベ
ルに変化し、これに応じて制御信号２０も変化する。位
相可変回路６はこの制御信号２０に従って、φD −Δφ
＝Ｔ−ΔＴになるように入力クロックの位相を制御する
ので、識別回路５における入力データとクロック１５の
位相差はＴ−ΔＴに設定される。すなわち、可変遅延回
路８の遅延時間Ｔを調整することにより、識別回路５に
おける入力データとクロック１５との位相差を入力デー
タを識別する上で最適な状態となるように調整すること
ができる。
Ｔだけ変えると、図６に示すように積分回路１０ｂから
出力される出力１９はＢで示すレベルからＣで示すレベ
ルに変化し、これに応じて制御信号２０も変化する。位
相可変回路６はこの制御信号２０に従って、φD −Δφ
＝Ｔ−ΔＴになるように入力クロックの位相を制御する
ので、識別回路５における入力データとクロック１５の
位相差はＴ−ΔＴに設定される。すなわち、可変遅延回
路８の遅延時間Ｔを調整することにより、識別回路５に
おける入力データとクロック１５との位相差を入力デー
タを識別する上で最適な状態となるように調整すること
ができる。
【００１９】図７は本発明の第２の実施例を示す回路図
である。
である。
【００２０】本実施例は図７に示すように、図１に示す
位相調整回路に、ＥＸＯＲ回路９ａの出力からクロック
成分を抽出するバンドパスフィルタ４０と抽出したクロ
ック成分をクロックの波形に変換して位相可変回路６に
供給するリミッタアンプ４１とから構成されるクロック
抽出回路３９を設けたものと同様の構成となっており、
図１に示す実施例と違いクロックが外部から供給され
ず、入力データからクロックを抽出する必要がある場合
に適用できる。
位相調整回路に、ＥＸＯＲ回路９ａの出力からクロック
成分を抽出するバンドパスフィルタ４０と抽出したクロ
ック成分をクロックの波形に変換して位相可変回路６に
供給するリミッタアンプ４１とから構成されるクロック
抽出回路３９を設けたものと同様の構成となっており、
図１に示す実施例と違いクロックが外部から供給され
ず、入力データからクロックを抽出する必要がある場合
に適用できる。
【００２１】ところで、ＮＲＺ（Ｎｏｎ Ｒｅｔｕｒｎ
ｔｏ Ｚｅｒｏ）符号のようにクロック成分を持たな
い入力データからクロックを生成する場合には、例えば
図７に示すようなバッファ回路１２ｂ、遅延回路８およ
びＥＸＯＲ回路９ａで構成される、いわゆる微分回路を
用いてクロック生成を抽出する必要がある。本実施例は
図７に示すように、位相差検出回路７に上記の微分回路
を既に備えているので、これをクロック抽出用の微分回
路と共用するように構成してある。これにより、クロッ
ク抽出回路３９を付加するだけで入力データからクロッ
クを生成することが可能になり、共用化による低消費電
力化を図ることができる。
ｔｏ Ｚｅｒｏ）符号のようにクロック成分を持たな
い入力データからクロックを生成する場合には、例えば
図７に示すようなバッファ回路１２ｂ、遅延回路８およ
びＥＸＯＲ回路９ａで構成される、いわゆる微分回路を
用いてクロック生成を抽出する必要がある。本実施例は
図７に示すように、位相差検出回路７に上記の微分回路
を既に備えているので、これをクロック抽出用の微分回
路と共用するように構成してある。これにより、クロッ
ク抽出回路３９を付加するだけで入力データからクロッ
クを生成することが可能になり、共用化による低消費電
力化を図ることができる。
【００２２】図８は本発明の第３の実施例を示す回路図
である。
である。
【００２３】本実施例は図１に示す位相調整回路におけ
るバッファ回路１２ａとデータ出力部３とを削除し、バ
ッファ回路１２ｄの出力をバッファ回路１２ｂの入力に
接続した構成となっている。すなわち、本実施例は入力
データ１３に代えてバッファ回路１２ｄの出力をバッフ
ァ回路１２ｂに入力する点で図１に示す位相調整回路と
異なり、その他は同様である。従って、本実施例の動作
は図１の場合とほぼ同様であるので、その説明は省略す
る。
るバッファ回路１２ａとデータ出力部３とを削除し、バ
ッファ回路１２ｄの出力をバッファ回路１２ｂの入力に
接続した構成となっている。すなわち、本実施例は入力
データ１３に代えてバッファ回路１２ｄの出力をバッフ
ァ回路１２ｂに入力する点で図１に示す位相調整回路と
異なり、その他は同様である。従って、本実施例の動作
は図１の場合とほぼ同様であるので、その説明は省略す
る。
【００２４】なお、図９は図８の各部における信号の波
形を示す。また、図８に示す積分回路１０ｂの出力１９
と識別回路５における入力データとクロック２０の位相
差φD との関係は図６に示すものと同様である。
形を示す。また、図８に示す積分回路１０ｂの出力１９
と識別回路５における入力データとクロック２０の位相
差φD との関係は図６に示すものと同様である。
【００２５】
【発明の効果】以上、詳細に説明したように本発明によ
れば、識別回路における入力データと入力クロックの位
相差が可変遅延回路で設定した遅延時間に一致するよう
に、位相可変回路で前記入力クロックの位相を自動的に
制御しているので、前記遅延時間を調整することにより
前記識別回路における入力データと入力クロックの位相
関係を最適状態に調整することができる。
れば、識別回路における入力データと入力クロックの位
相差が可変遅延回路で設定した遅延時間に一致するよう
に、位相可変回路で前記入力クロックの位相を自動的に
制御しているので、前記遅延時間を調整することにより
前記識別回路における入力データと入力クロックの位相
関係を最適状態に調整することができる。
【図１】本発明の第１の実施例を示す回路図である。
【図２】従来の位相調整回路を示す回路図である。
【図３】図２の各部の信号波形を示す信号波形図であ
る。
る。
【図４】図２の積分回路２８ｂの出力３８と位相差φD
の関係を示す図である。
の関係を示す図である。
【図５】図１の各部の信号波形を示す信号波形図であ
る。
る。
【図６】図１の積分回路１０ｂの出力１９と位相差φD
の関係を示す図である。
の関係を示す図である。
【図７】本発明の第２の実施例を示す回路図である。
【図８】本発明の第３の実施例を示す回路図である。
【図９】図８の各部の信号波形を示す信号波形図であ
る。
る。
５ 識別回路 ６ 位相可変回路 ７ 位相差検出回路 ８ 可変遅延回路 ９ａ，９ｂ ＥＸＯＲ回路 １０ａ，１０ｂ 積分回路 １１ 演算増幅器 １２ａ〜１２ｄ バッファ回路 ３９ クロック抽出回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 秋山 正博 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内
Claims (3)
- 【請求項１】 入力クロックの位相を制御信号に基づい
て変化させる位相可変回路と、 入力データを前記位相可変回路の出力クロックに同期さ
せて出力する識別回路と、 前記識別回路の出力と前記入力データの排他的論理和を
とる第１のＥＸＯＲ回路と、 前記第１のＥＸＯＲ回路の出力を積分する第１の積分回
路と、 遅延時間が可変で、前記入力データを遅延させる可変遅
延回路と、 前記可変遅延回路の出力と前記入力データの排他的論理
和をとる第２のＥＸＯＲ回路と、 前記第２のＥＸＯＲ回路の出力を積分する第２の積分回
路と、 前記第１の積分回路の出力と前記第２の積分回路の出力
との差を前記制御信号として出力する演算増幅器を有す
ることを特徴とする位相調整回路。 - 【請求項２】 入力クロックの位相を制御信号に基づい
て変化させる位相可変回路と、 入力データを前記位相可変回路の出力クロックに同期さ
せて出力する識別回路と、 前記識別回路の出力と前記入力データの排他的論理和を
とる第１のＥＸＯＲ回路と、 前記第１のＥＸＯＲ回路の出力を積分する第１の積分回
路と、 遅延時間が可変で、前記識別回路の出力を遅延させる可
変遅延回路と、 前記可変遅延回路の出力と前記識別回路の出力の排他的
論理和をとる第２のＥＸＯＲ回路と、 前記第２のＥＸＯＲ回路の出力を積分する第２の積分回
路と、 前記第１の積分回路の出力と前記第２の積分回路の出力
との差を前記制御信号として出力する演算増幅器を有す
ることを特徴とする位相調整回路。 - 【請求項３】 クロックの位相を制御信号に基づいて変
化させる位相可変回路と、 入力データを前記位相可変回路の出力クロックに同期さ
せて出力する識別回路と、 前記識別回路の出力と前記入力データの排他的論理和を
とる第１のＥＸＯＲ回路と、 前記第１のＥＸＯＲ回路の出力を積分する第１の積分回
路と、 遅延時間が可変で、前記入力データを遅延させる可変遅
延回路と、 前記可変遅延回路の出力と前記入力データの排他的論理
和をとる第２のＥＸＯＲ回路と、 前記第２のＥＸＯＲ回路の出力を積分する第２の積分回
路と、 前記第１の積分回路の出力と前記第２の積分回路の出力
との差を前記制御信号として出力する演算増幅器と、 前記第２のＥＸＯＲ回路の出力からクロックを生成して
前記位相可変回路へ出力するクロック抽出回路を有する
ことを特徴とする位相調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04230330A JP3108542B2 (ja) | 1992-08-28 | 1992-08-28 | 位相調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04230330A JP3108542B2 (ja) | 1992-08-28 | 1992-08-28 | 位相調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0677785A true JPH0677785A (ja) | 1994-03-18 |
| JP3108542B2 JP3108542B2 (ja) | 2000-11-13 |
Family
ID=16906151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04230330A Expired - Fee Related JP3108542B2 (ja) | 1992-08-28 | 1992-08-28 | 位相調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3108542B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6636999B1 (en) | 1999-09-02 | 2003-10-21 | Fujitsu Limited | Clock adjusting method and circuit device |
| WO2007116696A1 (ja) * | 2006-03-31 | 2007-10-18 | Anritsu Corporation | データ識別装置および誤り測定装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0575000U (ja) * | 1992-03-12 | 1993-10-12 | トヨタ車体株式会社 | シート内埋込式コンソールボックス |
-
1992
- 1992-08-28 JP JP04230330A patent/JP3108542B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6636999B1 (en) | 1999-09-02 | 2003-10-21 | Fujitsu Limited | Clock adjusting method and circuit device |
| US6735732B2 (en) | 1999-09-02 | 2004-05-11 | Fujitsu Limited | Clock adjusting method and circuit device |
| WO2007116696A1 (ja) * | 2006-03-31 | 2007-10-18 | Anritsu Corporation | データ識別装置および誤り測定装置 |
| US8005180B2 (en) | 2006-03-31 | 2011-08-23 | Anritsu Corporation | Data decision apparatus and error measurement apparatus |
| JP4913131B2 (ja) * | 2006-03-31 | 2012-04-11 | アンリツ株式会社 | データ識別装置および誤り測定装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3108542B2 (ja) | 2000-11-13 |
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