JP5647873B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5647873B2
JP5647873B2 JP2010262859A JP2010262859A JP5647873B2 JP 5647873 B2 JP5647873 B2 JP 5647873B2 JP 2010262859 A JP2010262859 A JP 2010262859A JP 2010262859 A JP2010262859 A JP 2010262859A JP 5647873 B2 JP5647873 B2 JP 5647873B2
Authority
JP
Japan
Prior art keywords
electrode
transistor
potential
insulating layer
oxide semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010262859A
Other languages
English (en)
Other versions
JP2011135065A5 (ja
JP2011135065A (ja
Inventor
山崎　舜平
舜平 山崎
小山　潤
潤 小山
加藤　清
清 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2010262859A priority Critical patent/JP5647873B2/ja
Publication of JP2011135065A publication Critical patent/JP2011135065A/ja
Publication of JP2011135065A5 publication Critical patent/JP2011135065A5/ja
Application granted granted Critical
Publication of JP5647873B2 publication Critical patent/JP5647873B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H10D88/01—Manufacture or treatment
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)
  • Electroluminescent Light Sources (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Physical Vapour Deposition (AREA)
  • General Engineering & Computer Science (AREA)

Description

開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関するものである。
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性記憶装置と、電力の供給がなくなっても記憶内容は保持される不揮発性記憶装置とに大別される。
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われることになるため、データの読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにはリーク電流が存在し、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するためには、高い電圧が必要である。さらに、電荷の保持、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
特開昭５７−１０５８８９号公報
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
本発明の一態様は、酸化物半導体を用いて形成されるトランジスタと、それ以外の材料を用いて形成されるトランジスタとの積層構造に係る半導体装置である。例えば、次のような構成を採用することができる。
本発明の一態様は、ソース線と、ビット線と、第１信号線と、複数の第２信号線と、複数のワード線と、ソース線とビット線との間に、直列に接続された複数のメモリセルと、入力されたアドレス信号によって指定されたメモリセルを選択するように、複数の第２信号線および複数のワード線を駆動する、第２信号線およびワード線の駆動回路と、書き込み電位を第１信号線に出力する、書き込み回路と、指定されたメモリセルに接続されたビット線から入力されるビット線の電位と、複数の読み出し電位とを比較する読み出し回路と、ビット線の電位と複数の読み出し電位の比較結果に基づいて複数の補正電圧のいずれかを選択する制御回路と、書き込み電位及び複数の読み出し電位を生成して、書き込み回路および読み出し回路に供給する、電位生成回路と、を有し、複数のメモリセルの一は、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、容量素子と、を有し、第１のトランジスタは、半導体材料を含む基板に設けられ、第２のトランジスタは酸化物半導体層を含んで構成され、第１のゲート電極と、第２のソース電極または第２のドレイン電極の一方と、容量素子の電極の一方とは、電気的に接続され、ソース線と、第１のソース電極とは、電気的に接続され、ビット線と、第１のドレイン電極とは、電気的に接続され、第１信号線と、第２のソース電極または第２のドレイン電極の他方とは、電気的に接続され、複数の第２信号線の一と、第２のゲート電極とは、電気的に接続され、複数のワード線の一と、容量素子の電極の他方とは電気的に接続された半導体装置である。
本発明の一態様は、ソース線と、ビット線と、第１信号線と、複数の第２信号線と、複数のワード線と、ソース線とビット線との間に、直列に接続された複数のメモリセルと、入力されたアドレス信号によって指定されたメモリセルを選択するように、複数の第２信号線および複数のワード線を駆動する、第２信号線およびワード線の駆動回路と、第１の書き込み動作において、第１の書き込み電位を第１信号線に出力し、第２の書き込み動作において、複数の第２の書き込み電位のいずれかを第１信号線に出力する書き込み回路と、第１の読み出し動作において、指定されたメモリセルに接続されたビット線から入力される第１のビット線の電位と、複数の第１の読み出し電位とを比較し、第２の読み出し動作において、指定されたメモリセルに接続されたビット線から入力される第２のビット線の電位と、複数の第２の読み出し電位とを比較して該メモリセルのデータを読み出す、読み出し回路と、第１のビット線の電位と、複数の第１の読み出し電位の比較結果に基づいて複数の補正電圧のいずれかを選択し、複数の第２の書き込み電位のいずれかを選択する制御回路と、第１の書き込み電位、複数の第２の書き込み電位、複数の第１の読み出し電位、及び複数の第２の読み出し電位を生成して、書き込み回路および読み出し回路に供給する電位生成回路と、を有し、複数のメモリセルの一は、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、容量素子と、を有し、第１のトランジスタは、半導体材料を含む基板に設けられ、第２のトランジスタは酸化物半導体層を含んで構成され、第１のゲート電極と、第２のソース電極または第２のドレイン電極の一方と、容量素子の電極の一方とは、電気的に接続され、ソース線と、第１のソース電極とは、電気的に接続され、ビット線と、第１のドレイン電極とは、電気的に接続され、第１信号線と、第２のソース電極または第２のドレイン電極の他方とは、電気的に接続され、複数の第２信号線の一と、第２のゲート電極とは、電気的に接続され、複数のワード線の一と、容量素子の電極の他方とは電気的に接続された半導体装置である。
上記において、半導体装置は、第１の選択線と、第２の選択線と、第１の選択線と、ゲート電極において電気的に接続された第３のトランジスタと、第２の選択線と、ゲート電極において電気的に接続された第４のトランジスタと、を有し、ビット線は、第３のトランジスタを介して、第１のドレイン電極と、電気的に接続され、ソース線は、第４のトランジスタを介して、第１のソース電極と、電気的に接続される。
また、上記において、第１のトランジスタは、半導体材料を含む基板に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、チャネル形成領域上の第１のゲート絶縁層と、第１のゲート絶縁層上の第１のゲート電極と、不純物領域と電気的に接続する第１のソース電極および第１のドレイン電極と、を有する。
また、上記において、第２のトランジスタは、半導体材料を含む基板上の第２のゲート電極と、第２のゲート電極上の第２のゲート絶縁層と、第２のゲート絶縁層上の酸化物半導体層と、酸化物半導体層と電気的に接続する第２のソース電極および第２のドレイン電極と、を有する。
また、上記において、半導体材料を含む基板としては、単結晶半導体基板またはＳＯＩ基板を採用するのが好適である。特に、半導体材料はシリコンとするのが好適である。
また、上記において、酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料を含んでなることが好適である。特に、酸化物半導体層は、Ｉｎ２Ｇａ２ＺｎＯ７の結晶を含んでなることが好適である。さらに、酸化物半導体層の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下とすることが好適である。また、第２のトランジスタのオフ電流は１×１０−１３Ａ以下とすることが好適である。
また、上記において、第２のトランジスタは、第１のトランジスタと重畳する領域に設けられた構成とすることができる。
なお、本明細書等において「上」や「下」という用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上の第１のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、「上」「下」という用語は説明の便宜のために用いる表現に過ぎず、特に言及する場合を除き、その上下を入れ替えたものも含む。
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合などをも含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線はもちろんのこと、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
また、一般に「ＳＯＩ基板」は絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板をも含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、「ＳＯＩ基板」における基板は、シリコンウェハなどの半導体基板に限らず、ガラス基板や石英基板、サファイア基板、金属基板などの非半導体基板をも含む。つまり、絶縁表面を有する導体基板や絶縁体基板上に半導体材料からなる層を有するものも、広く「ＳＯＩ基板」に含まれる。さらに、本明細書等において、「半導体基板」は、半導体材料のみからなる基板を指すに留まらず、半導体材料を含む基板全般を示すものとする。つまり、本明細書等においては「ＳＯＩ基板」も広く「半導体基板」に含まれる。
また、本明細書等において、酸化物半導体以外の材料とは、酸化物半導体以外の半導体材料であればどのような半導体材料であっても良い。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、等がある。他に、有機半導体材料などを用いることもできる。なお、半導体装置などを構成する材料について特に言及しない場合は、酸化物半導体材料または酸化物半導体以外の半導体材料のどちらを用いてもよい。
本発明の一態様では、下部に酸化物半導体以外の材料を用いたトランジスタを有し、上部に酸化物半導体を用いたトランジスタを有する半導体装置が提供される。
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
また、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば従来の不揮発性メモリのように浮遊ゲートへの電子の注入と引き抜きを行う必要がないため、ゲート絶縁層の劣化といった劣化が全く生じることがない。すなわち、本発明の一態様に係る半導体装置は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
また、酸化物半導体以外の材料を用いたトランジスタは酸化物半導体を用いたトランジスタと比較して、さらなる高速動作が可能なため、これを用いることにより、記憶内容の読み出しを高速に行うことが可能である。
このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
半導体装置を説明するための回路図。 半導体装置を説明するための断面図および平面図。 半導体装置の作製工程を説明するための断面図。 半導体装置の作製工程を説明するための断面図。 半導体装置の作製工程を説明するための断面図。 酸化物半導体を用いたトランジスタの断面図。 図６のＡ−Ａ’断面におけるエネルギーバンド図（模式図）。 （Ａ）ゲート（ＧＥ１）に正の電圧（ＶＧ＞０）が与えられた状態を示し、（Ｂ）ゲート（ＧＥ１）に負の電圧（ＶＧ＜０）が与えられた状態示す図。 真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す図。 半導体装置を説明するための断面図。 半導体装置を説明するための断面図。 半導体装置を説明するための断面図。 半導体装置を説明するための断面図。 メモリセルを説明するための図。 書き込み回路を説明するための図。 読み出し回路を説明するための図。 書き込みを説明するための図。 電位の分布を示す図。 動作を説明するためのフローチャート図。 補正を行わない場合のデータ書き込み後の様子の一例と、補正を行った場合のデータ書き込み後の一例を示す図。 半導体装置を説明するための図。 Ｃ−Ｖ特性を示す図。 Ｖｇと（１／Ｃ）２との関係を示す図。 電子機器を説明するための図。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解を容易にするため、実際の位置、大きさ、範囲などを表していない場合がある。よって、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成および作製方法について、図１乃至図１３、図２２及び図２３を参照して説明する。
＜半導体装置の回路構成＞
図１（Ａ）に示す半導体装置では、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、第１の配線（１ｓｔ Ｌｉｎｅ：ソース線とも呼ぶ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ：ビット線とも呼ぶ）とトランジスタ１６０のドレイン電極とは、電気的に接続されている。そして、第３の配線（３ｒｄ Ｌｉｎｅ：第１信号線とも呼ぶ）とトランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ：第２信号線とも呼ぶ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。
酸化物半導体以外の材料を用いたトランジスタ１６０は酸化物半導体を用いたトランジスタと比較して、さらなる高速動作が可能なため、これを用いることにより、記憶内容の読み出しなどを高速に行うことが可能である。また、酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。
トランジスタ１６２のソース電極またはドレイン電極は、トランジスタ１６０のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中、トランジスタ１６２のソース電極またはドレイン電極とトランジスタ１６０のゲート電極が電気的に接続される部位をフローティングゲート部ＦＧと呼ぶ。当該フローティングゲート部ＦＧは絶縁物中に埋設されていることにより電荷を保持することができる。すなわち、トランジスタ１６２はシリコン半導体で形成されるトランジスタ１６０と比較して、オフ電流が１０万分の１以下であるためフローティングゲート部ＦＧに蓄積される電荷はトランジスタ１６２のリークによる消失を無視することができる。
このような構成は、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題を回避することができる。すなわち電子をフローティングゲートに注入する際に生じるトンネル電流によってゲート絶縁膜が劣化するという問題を解消することができる。このため、図１に示す半導体装置では、原理的に書き込み回数の制限を無視することができる。
図１（Ｂ）に示す半導体装置では、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方とは、電気的に接続されている。また、第１の配線とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線とトランジスタ１６０のドレイン電極とは、電気的に接続されている。そして、第３の配線と、トランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線と、トランジスタ１６２のゲート電極とは、電気的に接続されている。また、第５の配線と、容量素子１６４の電極の他方とは、電気的に接続されている。
つまり、図１（Ｂ）に示す半導体装置は、図１（Ａ）に示す半導体装置に、容量素子１６４が付加された構成である。これにより、図１（Ｂ）に示す半導体装置では、図１（Ａ）に示す半導体装置において得られる効果に加え、電荷保持特性の向上という効果が得られる。
また、容量素子１６４の容量値をＣ１、トランジスタ１６０のゲート容量をＣ２とすると、Ｃ１＞Ｃ２とすることが好ましい。Ｃ１＞Ｃ２とすることにより、第５の配線を用いてトランジスタ１６０のゲート電極の電位を制御する場合に、第５の配線に与える電位の大きさを小さくすることができる。従って、読み出し方法によっては、読み出し電圧の低減という効果が得られる。
図１（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極と、トランジスタ１６６のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方とは、電気的に接続されている。また、第１の配線とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線とトランジスタ１６０のドレイン電極とは、電気的に接続されている。そして、第３の配線とトランジスタ１６６のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線と、トランジスタ１６６の第１のゲート電極とは、電気的に接続されている。また、第５の配線と、容量素子１６４の電極の他方とは、電気的に接続され、第６の配線と、トランジスタ１６６の第２のゲート電極とは、電気的に接続されている。第６の配線には第４の配線と異なる電位を与えて、第４の配線とは独立に制御する構成としても良い。
つまり、図１（Ｃ）に示す半導体装置は、図１（Ｂ）に示す半導体装置のトランジスタ１６２を、第２のゲート電極を有するトランジスタ１６６に置き換えた構成である。これにより、図１（Ｃ）に示す半導体装置では、図１（Ｂ）に示す半導体装置において得られる効果に加え、トランジスタ１６６の電気的特性（例えば、しきい値電圧）の調節が容易になるという効果が得られる。例えば、第６の配線に負電位を与えることで、トランジスタ１６６を容易にノーマリーオフとすることができる。
図１（Ｄ）に示す半導体装置では、トランジスタ１６０のゲート電極と、トランジスタ１６６のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方とは、電気的に接続されている。また、第１の配線とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線とトランジスタ１６０のドレイン電極とは、電気的に接続されている。そして、第３の配線とトランジスタ１６６のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線と、トランジスタ１６６の第１のゲート電極とは、電気的に接続されている。また、第５の配線と、容量素子１６４の電極の他方とは、電気的に接続され、トランジスタ１６６の第１のゲート電極と、トランジスタ１６６の第２のゲート電極とは、電気的に接続されている。
つまり、図１（Ｄ）に示す半導体装置は、図１（Ｃ）に示す半導体装置の第６の配線の電位と、第４の配線の電位とを等しくした構成である。これにより、図１（Ｄ）に示す半導体装置では、図１（Ｂ）に示す半導体装置において得られる効果に加え、トランジスタ１６６の電流量の増加という効果が得られる。
図１に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持することができるという特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。なお、以下では、図１（Ａ）の構成を元に説明するが、他の構成の場合も同様である。
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極に与えられる（書き込み）。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極の電位が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の電位は長時間にわたって保持される。例えば、トランジスタ１６０のゲート電極の電位がトランジスタ１６０をオン状態とする電位であれば、トランジスタ１６０のオン状態が長時間にわたって保持されることになる。また、トランジスタ１６０のゲート電極の電位がトランジスタ１６０をオフ状態とする電位であれば、トランジスタ１６０のオフ状態が長時間にわたって保持される。
次に、情報の読み出しについて説明する。上述のように、トランジスタ１６０のオン状態またはオフ状態が保持された状態において、第１の配線に所定の電位（低電位）が与えられると、トランジスタ１６０のオン状態またはオフ状態に応じて、第２の配線の電位は異なる値をとる。例えば、トランジスタ１６０がオン状態の場合には、第１の配線の電位に応じて、第２の配線の電位が低下することになる。逆に、トランジスタ１６０がオフ状態の場合には、第２の配線の電位は変化しない。
このように、情報が保持された状態において、第２の配線の電位を所定の電位と比較することで、情報を読み出すことができる。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１６０のゲート電極に与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、新たな情報が保持された状態となる。
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
＜半導体装置の平面構成および断面構成＞
図２は、図１（Ａ）に示す半導体装置の構成の一例である。図２（Ａ）には、半導体装置の断面を、図２（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図２（Ａ）は、図２（Ｂ）の線Ａ１−Ａ２および線Ｂ１−Ｂ２における断面に相当する。図２（Ａ）および図２（Ｂ）に示される半導体装置は、下部に酸化物半導体以外の材料を用いたトランジスタ１６０を有し、上部に酸化物半導体を用いたトランジスタ１６２を有するものである。なお、トランジスタ１６０およびトランジスタ１６２は、いずれもｎ型トランジスタとして説明するが、ｐ型トランジスタを採用しても良い。特に、トランジスタ１６０は、ｐ型とすることが容易である。また、図１（Ｂ）乃至図１（Ｄ）に示す半導体装置についても、同様の構成を採用することができる。
トランジスタ１６０は、半導体材料を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１１４および高濃度不純物領域１２０（これらをあわせて単に不純物領域とも呼ぶ）と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、不純物領域１１４と電気的に接続するソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂを有する。
ここで、ゲート電極１１０の側面にはサイドウォール絶縁層１１８が設けられている。また、基板１００の、断面図で見てサイドウォール絶縁層１１８と重ならない領域には、高濃度不純物領域１２０を有し、高濃度不純物領域１２０上には金属化合物領域１２４が存在する。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように、層間絶縁層１２６および層間絶縁層１２８が設けられている。ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂは、層間絶縁層１２６および層間絶縁層１２８に形成された開口を通じて、金属化合物領域１２４と電気的に接続されている。つまり、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂは、金属化合物領域１２４を介して高濃度不純物領域１２０および不純物領域１１４と電気的に接続されている。また、ゲート電極１１０には、ソース電極またはドレイン電極１３０ａやソース電極またはドレイン電極１３０ｂと同様に設けられた電極１３０ｃが電気的に接続されている。
トランジスタ１６２は、層間絶縁層１２８上に設けられたゲート電極１３６ｄと、ゲート電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた酸化物半導体層１４０と、酸化物半導体層１４０上に設けられ、酸化物半導体層１４０と電気的に接続されているソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、を有する。
ここで、ゲート電極１３６ｄは、層間絶縁層１２８上に形成された絶縁層１３２に、埋め込まれるように設けられている。また、ゲート電極１３６ｄと同様に、ソース電極またはドレイン電極１３０ａに接して電極１３６ａが、ソース電極またはドレイン電極１３０ｂに接して電極１３６ｂが、電極１３０ｃに接して電極１３６ｃが、それぞれ形成されている。
また、トランジスタ１６２の上には、酸化物半導体層１４０の一部と接するように、保護絶縁層１４４が設けられており、保護絶縁層１４４上には層間絶縁層１４６が設けられている。ここで、保護絶縁層１４４および層間絶縁層１４６には、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂにまで達する開口が設けられており、当該開口を通じて、電極１５０ｄ、電極１５０ｅが、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂに接して形成されている。また、電極１５０ｄ、電極１５０ｅと同様に、ゲート絶縁層１３８、保護絶縁層１４４、層間絶縁層１４６に設けられた開口を通じて、電極１３６ａ、電極１３６ｂ、電極１３６ｃに接する電極１５０ａ、電極１５０ｂ、電極１５０ｃが形成されている。
ここで、酸化物半導体層１４０は水素などの不純物が十分に除去され、高純度化されているものであることが望ましい。具体的には、酸化物半導体層１４０の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。また、十分な酸素を含有することにより、酸素欠乏に起因する欠陥が低減されたものであることが望ましい。水素濃度が十分に低減されて高純度化され、酸素欠乏に起因する欠陥が低減された酸化物半導体層１４０では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３以下となる。このように、ｉ型化または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。例えば、ドレイン電圧Ｖｄが＋１Ｖまたは＋１０Ｖの場合であって、ゲート電圧Ｖｇが−５Ｖから−２０Ｖの範囲では、オフ電流は１×１０−１３Ａ以下である。このように、水素濃度が十分に低減されて高純度化され、酸素欠乏に起因する欠陥が低減された酸化物半導体層１４０を適用し、トランジスタ１６２のオフ電流を低減することにより、新たな構成の半導体装置を実現することができる。なお、上述の酸化物半導体層１４０中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定したものである。
また、層間絶縁層１４６上には絶縁層１５２が設けられており、当該絶縁層１５２に埋め込まれるように、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電極１５４ｄが設けられている。ここで、電極１５４ａは電極１５０ａと接しており、電極１５４ｂは電極１５０ｂと接しており、電極１５４ｃは電極１５０ｃおよび電極１５０ｄと接しており、電極１５４ｄは電極１５０ｅと接している。
つまり、図２に示される半導体装置では、トランジスタ１６０のゲート電極１１０と、トランジスタ１６２のソース電極またはドレイン電極１４２ａとが、電極１３０ｃ、電極１３６ｃ、電極１５０ｃ、電極１５４ｃおよび電極１５０ｄを介して電気的に接続されている。
＜半導体装置の作製方法＞
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ１６０の作製方法について図３を参照して説明し、その後、上部のトランジスタ１６２の作製方法について図４および図５を参照して説明する。
＜下部のトランジスタの作製方法＞
まず、半導体材料を含む基板１００を用意する（図３（Ａ）参照）。半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板をも含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成する（図３（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われていない領域（露出している領域）の基板１００の一部を除去する。これにより分離された半導体領域１０４が形成される（図３（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図３（Ｂ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰなどの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
次に、半導体領域１０４上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
絶縁層は後のゲート絶縁層となるものであり、ＣＶＤ法やスパッタリング法等を用いて得られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処理や熱酸化処理によって、半導体領域１０４の表面を酸化、窒化させることにより、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。また、絶縁層の厚さは特に限定されないが、例えば、１ｎｍ以上１００ｎｍ以下とすることができる。
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８、ゲート電極１１０を形成する（図３（Ｃ）参照）。
次に、ゲート電極１１０を覆う絶縁層１１２を形成する（図３（Ｃ）参照）。そして、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、基板１００との浅い接合深さの不純物領域１１４を形成する（図３（Ｃ）参照）。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。なお、不純物領域１１４の形成により、半導体領域１０４のゲート絶縁層１０８下部には、チャネル形成領域１１６が形成される（図３（Ｃ）参照）。ここで、添加する不純物の濃度は適宜設定することで短チャネル効果を抑制できる。半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。また、ここでは、絶縁層１１２を形成した後に不純物領域１１４を形成する工程を採用しているが、不純物領域１１４を形成した後に絶縁層１１２を形成する工程としても良い。
次に、サイドウォール絶縁層１１８を形成する（図３（Ｄ）参照）。サイドウォール絶縁層１１８は、絶縁層１１２を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高いエッチング処理を適用することで、自己整合的に形成することができる。また、この際に、絶縁層１１２を部分的にエッチングして、ゲート電極１１０の上面と、不純物領域１１４の上面を露出させると良い。
次に、ゲート電極１１０、不純物領域１１４、サイドウォール絶縁層１１８等を覆うように、絶縁層を形成する。そして、当該絶縁層が不純物領域１１４と接する領域に、リン（Ｐ）やヒ素（Ａｓ）などを添加して、高濃度不純物領域１２０を形成する（図３（Ｅ）参照）。その後、上記絶縁層を除去し、ゲート電極１１０、サイドウォール絶縁層１１８、高濃度不純物領域１２０等を覆うように金属層１２２を形成する（図３（Ｅ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応して低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、高濃度不純物領域１２０に接する金属化合物領域１２４が形成される（図３（Ｆ）参照）。なお、ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０の金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域１２４を形成した後には、金属層１２２は除去する。
次に、上述の工程により形成された各構成を覆うように、層間絶縁層１２６、層間絶縁層１２８を形成する（図３（Ｇ）参照）。層間絶縁層１２６や層間絶縁層１２８は、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶縁層１２６と層間絶縁層１２８の二層構造としているが、層間絶縁層の構成はこれに限定されない。層間絶縁層１２８の形成後には、その表面を、ＣＭＰやエッチング処理などによって平坦化しておくことが望ましい。
その後、上記層間絶縁層に、金属化合物領域１２４にまで達する開口を形成し、当該開口に、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂを形成する（図３（Ｈ）参照）。ソース電極またはドレイン電極１３０ａやソース電極またはドレイン電極１３０ｂは、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰなどの方法を用いて、上記導電層の一部を除去することにより形成することができる。
なお、上記導電層の一部を除去してソース電極またはドレイン電極１３０ａやソース電極またはドレイン電極１３０ｂを形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰによって、不要なタングステン膜、チタン膜、窒化チタン膜などを除去すると共に、その表面の平坦性を向上させることができる。このように、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂを含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
なお、ここでは、金属化合物領域１２４と接触するソース電極またはドレイン電極１３０ａやソース電極またはドレイン電極１３０ｂのみを示しているが、この工程において、ゲート電極１１０と接触する電極（例えば、図２における電極１３０ｃ）などをあわせて形成することができる。ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂとして用いることができる材料について特に限定はなく、各種導電材料を用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料を用いることができる。
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される。なお、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造として、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高度に集積化した半導体装置を提供することができる。
＜上部のトランジスタの作製方法＞
次に、図４および図５を用いて、層間絶縁層１２８上にトランジスタ１６２を作製する工程について説明する。なお、図４および図５は、層間絶縁層１２８上の各種電極や、トランジスタ１６２などの作製工程を示すものであるから、トランジスタ１６２の下部に存在するトランジスタ１６０等については省略している。
まず、層間絶縁層１２８、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂ、電極１３０ｃ上に絶縁層１３２を形成する（図４（Ａ）参照）。絶縁層１３２はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。
次に、絶縁層１３２に対し、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂ、および、電極１３０ｃにまで達する開口を形成する。この際、後にゲート電極１３６ｄが形成される領域にも併せて開口を形成する。そして、上記開口に埋め込むように、導電層１３４を形成する（図４（Ｂ）参照）。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層１３４の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行うことができる。導電層１３４の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げられる。
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、下部電極（ここではソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂ、電極１３０ｃなど）との界面の酸化膜を還元し、下部電極との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
導電層１３４を形成した後には、エッチング処理やＣＭＰなどの方法を用いて導電層１３４の一部を除去し、絶縁層１３２を露出させて、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄを形成する（図４（Ｃ）参照）。なお、上記導電層１３４の一部を除去して電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄを形成する際には、表面が平坦になるように加工することが望ましい。このように、絶縁層１３２、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
次に、絶縁層１３２、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄを覆うように、ゲート絶縁層１３８を形成する（図４（Ｄ）参照）。ゲート絶縁層１３８は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層１３８は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、ゲート絶縁層１３８は、単層構造としても良いし、積層構造としても良い。例えば、原料ガスとして、シラン（ＳｉＨ４）、酸素、窒素を用いたプラズマＣＶＤ法により、酸化窒化珪素でなるゲート絶縁層１３８を形成することができる。ゲート絶縁層１３８の厚さは特に限定されないが、例えば、１０ｎｍ以上５００ｎｍ以下とすることができる。積層構造の場合は、例えば、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁層上の膜厚５ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層の積層とすると好適である。
なお、不純物を除去することによりｉ型化または実質的にｉ型化された酸化物半導体（高純度化された酸化物半導体）は、界面準位や界面電荷に対して極めて敏感であるため、このような酸化物半導体を酸化物半導体層に用いる場合には、ゲート絶縁層との界面は重要である。つまり、高純度化された酸化物半導体層に接するゲート絶縁層１３８には、高品質化が要求されることになる。
例えば、μ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法は、緻密で絶縁耐圧の高い高品質なゲート絶縁層１３８を形成できる点で好適である。高純度化された酸化物半導体層と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。
もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、高純度化された酸化物半導体層を用いる場合であっても、スパッタリング法やプラズマＣＶＤ法など他の方法を適用することができる。また、形成後の熱処理によって、膜質や酸化物半導体層との界面特性が改質される絶縁層を適用しても良い。いずれにしても、ゲート絶縁層１３８としての膜質が良好であると共に、酸化物半導体層との界面準位密度を低減し、良好な界面を形成できるものを形成すれば良い。
さらに、８５℃、２×１０６Ｖ／ｃｍ、１２時間のゲートバイアス・熱ストレス試験（ＢＴ試験）においては、不純物が酸化物半導体に添加されていると、不純物と酸化物半導体の主成分との結合が、強電界（Ｂ：バイアス）と高温（Ｔ：温度）により切断され、生成された未結合手がしきい値電圧（Ｖｔｈ）のドリフトを誘発することとなる。
これに対して、酸化物半導体の不純物、特に水素や水などを極力排除し、上記のようにゲート絶縁層との界面特性を良好にすることにより、ＢＴ試験に対しても安定なトランジスタを得ることが可能である。
次いで、ゲート絶縁層１３８上に、酸化物半導体層を形成し、マスクを用いたエッチングなどの方法によって該酸化物半導体層を加工して、島状の酸化物半導体層１４０を形成する（図４（Ｅ）参照）。
酸化物半導体層としては、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体層、特に非晶質酸化物半導体層を用いるのが好適である。本実施の形態では、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体成膜用ターゲットを用いて、非晶質の酸化物半導体層をスパッタ法により形成することとする。なお、非晶質の酸化物半導体層中にシリコンを添加することで、その結晶化を抑制することができるから、例えば、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて酸化物半導体層を形成しても良い。
酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、酸化亜鉛を主成分とする金属酸化物のターゲットを用いることができる。また、Ｉｎ、Ｇａ、およびＺｎを含む酸化物半導体成膜用ターゲット（組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ｍｏｌ数比］）などを用いることもできる。また、Ｉｎ、Ｇａ、およびＺｎを含む酸化物半導体成膜用ターゲットとして、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲットなどを用いても良い。酸化物半導体成膜用ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上（例えば９９．９％）である。充填率の高い酸化物半導体成膜用ターゲットを用いることにより、緻密な酸化物半導体層が形成される。
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基または水素化物などの不純物の濃度が、数ｐｐｍ程度（望ましくは濃度数ｐｐｂ程度）にまで除去された高純度ガスを用いるのが好適である。
酸化物半導体層の形成の際には、減圧状態に保持された処理室内に基板を保持し、基板温度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下とする。基板を加熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理室内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導入し、金属酸化物をターゲットとして酸化物半導体層を形成する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることができる。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で形成した酸化物半導体層に含まれる不純物の濃度を低減できる。
形成条件としては、例えば、基板とターゲットの間との距離が１００ｍｍ、圧力が０．６Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素流量比率１００％）雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、膜厚分布も均一となるため、好ましい。酸化物半導体層の厚さは、２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚さは異なるから、その厚さは用いる材料に応じて適宜選択すればよい。
なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層１３８の表面に付着しているゴミを除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素雰囲気、ヘリウム雰囲気、酸素雰囲気などを用いても良い。
上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれを用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエッチングできるように、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）を適宜設定する。
ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）などがある。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いても良い。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）は適宜設定する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、アンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）などのエッチング液を用いてもよい。
次いで、酸化物半導体層に第１の熱処理を行うことが望ましい。この第１の熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。第１の熱処理の温度は、３００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。例えば、抵抗発熱体などを用いた電気炉に基板を導入し、酸化物半導体層１４０に対して窒素雰囲気下４５０℃において１時間の熱処理を行う。この間、酸化物半導体層１４０は、大気に触れないようにして、水や水素の再混入が行われないようにする。
なお、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置であっても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。気体としては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、第１の熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を投入し、数分間加熱した後、当該不活性ガス中から基板を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、短時間の熱処理であるため、基板の歪み点を超える温度条件であっても適用が可能となる。
なお、第１の熱処理は、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気で行うことが望ましい。例えば、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
第１の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化し、微結晶または多結晶となる場合もある。例えば、結晶化率が９０％以上、または８０％以上の微結晶の酸化物半導体層となる場合もある。また、第１の熱処理の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場合もある。
また、非晶質の酸化物半導体（例えば、酸化物半導体層の表面）に結晶（粒径１ｎｍ以上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層となる場合もある。
また、非晶質の表面に結晶層を設けることで、酸化物半導体層の電気的特性を変化させることも可能である。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体成膜用ターゲットを用いて酸化物半導体層を形成する場合には、電気的異方性を有するＩｎ２Ｇａ２ＺｎＯ７の結晶粒が配向した結晶部を形成することで、酸化物半導体層の電気的特性を変化させることができる。
より具体的には、例えば、Ｉｎ２Ｇａ２ＺｎＯ７のｃ軸が酸化物半導体層の表面に垂直な方向をとるように配向させることで、酸化物半導体層の表面に平行な方向の導電性を向上させ、酸化物半導体層の表面に垂直な方向の絶縁性を向上させることができる。また、このような結晶部は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機能を有する。
なお、上述の結晶部を有する酸化物半導体層は、ＧＲＴＡ処理による酸化物半導体層の表面加熱によって形成することができる。また、Ｚｎの含有量がＩｎまたはＧａの含有量より小さいスパッタターゲットを用いることで、より好適に形成することが可能である。
酸化物半導体層１４０に対する第１の熱処理は、島状の酸化物半導体層１４０に加工する前の酸化物半導体層に行うこともできる。その場合には、第１の熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行うことになる。
なお、上記第１の熱処理は、酸化物半導体層１４０に対する脱水化、脱水素化の効果があるから、脱水化処理、脱水素化処理などと呼ぶこともできる。このような脱水化処理、脱水素化処理は、酸化物半導体層の形成後、酸化物半導体層１４０上にソース電極またはドレイン電極を積層させた後、ソース電極またはドレイン電極上に保護絶縁層を形成した後、などのタイミングにおいて行うことが可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
次に、酸化物半導体層１４０に接するように、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを形成する（図４（Ｆ）参照）。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂは、酸化物半導体層１４０を覆うように導電層を形成した後、当該導電層を選択的にエッチングすることにより形成することができる。
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、トリウムから選択されたいずれか一または複数の材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を単数、または複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
ここで、エッチングに用いるマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いるのが好適である。
トランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ａの下端部と、ソース電極またはドレイン電極１４２ｂの下端部との間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満において露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いてマスク形成の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動作速度を高速化できる。さらにオフ電流値が極めて小さいため、消費電力が大きくならずに済む。
なお、導電層のエッチングの際には、酸化物半導体層１４０が除去されないように、それぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件によっては、当該工程において、酸化物半導体層１４０の一部がエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。
また、酸化物半導体層１４０とソース電極またはドレイン電極１４２ａの間や、酸化物半導体層１４０とソース電極またはドレイン電極１４２ｂの間には、酸化物導電層を形成してもよい。酸化物導電層と、ソース電極またはドレイン電極１４２ａやソース電極またはドレイン電極１４２ｂを形成するための金属層は、連続して形成すること（連続成膜）が可能である。酸化物導電層はソース領域またはドレイン領域として機能しうる。このような酸化物導電層を設けることで、ソース領域またはドレイン領域の低抵抗化を図ることができるため、トランジスタの高速動作が実現される。
また、上記マスクの使用数や工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有する形状（階段状）となり、アッシングによりさらに形状を変形させることができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。つまり、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって、露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が図れる。
なお、上述の工程の後には、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面に付着した水などが除去される。また、酸素とアルゴンの混合ガスなど、酸素を含有するガスを用いたプラズマ処理を行ってもよい。これによって酸化物半導体層に酸素を供給し、酸素欠乏に起因する欠陥を低減することが可能である。
次に、大気に触れさせることなく、酸化物半導体層１４０の一部に接する保護絶縁層１４４を形成する（図４（Ｇ）参照）。
保護絶縁層１４４は、スパッタ法など、保護絶縁層１４４に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。また、その厚さは、少なくとも１ｎｍ以上とする。保護絶縁層１４４に用いることができる材料としては、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などがある。また、その構造は、単層構造としても良いし、積層構造としても良い。保護絶縁層１４４を形成する際の基板温度は、室温以上３００℃以下とするのが好ましく、雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または希ガス（代表的にはアルゴン）と酸素の混合雰囲気とするのが好適である。
保護絶縁層１４４に水素が含まれると、その水素の酸化物半導体層への侵入や、水素による酸化物半導体層中の酸素の引き抜き、などが生じ、酸化物半導体層のバックチャネル側が低抵抗化してしまい、寄生チャネルが形成されるおそれがある。よって、保護絶縁層１４４はできるだけ水素を含まないように、形成方法においては水素を用いないことが重要である。
また、処理室内の残留水分を除去しつつ保護絶縁層１４４を形成することが好ましい。酸化物半導体層１４０および保護絶縁層１４４に水素、水酸基または水が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物等が除去されているため、当該成膜室で形成した保護絶縁層１４４に含まれる不純物の濃度を低減できる。
保護絶縁層１４４を形成する際に用いるスパッタガスとしては、水素、水、水酸基または水素化物などの不純物の濃度が数ｐｐｍ程度（望ましくは、濃度数ｐｐｂ程度）にまで除去された高純度ガスを用いることが好ましい。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行うのが望ましい。例えば、窒素雰囲気下で２５０℃、１時間の第２の熱処理を行う。第２の熱処理を行うと、トランジスタの電気的特性のばらつきを低減することができる。また、第２の熱処理によって、酸化物半導体層に酸素を供給することが可能である。
また、大気中、１００℃以上２００℃以下、１時間以上３０時間以下の第３の熱処理を行ってもよい。この熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この熱処理を、保護絶縁層の形成前に、減圧下で行ってもよい。減圧下で熱処理を行うと、加熱時間を短縮することができる。なお、当該熱処理は、上記第２の熱処理に代えて行っても良いし、第２の熱処理の前後などに行っても良い。
次に、保護絶縁層１４４上に、層間絶縁層１４６を形成する（図５（Ａ）参照）。層間絶縁層１４６はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。層間絶縁層１４６の形成後には、その表面を、ＣＭＰやエッチングなどの方法によって平坦化しておくことが望ましい。
次に、層間絶縁層１４６、保護絶縁層１４４、およびゲート絶縁層１３８に対し、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂにまで達する開口を形成し、当該開口に埋め込むように導電層１４８を形成する（図５（Ｂ）参照）。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層１４８の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行うことができる。導電層１４８の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げられる。
具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、下部電極（ここでは、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ）との界面の酸化膜を還元し、下部電極との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
導電層１４８を形成した後には、エッチングやＣＭＰなどの方法を用いて導電層１４８の一部を除去し、層間絶縁層１４６を露出させて、電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、電極１５０ｅを形成する（図５（Ｃ）参照）。なお、上記導電層１４８の一部を除去して電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、電極１５０ｅを形成する際には、表面が平坦になるように加工することが望ましい。このように、層間絶縁層１４６、電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、電極１５０ｅの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
さらに、絶縁層１５２を形成し、絶縁層１５２に、電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、電極１５０ｅにまで達する開口を形成し、当該開口に埋め込むように導電層を形成した後、エッチングやＣＭＰなどの方法を用いて導電層の一部を除去し、絶縁層１５２を露出させて、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電極１５４ｄを形成する（図５（Ｄ）参照）。当該工程は、電極１５０ａ等を形成する場合と同様であるから、詳細は省略する。
上述のような方法でトランジスタ１６２を作製した場合、酸化物半導体層１４０の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下となり、また、トランジスタ１６２のオフ電流は１×１０−１３Ａ以下となる。このような、水素濃度が十分に低減されて高純度化され、酸素欠乏に起因する欠陥が低減された酸化物半導体層１４０を適用することで、優れた特性のトランジスタ１６２を得ることができる。また、下部に酸化物半導体以外の材料を用いたトランジスタ１６０を有し、上部に酸化物半導体を用いたトランジスタ１６２を有する優れた特性の半導体装置を作製することができる。
以下、酸化物半導体を高純度化、真性化（Ｉ型化）することの意義、酸化物半導体を用いて半導体装置を構成することのメリット、などについて簡単に説明する。
〈酸化物半導体の真性化〉
酸化物半導体において、物性研究は多くなされているが、これらの研究は、エネルギーギャップ中の局在準位そのものを十分に減らすという思想を含まない。開示する発明の一態様では、局在準位の原因たり得る水や水素を酸化物半導体中より除去することで、高純度化し、真性化（Ｉ型化）した酸化物半導体を作製する。これは、エネルギーギャップ中の局在準位そのものを十分に減らすという思想に立脚するものである。そして、これによって極めて優れた工業製品の製造を可能とするものである。
なお、水素や水などを除去する際には、同時に酸素が除去されてしまうことがある。このため、酸素欠乏により発生する金属の未結合手に対して酸素を供給し、酸素欠陥による局在準位を減少させることにより、酸化物半導体をさらに高純度化、真性化（ｉ型化）するのは好適である。たとえば、チャネル形成領域に密接して酸素過剰の酸化膜を形成し、２００℃〜４００℃、代表的には２５０℃程度の温度条件での熱処理を行うことで、当該酸化膜から酸素を供給して、酸素欠陥による局在準位を減少させることが可能である。また、第１〜第３の熱処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。第１〜第３の熱処理に続けて、酸素雰囲気、または水素や水を十分に除去した雰囲気における降温過程を経ることで、酸化物半導体中に酸素を供給することも可能である。
酸化物半導体の特性を悪化させる要因は、過剰な水素による伝導帯下０．１ｅＶ〜０．２ｅＶの浅い準位や、酸素欠損による深い準位、などに起因するものと考えられる。これらの欠陥を無くすために、水素を徹底的に除去し、酸素を十分に供給するという技術思想は正しいものであろう。
なお、酸化物半導体は一般にｎ型とされているが、開示する発明の一態様では、水や水素などの不純物を除去すると共に、酸化物半導体の構成元素である酸素を供給することでｉ型化を実現する。この点において、シリコンなどのように不純物元素を添加してのｉ型化ではないため、従来にない技術思想を含むものといえる。
〈他の半導体材料との比較におけるプロセス上の優位点〉
酸化物半導体との比較対象たり得る半導体材料としては、炭化珪素（例えば、４Ｈ−ＳｉＣ）などがある。酸化物半導体と４Ｈ−ＳｉＣはいくつかの共通点を有している。キャリア密度はその一例である。常温での酸化物半導体の真性キャリア密度は１０−７／ｃｍ３程度と見積もられるが、これは、４Ｈ−ＳｉＣにおける６．７×１０−１１／ｃｍ３と同様、極めて低い値である。シリコンの真性キャリア密度（１．４×１０１０／ｃｍ３程度）と比較すれば、その程度が並はずれていることが良く理解できる。
また、酸化物半導体のエネルギーバンドギャップは３．０〜３．５ｅＶであり、４Ｈ−ＳｉＣのエネルギーバンドギャップは３．２６ｅＶであるから、ワイドギャップ半導体という点においても、酸化物半導体と炭化珪素とは共通している。
一方で、酸化物半導体と炭化珪素との間には極めて大きな相違点が存在する。それは、プロセス温度である。炭化珪素を用いる半導体プロセスは例えばドーパントの活性化には１５００℃〜２０００℃の熱処理を必要とするから、他の半導体材料を用いた半導体素子との積層構造は困難である。このような高い温度では、半導体基板や半導体素子などが破壊されてしまうためである。他方、酸化物半導体は、３００℃〜５００℃（ガラス転移温度以下、最大でも７００℃程度）の熱処理で作製することが可能であり、他の半導体材料を用いて集積回路を形成した上で、酸化物半導体による半導体素子を形成することが可能となる。
また、炭化珪素の場合と異なり、ガラス基板など、耐熱性の低い基板を用いることが可能であるという利点を有する。さらに、高温での熱処理が不要という点で、炭化珪素と比較してエネルギーコストを十分に低くすることができるという利点を有する。
＜酸化物半導体を用いたトランジスタの電導機構＞
ここで、酸化物半導体を用いたトランジスタの電導機構につき、図６乃至図９を用いて説明する。なお、以下の説明では、理解の容易のため理想的な状況を仮定しており、そのすべてが現実の様子を反映しているとは限らない。また、以下の説明はあくまでも一考察に過ぎず、発明の有効性に影響を与えるものではないことを付記する。
図６は、酸化物半導体を用いたトランジスタ（薄膜トランジスタ）の断面図である。ゲート電極（ＧＥ１）上にゲート絶縁層（ＧＩ）を介して酸化物半導体層（ＯＳ）が設けられ、その上にソース電極（Ｓ）およびドレイン電極（Ｄ）が設けられ、ソース電極（Ｓ）およびドレイン電極（Ｄ）を覆うように絶縁層が設けられている。
図７には、図６のＡ−Ａ’断面におけるエネルギーバンド図（模式図）を示す。また、図７中の黒丸（●）は電子を示し、白丸（○）は正孔を示し、それぞれは電荷（−ｑ，＋ｑ）を有している。ドレイン電極に正の電圧（ＶＤ＞０）を印加した上で、破線はゲート電極に電圧を印加しない場合（ＶＧ＝０）、実線はゲート電極に正の電圧（ＶＧ＞０）を印加する場合を示す。ゲート電極に電圧を印加しない場合は高いポテンシャル障壁のために電極から酸化物半導体側へキャリア（電子）が注入されず、電流を流さないオフ状態を示す。一方、ゲートに正の電圧を印加するとポテンシャル障壁が低下し、電流を流すオン状態を示す。
図８には、図６におけるＢ−Ｂ’の断面におけるエネルギーバンド図（模式図）を示す。図８（Ａ）は、ゲート電極（ＧＥ１）に正の電圧（ＶＧ＞０）が与えられた状態であり、ソース電極とドレイン電極との間にキャリア（電子）が流れるオン状態を示している。また、図８（Ｂ）は、ゲート電極（ＧＥ１）に負の電圧（ＶＧ＜０）が印加された状態であり、オフ状態（少数キャリアは流れない状態）である場合を示す。
図９は、真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す。
常温において金属中の電子は縮退しており、フェルミ準位は伝導帯内に位置する。一方、従来の酸化物半導体はｎ型であり、そのフェルミ準位（ＥＦ）は、バンドギャップ中央に位置する真性フェルミ準位（Ｅｉ）から離れて、伝導帯寄りに位置している。なお、酸化物半導体において水素の一部はドナーとなりｎ型化する要因の一つであることが知られている。
これに対して開示する発明の一態様に係る酸化物半導体は、ｎ型化の要因である水素を酸化物半導体から除去し、酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高純度化することにより真性（ｉ型）とし、または真性とせんとしたものである。すなわち、不純物元素を添加してｉ型化するのでなく、水素や水等の不純物を極力除去することにより、高純度化されたｉ型（真性半導体）またはそれに近づけることを特徴としている。これにより、フェルミ準位（ＥＦ）は真性フェルミ準位（Ｅｉ）と同程度とすることができる。
酸化物半導体のバンドギャップ（Ｅｇ）は３．１５ｅＶで、電子親和力（χ）は４．３Ｖと言われている。ソース電極およびドレイン電極を構成するチタン（Ｔｉ）の仕事関数は、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属−酸化物半導体界面において、電子に対してショットキー型の障壁は形成されない。
このとき電子は、図８（Ａ）で示すように、ゲート絶縁層と高純度化された酸化物半導体との界面付近（酸化物半導体のエネルギー的に安定な最低部）を移動する。
また、図８（Ｂ）に示すように、ゲート電極（ＧＥ１）に負の電位が与えられると、少数キャリアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い値となる。
このように酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高純度化することにより、真性（ｉ型）とし、または実質的に真性となるため、ゲート絶縁層との界面特性が顕在化する。そのため、ゲート絶縁層には、酸化物半導体と良好な界面を形成できるものが要求される。具体的には、例えば、ＶＨＦ帯〜マイクロ波帯の電源周波数で生成される高密度プラズマを用いたＣＶＤ法で作製される絶縁層や、スパッタリング法で作製される絶縁層などを用いることが好ましい。
酸化物半導体を高純度化しつつ、酸化物半導体とゲート絶縁層との界面を良好なものとすることにより、例えば、トランジスタのチャネル幅（Ｗ）が１×１０４μｍ、チャネル長（Ｌ）が３μｍの場合には、１０−１３Ａ以下のオフ電流、０．１Ｖ／ｄｅｃ．のサブスレッショルドスイング値（Ｓ値）（ゲート絶縁層の厚さ：１００ｎｍ）が実現され得る。
このように、酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高純度化することにより、トランジスタの動作を良好なものとすることができる。
〈酸化物半導体のキャリア濃度〉
開示する発明に係る技術思想の一は、酸化物半導体層におけるキャリア濃度を十分に小さくし、できる限り真性（ｉ型）に近づけようとするものである。以下、キャリア濃度の求め方、および、酸化物半導体層において測定したキャリア濃度に関し、図２２および図２３を参照して説明する。
酸化物半導体層中のキャリア濃度は、酸化物半導体層を用いたＭＯＳキャパシタを作製し、当該ＭＯＳキャパシタのＣＶ測定の結果（ＣＶ特性）を評価することで求めることが可能である。
キャリア濃度の測定は、次の（１）−（３）の手順で行う。（１）ＭＯＳキャパシタのゲート電圧Ｖｇと、容量Ｃとの関係をプロットしたＣ−Ｖ特性を取得する。（２）当該Ｃ−Ｖ特性からゲート電圧Ｖｇと、（１／Ｃ）２との関係を表すグラフを取得し、当該グラフにおいて弱反転領域での（１／Ｃ）２の微分値を求める。（３）得られた微分値を、キャリア密度Ｎｄを表す以下の式（１）に代入する。なお、式（１）において、ｅは電気素量、ε０は真空の誘電率、εは酸化物半導体の誘電率である。
測定に係る試料として、次の構造のＭＯＳキャパシタを用いた。ガラス基板上に３００ｎｍの厚さのチタン層を有し、チタン層上に１００ｎｍの厚さの窒化チタン層を有し、窒化チタン層上にＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体（ａ−ＩＧＺＯ）を用いた２μｍの厚さの酸化物半導体層を有し、酸化物半導体層上に３００ｎｍの厚さの酸窒化珪素層を有し、酸窒化珪素層上に３００ｎｍの銀層を有する。
なお、酸化物半導体層は、Ｉｎ、Ｇａ、およびＺｎを含む酸化物半導体成膜用ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ｍｏｌ数比］）を用いたスパッタリング法により形成した。また、酸化物半導体層の形成雰囲気は、アルゴンと酸素の混合雰囲気（流量比は、Ａｒ：Ｏ２＝３０（ｓｃｃｍ）：１５（ｓｃｃｍ））とした。
図２２にはＣ−Ｖ特性を、図２３にはＶｇと（１／Ｃ）２との関係を、それぞれ示す。図２３の弱反転領域における（１／Ｃ）２の微分値から式（１）を用いて得られたキャリア濃度は、６．０×１０１０／ｃｍ３であった。
このように、ｉ型化または実質的にｉ型化された酸化物半導体（例えば、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３以下）を用いることで、極めて優れたオフ電流特性のトランジスタを得ることが可能である。
以上、酸化物半導体、特に、高純度化され、真性化された酸化物半導体を用いることで、様々な効果を得ることができることが理解される。そして、開示する発明のように、酸化物半導体を用いたトランジスタと、酸化物半導体以外の材料を用いたトランジスタとを併せて用いることにより、優れた特性の半導体装置が実現される。
＜変形例＞
図１０乃至図１３には、半導体装置の構成の変形例を示す。なお、以下では、変形例として、トランジスタ１６２の構成が上記とは異なるものについて説明する。つまり、トランジスタ１６０の構成は上記と同様である。
図１０には、酸化物半導体層１４０の下にゲート電極１３６ｄを有し、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１４０の下側表面において酸化物半導体層１４０と接する構成のトランジスタ１６２を有する半導体装置の例を示す。なお、平面の構造は、断面に対応して適宜変更すればよいから、ここでは、断面についてのみ示すこととする。
図１０に示す構成と図２に示す構成の大きな相違点として、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂと、酸化物半導体層１４０との接続の位置がある。つまり、図２に示す構成では、酸化物半導体層１４０の上側表面において、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂと接するのに対して、図１０に示す構成では、酸化物半導体層１４０の下側表面において、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂと接する。そして、この接触の相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。各構成要素の詳細は、図２と同様である。
具体的には、半導体装置は層間絶縁層１２８上に設けられたゲート電極１３６ｄと、ゲート電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの上側表面に接する酸化物半導体層１４０と、を有する。
ここで、ゲート電極１３６ｄは、層間絶縁層１２８上に形成された絶縁層１３２に、埋め込まれるように設けられている。また、ゲート電極１３６ｄと同様に、ソース電極またはドレイン電極１３０ａに接して電極１３６ａが、ソース電極またはドレイン電極１３０ｂに接して電極１３６ｂが、電極１３０ｃに接して電極１３６ｃが、それぞれ形成されている。
また、トランジスタ１６２の上には、酸化物半導体層１４０の一部と接するように、保護絶縁層１４４が設けられており、保護絶縁層１４４上には層間絶縁層１４６が設けられている。ここで、保護絶縁層１４４および層間絶縁層１４６には、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂにまで達する開口が設けられており、当該開口を通じて、電極１５０ｄ、電極１５０ｅが、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂに接して形成されている。また、電極１５０ｄ、電極１５０ｅと同様に、ゲート絶縁層１３８、保護絶縁層１４４、層間絶縁層１４６に設けられた開口を通じて、電極１３６ａ、電極１３６ｂ、電極１３６ｃに接する電極１５０ａ、電極１５０ｂ、電極１５０ｃが形成されている。
ここで、酸化物半導体層１４０は水素などの不純物が十分に除去され、高純度化されているものであることが望ましい。具体的には、酸化物半導体層１４０の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。また、十分な酸素を含有することにより、酸素欠乏に起因する欠陥が低減されたものであることが望ましい。水素濃度が十分に低減されて高純度化され、酸素欠乏に起因する欠陥が低減された酸化物半導体層１４０では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３以下となる。このように、ｉ型化または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。例えば、ドレイン電圧Ｖｄが＋１Ｖまたは＋１０Ｖの場合であって、ゲート電圧Ｖｇが−５Ｖから−２０Ｖの範囲では、オフ電流は１×１０−１３Ａ以下である。このように、水素濃度が十分に低減されて高純度化され、酸素欠乏に起因する欠陥が低減された酸化物半導体層１４０を適用し、トランジスタ１６２のオフ電流を低減することにより、新たな構成の半導体装置を実現することができる。なお、上述の酸化物半導体層１４０中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定したものである。
また、層間絶縁層１４６上には絶縁層１５２が設けられており、当該絶縁層１５２に埋め込まれるように、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電極１５４ｄが設けられている。ここで、電極１５４ａは電極１５０ａと接しており、電極１５４ｂは電極１５０ｂと接しており、電極１５４ｃは電極１５０ｃおよび電極１５０ｄと接しており、電極１５４ｄは電極１５０ｅと接している。
図１１は、酸化物半導体層１４０の上にゲート電極１３６ｄを有する半導体装置の構成の例である。ここで、図１１（Ａ）は、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１４０の下側表面において酸化物半導体層１４０と接する構成の例であり、図１１（Ｂ）は、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１４０の上側表面において酸化物半導体層１４０と接する構成の例である。
図２や図１０に示す構成と図１１に示す構成の大きな相違点は、酸化物半導体層１４０の上にゲート電極１３６ｄを有する点である。また、図１１（Ａ）に示す構成と図１１（Ｂ）に示す構成の大きな相違点は、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれにおいて接触するか、という点である。そして、これらの相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。各構成要素の詳細は、図２などと同様である。
具体的には、図１１（Ａ）に示す半導体装置は、層間絶縁層１２８上に設けられたソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの上側表面に接する酸化物半導体層１４０と、酸化物半導体層１４０上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域のゲート電極１３６ｄと、を有する。
また、図１１（Ｂ）に示す半導体装置は、層間絶縁層１２８上に設けられた酸化物半導体層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、酸化物半導体層１４０、ソース電極またはドレイン電極１４２ａ、および、ソース電極またはドレイン電極１４２ｂ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域のゲート電極１３６ｄと、を有する。
なお、図１１に示す構成では、図２に示す構成などと比較して、構成要素が省略できる場合がある（例えば、電極１５０ａや、電極１５４ａなど）。この場合、作製工程の簡略化という副次的な効果も得られる。もちろん、図２などに示す構成においても、必須ではない構成要素を省略できることはいうまでもない。
図１２は、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の下にゲート電極１３６ｄを有する構成の例である。この場合、表面の平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極１３６ｄなどを形成することが可能である。なお、ここでは図示しないが、トランジスタ１６０についても、同様に作製することが可能である。
図１２（Ａ）に示す構成と図１２（Ｂ）に示す構成の大きな相違点は、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれにおいて接触するか、という点である。そして、これらの相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。各構成要素の詳細は、図２などと同様である。
具体的には、図１２（Ａ）に示す半導体装置は、層間絶縁層１２８上に設けられたゲート電極１３６ｄと、ゲート電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの上側表面に接する酸化物半導体層１４０と、を有する。
また、図１２（Ｂ）に示す半導体装置は、層間絶縁層１２８上に設けられたゲート電極１３６ｄと、ゲート電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上のゲート電極１３６ｄと重畳する領域に設けられた酸化物半導体層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、を有する。
なお、図１２に示す構成においても、図２に示す構成などと比較して、構成要素が省略できる場合がある。この場合も、作製工程の簡略化という効果が得られる。
図１３は、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の上にゲート電極１３６ｄを有する構成の例である。この場合にも、表面の平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極１３６ｄなどを形成することが可能である。なお、ここでは図示しないが、トランジスタ１６０についても、同様に作製することが可能である。
図１３（Ａ）に示す構成と図１３（Ｂ）に示す構成の大きな相違点は、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれにおいて接触するか、という点である。そして、これらの相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。各構成要素の詳細は、図２などと同様である。
具体的には、図１３（Ａ）に示す半導体装置は、層間絶縁層１２８上に設けられたソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの上側表面に接する酸化物半導体層１４０と、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、酸化物半導体層１４０上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域に設けられたゲート電極１３６ｄと、を有する。
また、図１３（Ｂ）に示す半導体装置は、層間絶縁層１２８上に設けられた酸化物半導体層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、酸化物半導体層１４０上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域に設けられたゲート電極１３６ｄと、を有する。
なお、図１３に示す構成においても、図２に示す構成などと比較して、構成要素が省略できる場合がある。この場合も、作製工程の簡略化という効果が得られる。
以上に示したように、開示する発明の一態様によって、新たな構成の半導体装置が実現される。本実施の形態では、トランジスタ１６０とトランジスタ１６２を積層して形成する例について説明したが、半導体装置の構成はこれに限られるものではない。また、本実施の形態では、トランジスタ１６０とトランジスタ１６２のチャネル長方向が互いに垂直となる例を説明したが、トランジスタ１６０とトランジスタ１６２の位置関係などはこれに限られるものではない。さらに、トランジスタ１６０とトランジスタ１６２とを重畳して設けても良い。
また、本実施の形態では理解の簡単のため、最小記憶単位（１ビット）の半導体装置について説明したが、半導体装置の構成はこれに限られるものではない。複数の半導体装置を適当に接続して、より高度な半導体装置を構成することもできる。例えば、上記半導体装置を複数用いて、ＮＡＮＤ型やＮＯＲ型の半導体装置を構成することが可能である。配線の構成も図１に限定されず、適宜変更することができる。
本実施の形態に係る半導体装置は、トランジスタ１６２の低オフ電流特性により、極めて長時間にわたり情報を保持することが可能である。つまり、ＤＲＡＭなどで必要とされるリフレッシュ動作が不要であり、消費電力を抑制することができる。また、実質的な不揮発性記憶装置として用いることが可能である。
また、トランジスタ１６２のスイッチング動作によって情報の書き込みなどを行うため、高い電圧を必要とせず、素子の劣化の問題もない。さらに、トランジスタのオン、オフによって、情報の書き込みや消去が行われるため、高速な動作も容易に実現しうる。また、フラッシュメモリなどにおいて必要とされる情報を消去するための動作が不要であるというメリットもある。
また、酸化物半導体以外の材料を用いたトランジスタは酸化物半導体を用いたトランジスタと比較して、さらなる高速動作が可能なため、これを用いることにより、記憶内容の読み出しを高速に行うことが可能である。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、本発明の一態様に係る半導体装置の回路構成および動作について説明する。
図１４に半導体装置（以下、ＮＡＮＤメモリセルとも記す）の回路図の一例を示す。ここでは一例として、メモリセル２２０が直列に接続されたＮＡＮＤメモリセル２００を示す。
ＮＡＮＤメモリセル２００は、直列に接続された複数のメモリセル２２０（１）〜２２０（ｋｍ）と、ｋｍ本のワード線ＷＬ（１）〜ＷＬ（ｋｍ）及び第２信号線Ｓ２（１）〜Ｓ２（ｋｍ）と、ビット線ＢＬと、ソース線ＳＬと、第１信号線Ｓ１と、２本の選択線ＳＥＬ１、ＳＥＬ２と、選択線ＳＥＬ１に沿って、ビット線ＢＬとメモリセル２２０（１）の間に配置されたトランジスタ２５５（１）と、選択線ＳＥＬ２に沿って、ソース線ＳＬとメモリセル２２０（ｋｍ）の間に配置されたトランジスタ２５５（２）と、から構成されている。
複数のメモリセル２２０の一である、メモリセル２２０（ｉ）（ｉは１以上ｋｍ以下の整数）は、第１信号線Ｓ１と、第２信号線Ｓ２（ｉ）と、ワード線ＷＬ（ｉ）と、トランジスタ２０１（ｉ）と、トランジスタ２０２（ｉ）と、容量素子２０３（ｉ）と、から構成されている。トランジスタ２０１（ｉ）は、酸化物半導体以外の材料を用いて形成されており、トランジスタ２０２（ｉ）は酸化物半導体を用いて形成されている。
ここで、トランジスタ２０１（ｉ）のゲート電極と、トランジスタ２０２（ｉ）のソース電極またはドレイン電極の一方と、容量素子２０３（ｉ）の電極の一方とは、電気的に接続されている。そして、トランジスタ２０２（ｉ）のソース電極またはドレイン電極の他方と、第１信号線Ｓ１とは、電気的に接続され、第２信号線Ｓ２（ｉ）と、トランジスタ２０２（ｉ）のゲート電極とは、電気的に接続され、ワード線ＷＬ（ｉ）と、容量素子２０３（ｉ）の電極の他方とは、電気的に接続されている。
さらに、メモリセル２２０（ｉ１）（ｉ１は２〜ｋｍの整数）が有するトランジスタ２０１（ｉ１）のドレイン電極は、メモリセル２２０（ｉ１−１）が有するトランジスタ２０１（ｉ１−１）のソース電極に接続され、メモリセル２２０（ｉ２）（ｉ２は１〜ｋｍ−１の整数）が有するトランジスタ２０１（ｉ２）のソース電極は、メモリセル２２０（ｉ２＋１）が有するトランジスタ２０１（ｉ２＋１）のドレイン電極に接続される。メモリセル２２０（１）が有するトランジスタ２０１（１）のドレイン電極は、トランジスタ２５５（１）のソース電極に接続され、メモリセル２２０（ｋｍ）が有するトランジスタ２０１（ｋｍ）のソース電極は、トランジスタ２５５（２）のドレイン電極に接続される。トランジスタ２５５（１）のドレイン電極はビット線ＢＬに接続され、トランジスタ２５５（２）のソース電極はソース線ＳＬに接続される。つまり、ソース線ＳＬと、トランジスタ２０１（ｉ）のソース電極とは、トランジスタ（他のメモリセルを構成するものも含む。）を介して接続されている。また、ビット線ＢＬと、トランジスタ２０１（ｉ）のドレイン電極とは、トランジスタ（他のメモリセルを構成するものも含む。）を介して接続されている。
図１５に書き込み回路２１１の一例を示す。第１信号線Ｓ１は、スイッチを介して、書き込み電位Ｖｗｒｉｔｅ又はＶｓ１＿０と電気的に接続されている。上記スイッチは、信号Ｆｗ１及び信号Ｆｗ２によって制御される。
図１６に読み出し回路２１２の一例を示す。読み出し回路２１２は、センスアンプ回路を有する。読み出し回路２１２はビット線ＢＬに電気的に接続されている。ビット線ＢＬはスイッチを介してセンスアンプ回路の入力端子の一方に接続される。センスアンプ回路の入力端子の一方に入力される電位Ｖｉｎをビット線ＢＬの電位とも呼ぶ。センスアンプ回路の入力端子の他方は、読み出し電位Ｖｒｅａｄに接続されている。また、ビット線ＢＬはスイッチを介して電位ＶＢＬ＿０および電位Ｖｐｃとも接続されている。上記スイッチは、信号Ｆｒ１、信号Ｆｒ２、信号Ｆｐｃによって制御される。
次に、図１４に示すＮＡＮＤメモリセル２００の書き込みと読み出しの動作について説明する。ここでは、代表的に、ＮＡＮＤメモリセル２００を構成するメモリセル２２０（ｉ）の動作について説明する。
メモリセル２２０（ｉ）はノードＡ（ｉ）に蓄積される電荷、あるいは電位に応じて、様々な状態をとることができる。そして、トランジスタ２０２（ｉ）のオフ電流が極めて小さい、あるいは実質０であることから、ノードＡ（ｉ）の電荷、あるいは電位は長時間にわたって保持される。以下の説明において、書き込みとは、メモリセル２２０（ｉ）のノードＡ（ｉ）への電荷の充放電を行うことで、メモリセル２２０（ｉ）を所定の状態に移すことをいう。読み出しとは、メモリセル２２０（ｉ）の状態に応じて定まる電位を、所定の電位と比較することをいう。なお、書き込み、或いはデータ書き込みとは、メモリセルに所定のデータを書き込む一連の動作をいう場合もある。また、読み出し、或いはデータ読み出しとは、メモリセルに格納されたデータを読み出す一連の動作をいう場合もある。
メモリセル２２０（ｉ）へ書き込みを行う場合、例えば、ワード線ＷＬ（ｉ）の電位をＶＷＬ＿０（例えば０Ｖ）として容量素子の電極の一方に係る電位を固定する。さらに、第２信号線Ｓ２（ｉ）の電位をＶＳ２＿１（例えばＶｄｄ）としてトランジスタ２０２（ｉ）をオン状態とする。また、ビット線ＢＬと電気的に接続される読み出し回路２１２において、信号Ｆｒ２をアサート（有効化）し、信号Ｆｒ１および信号Ｆｐｃをデアサート（非有効化）する。その結果、ビット線には、電位ＶＢＬ＿０が印加される。また、第１信号線Ｓ１と電気的に接続される書き込み回路２１１において、信号Ｆｗ１をアサートし、信号Ｆｗ２をデアサートして、書き込み状態とする。その結果、第１信号線Ｓ１には書き込むデータに応じた書き込み電位Ｖｗｒｉｔｅが印加される。なお、書き込み終了に当たっては、第１信号線Ｓ１の電位が変化する前に、第２信号線Ｓ２（ｉ）の電位をＶＳ２＿０（例えば０Ｖ）として、トランジスタ２０２（ｉ）をオフ状態にする。
なお、書き込みを行う場合に、トランジスタ２０１（ｉ）のソース電極とドレイン電極のいずれか一方もしくは両方の電位に所定の電位を与えても良い。例えば、ワード線ＷＬ（ｊ）（ｊ＝ｉ＋１〜ｋｍの整数）の電位をＶＷＬ＿１（例えばＶｄｄ）としてトランジスタ２０１（ｊ）（ｊ＝ｉ＋１〜ｋｍの整数）をオン状態とし、選択線ＳＥＬ２の電位をＶＳＥＬ＿１（例えばＶｄｄ）としてトランジスタ２５５（２）をオン状態とし、ソース線ＳＬの電位をＶＳＬ＿０（例えば０Ｖ）としてトランジスタ２０１（ｉ）のソース電極の電位をＶＳＬ＿０としてもよい。
その結果、ノードＡ（ｉ）には、第１信号線Ｓ１の電位Ｖｗｒｉｔｅに応じた電荷が蓄積され、所定の状態に書き込まれる。トランジスタ２０２（ｉ）のオフ電流が極めて小さい、あるいは実質０であることから、トランジスタ２０１（ｉ）のゲート電極の電位は長時間にわたって保持される。
メモリセル２２０（ｉ）から読み出しを行う場合、事前にビット線のプリチャージを行う。プリチャージ期間では、例えば、読み出し回路２１２において、信号Ｆｐｃをアサートし、信号Ｆｒ１および信号Ｆｒ２をデアサートして、ビット線にプリチャージ電位Ｖｐｃを与えておく。そして、選択線ＳＥＬ１の電位をＶＳＥＬ＿１（例えばＶｄｄ）としてトランジスタ２５５（１）をオン状態、ワード線ＷＬ（１）〜ＷＬ（ｋｍ）の電位をＶＷＬｒｅａｄ＿０（例えばＶｄｄ）としてトランジスタ２０１（１）〜２０１（ｋｍ）をオン状態、選択線ＳＥＬ２の電位をＶＳＥＬ＿０（例えば０Ｖ）としてトランジスタ２５５（２）をオフ状態とし、トランジスタ２０１（１）〜２０１（ｋｍ）のソース電極とドレイン電極にプリチャージ電位Ｖｐｃを与える。
プリチャージを行った後、読み出し回路２１２において、信号Ｆｒ１をアサートし、信号Ｆｐｃおよび信号Ｆｒ２をデアサートして、ビット線ＢＬとセンスアンプ回路の入力端子の一方を接続し、センスアンプ回路の入力端子の一方の電位をビット線ＢＬの電位とする。また、選択したワード線ＷＬ（ｊ）の電位をＶＷＬｒｅａｄ＿１（例えば０Ｖ）とする。また、ソース線ＳＬの電位をＶＳＬｒｅａｄ（例えばＶｄｄ）まで引き上げる。その結果、ソース線ＳＬからビット線ＢＬに電流が流れ、ビット線ＢＬの電位が上昇する。ノードＡ（ｊ）の電位をＶＡ（ｊ）として、トランジスタ２０１（ｊ）のしきい値電圧をＶｔｈ（ｊ）とすると、ビット線の電位Ｖｉｎは、略ＶＡ（ｊ）―Ｖｔｈ（ｊ）に充電される。そして、読み出し回路２１２は、Ｖｉｎと読み出し電位Ｖｒｅａｄとを比較することで読み出しを行う。
なお、第１信号線Ｓ１に接続される書き込み回路２１１については、信号Ｆｗ２をアサート、信号Ｆｗ１をデアサートして、第１信号線Ｓ１にはＶＳ１＿０の電位（例えば０Ｖ）を与える。
ビット線に充電される電位について説明する。ビット線は、トランジスタ２０１（１）〜２０１（ｋｍ）の少なくとも一つがオフ状態となると、電流が流れなくなり充電が終了する。ソース電極の電位がＶＳＬｒｅａｄであるときに、トランジスタ２０１（ｉ）（ｉ＝１〜ｋｍの整数）がちょうどオフ状態となるドレイン電極の電位は、ＶＡ（ｉ）―Ｖｔｈ（ｉ）である。つまり、これらの電位のうち最低の電位までビット線が充電されることになる。
以上をふまえると、上記読み出し動作を行うには、ＶＡ（ｊ）―Ｖｔｈ（ｊ）がＶＡ（ｉ）―Ｖｔｈ（ｉ）（ｉ＝１〜ｋｍの整数）のなかで最も低くなるようにし、また、プリチャージ電位はＶＡ（ｊ）―Ｖｔｈ（ｊ）より低くなるようにする。その結果、ビット線の電位Ｖｉｎが、略ＶＡ（ｊ）―Ｖｔｈ（ｊ）に充電される。ＶＡ（ｉ）（ｉはｊを除く１〜ｋｍの整数）は、ワード線電位ＶＷＬｒｅａｄ＿０を高くすることで高くなる。従って、これらを満たすように、ＶＷＬｒｅａｄ＿０やＶｐｃを決めるとよい。
なお、容量素子２０３の容量値Ｃ１と、トランジスタ２０１のゲート容量Ｃ２との関係は、Ｃ１＞Ｃ２とすることが好ましい。こうすることで、ワード線電位を変化させた時のノードＡの電位の変化が大きくなるため、読み出し時のワード線の電位ＶＷＬｒｅａｄ＿０を低く抑えることができる。
なお、読み出しにおいて比較する「ビット線の電位Ｖｉｎ（電位Ｖｉｎ）」には、スイッチ等を介してビット線と接続されたセンスアンプ回路の入力端子のノードの電位が含まれるものとする。
次に、本発明の一態様である書き込み動作について説明する。本発明の一態様の書き込みは、図１７に示すように、第１の書き込み（ばらつき情報取得のための書き込み）、第１の読み出し（ばらつき情報取得のための読み出し）、第２の書き込み（格納するデータの書き込み）の３つのステップを有する。以下、各ステップについて説明する。
第１の書き込みは、メモリセルの初期化を目的とし、メモリセルを所定の状態とすべく行うものである。具体的には、書き込み電位ＶｗｒｉｔｅとしてＶｗｉ（初期化用電位）を用いて、上述の書き込み動作を行う。
第１の読み出しは、メモリセルのばらつき情報を取得することを目的とする。トランジスタ２０１のしきい値電圧Ｖｔｈにはメモリセルごとにばらつきがあり、例えば、図１８（Ａ）に示すような分布を有する。
このようなばらつきにより、第１の書き込みを行った後の第１の読み出しでは、ビット線ＢＬの電位もばらつくことになる。例えば、トランジスタ２０１のしきい値電圧Ｖｔｈのばらつきが図１８（Ａ）である場合、センスアンプ回路の入力端子のノードの電位Ｖｉｎ（或いはビット線ＢＬの電位）のばらつきは、図１８（Ｂ）に示すような分布になる。
そこで、第１の読み出しでは、メモリセルのばらつき情報を取得するために、読み出しに係るビット線の電位Ｖｉｎの詳細な読み出しを行う。具体的には、読み出し回路２１２中のセンスアンプ回路に与えられる読み出し電位Ｖｒｅａｄとして、複数の電位Ｖｒｉ＿０〜Ｖｒｉ＿ｍ（ｍは０より大きい整数）から選ばれたＶｒｉ＿ｊ（ｊは０以上ｍ以下の整数）を用い、ＶｉｎとＶｒｉ＿ｊの比較を行う。当該の比較は、Ｖｒｉ＿ｊにおけるｊを変更して、複数回行う。これにより、読み出しに係るビット線の電位Ｖｉｎが、Ｖｒｉ＿ｊで区切られた区間（Ｖｒｉ＿ｊとＶｒｉ＿（ｊ＋１）とで区切られた区間）のいずれに属するか、判定される。
複数の電位Ｖｒｉ＿ｊ（ｊは０以上ｍ以下の整数）は、例えば、トランジスタ２０１のしきい値分布に対応させて決めることができる。トランジスタ２０１のしきい値分布に対して、これを含む電圧範囲を決めて、これをｍ個の区間に分ける。区間の最低電圧をＶ０とし、区間幅をΔＶｔｈとする。Ｖ０＋ｉ×ΔＶｔｈとＶ０＋（ｉ＋１）×ΔＶｔｈとで区切られた区間を区間ｉと呼ぶこととする（ｉは０以上ｍ−１以下の整数）。複数の電位Ｖｒｉ＿ｊ（ｊは０以上ｍ以下の整数）は、トランジスタ２０１のしきい値電圧ＶｔｈがＶ０＋ｊ×ΔＶｔｈ＜Ｖｔｈ＜Ｖ０＋（ｊ＋１）×ΔＶｔｈを満たす場合に、ビット線の電位ＶｉｎがＶｒｉ＿ｊ＜Ｖｉｎ＜Ｖｒｉ＿（ｊ＋１）を満たすように決めることができる。
上述したように、Ｖｉｎは略ＶＡ−Ｖｔｈとなるため、Ｖｒｉ＿ｊは略ＶＡ−（Ｖ０＋（ｍ−ｊ）×ΔＶｔｈ）と定めることができる。勿論、シミュレーションや実験から定めることが可能である。
なお、書き込み後のメモリセルの状態を表す（ＶＡ−Ｖｔｈ）の分布幅は、ΔＶｔｈによって決定される。ΔＶｔｈが小さい場合、書き込み（格納するデータの書き込み）後のメモリセルの状態の分布は狭くなり、ΔＶｔｈが大きい場合、書き込み後のメモリセルの状態の分布は広くなる。ΔＶｔｈは、メモリセルに書き込むデータの多値の度合い”ｎ”や電源電位等を考慮して決定すれば良い。
次に、第１の読み出しにおいて、複数の電位Ｖｒｉ＿０〜Ｖｒｉ＿ｍ（ｍは０より大きい整数）を用いた複数回の比較の方法を説明する。
代表的な方法としては、複数の電位Ｖｒｉ＿０〜Ｖｒｉ＿（ｍ−１）を順にｍ−１回の比較を行うことで、メモリセルのトランジスタ２０１のしきい値電圧Ｖｔｈがどの区間に属するかを判定する方法がある。
また、図１９に示すように、比較結果をフィードバックして繰り返し比較する方法を取ることも可能である。以下、図１９を用いて、ｍ＝８の場合について、メモリセルのトランジスタ２０１のしきい値電圧Ｖｔｈがどの区間に属するかを判定する方法を説明する。なお、図１９に示す方法では、３回の比較を行う。
まず、読み出し電位Ｖｒｅａｄとして、複数の電位Ｖｒｉ＿０〜Ｖｒｉ＿８の中央付近の電位である、電位Ｖｒｉ＿４を用いて、電位Ｖｉｎとの１回目の比較を行う。１回目の比較の結果、センスアンプ回路の出力が”０”（ＳＡ＿ＯＵＴ＝”０”）、つまり、Ｖｉｎ＜Ｖｒｉ＿４の場合には、複数の電位Ｖｒｉ＿１〜Ｖｒｉ＿４の中央付近の電位である、電位Ｖｒｉ＿２を読み出し電位Ｖｒｅａｄとして、電位Ｖｉｎとの２回目の比較を行う。また、センスアンプ回路の出力が”１”（ＳＡ＿ＯＵＴ＝”１”）、つまり、Ｖｉｎ＞Ｖｒｉ＿４の場合には、複数の電位Ｖｒｉ＿４〜Ｖｒｉ＿７の中央付近の電位である、電位Ｖｒｉ＿６を読み出し電位Ｖｒｅａｄとして、電位Ｖｉｎとの２回目の比較を行う。
電位Ｖｒｉ＿２を読み出し電位Ｖｒｅａｄとする比較の結果、ＳＡ＿ＯＵＴ＝”０”、つまりＶｉｎ＜Ｖｒｉ＿２の場合には、電位Ｖｒｉ＿１を読み出し電位Ｖｒｅａｄとして、電位Ｖｉｎとの３回目の比較を行う。同様に、ＳＡ＿ＯＵＴ＝”１”、つまり、Ｖｉｎ＞Ｖｒｉ＿２の場合には、電位Ｖｒｉ＿３を読み出し電位Ｖｒｅａｄとして、電位Ｖｉｎとの３回目の比較を行う。同様に、電位Ｖｒｉ＿６を読み出し電位Ｖｒｅａｄとする比較の結果、ＳＡ＿ＯＵＴ＝”０”、つまり、Ｖｉｎ＜Ｖｒｉ＿６の場合、電位Ｖｒｉ＿５を読み出し電位Ｖｒｅａｄとして、電位Ｖｉｎとの３回目の比較を行う。同様に、ＳＡ＿ＯＵＴ＝”１”、つまり、Ｖｉｎ＞Ｖｒｉ＿６の場合、電位Ｖｒｉ＿７を読み出し電位Ｖｒｅａｄとして、電位Ｖｉｎとの３回目の比較を行う。
３回目の比較の結果、Ｖｉｎ＜Ｖｒｉ＿１の場合には、メモリセルのトランジスタ２０１のしきい値電圧Ｖｔｈは、区間０に属すると判定される。以下同様に、Ｖｉｎ＞Ｖｒｉ＿１なら区間１に、Ｖｉｎ＜Ｖｒｉ＿３なら区間２に、Ｖｉｎ＞Ｖｒｉ＿３なら区間３に、Ｖｉｎ＜Ｖｒｉ＿５なら区間４に、Ｖｉｎ＞Ｖｒｉ＿５なら区間５に、Ｖｉｎ＜Ｖｒｉ＿７なら区間６に、Ｖｉｎ＞Ｖｒｉ＿７なら区間７に、それぞれ属すると判定される。以上のように、比較結果をフィードバックして繰り返し比較することにより、区間がｍ＝２Ｍ個の場合でも、比較の回数をＭ回に低減して第１の読み出しを行うことができる。
なお、第１の読み出しにおいて複数回の比較を行う際には、初回の比較以外には、ビット線の充放電を伴わないため、高速な読み出しが可能である。
なお、第１の読み出しにおいて、複数の電位Ｖｒｉ＿０〜Ｖｒｉ＿ｍ（ｍは０より大きい整数）を用いた比較の方法として、複数回の比較を行う例を説明したが、１回だけの比較を行うことも可能である。具体的には、読み出し回路に、センスアンプ回路をｍ−１個設ければよい。
次に、第２の書き込み（格納するデータの書き込み）では、メモリセルに所望のデータを書き込む。データとして、”０”〜”ｎ−１”のｎ値を書き込むこととする。また、トランジスタ２０１のしきい値電圧が代表値Ｖｔｈ＿ｔｙｐであるメモリセルにデータ”ｉ”（ｉ＝０〜ｎの整数）を書き込む際の書き込み電位をＶｗ＿ｉとする。
第２の書き込みでは、メモリセルにデータ”ｉ”を書き込む場合に、メモリセルがどの区間に属するかに基づいて補正した書き込み電位を用いて書き込みを行う。例えば、トランジスタ２０１のしきい値電圧の代表値Ｖｔｈ＿ｔｙｐを含む区間を区間ｉ０とする。このとき、区間ｉ０＋ｋ（ｋは−ｉ０〜ｍ−１−ｉ０の整数）での補正電圧はｋ×ΔＶｔｈとなる。表１にトランジスタ２０１のしきい値電圧の各区間の範囲に対応する、しきい値電圧と、補正電圧との関係を示す。
例えば、区間ｉ０では補正電圧０、区間ｉ０よりΔＶｔｈだけ大きい隣の区間では、補正電圧をΔＶｔｈとし、区間ｉ０よりΔＶｔｈだけ小さい隣の区間では、補正電圧を−ΔＶｔｈとする。そして、メモリセルが区間（ｉ０＋ｋ）に属する場合、補正した書き込み電位であるＶｗ＿ｉ＋ｋ×ΔＶｔｈを用いて書き込みを行う。
このような書き込みを行うことで、書き込み後の状態の分布を狭くすることができる。その結果、多値の度合を向上させることが可能である。また、本発明の一態様である書き込み動作では、初回に一度書き込んで読み出すだけであるから、従来のベリファイ書き込み動作が、書き込みと読み出しを何回も繰り返すのと比較して、高速な書き込みを実現することができる。
なお、図２０に、補正を行わない場合（つまり補正電圧をすべて０Ｖとした場合）のデータ書き込み後の一例（図２０（Ａ））と、補正を行った場合のデータ書き込み後の一例（図２０（Ｂ））をそれぞれ示す。図２０（Ａ）では、書き込み電位はメモリセルに依らず一定であり、書き込み後の状態は、トランジスタ２０１のしきい値電圧の分布と同程度の分布を有する。その結果、例えばメモリセルは４値以下の状態しか格納することができない。一方、図２０（Ｂ）では、書き込み電位がメモリセル毎に補正されるため、書き込み後の状態は、ΔＶｔｈ程度の狭い分布を有する。その結果、例えばメモリセルは１６値の状態を格納することができる。
次に、本発明の一態様に係る読み出し動作（格納されたデータの読み出し動作）について説明する。
データとして、”０”〜”ｎ−１”のｎ値を読み出すためには、読み出し電位Ｖｒｅａｄとして複数の電位Ｖｒ＿０〜Ｖｒ＿ｎ−２（ｎ−２は０より大きい整数）から選ばれた電位Ｖｒ＿ｊ（ｊ＝０〜ｎ−２の整数）を用いて、複数回の比較を行う。読み出し電位Ｖｒ＿ｊは、データ”ｊ”のメモリセルを読み出したときの電位Ｖｉｎの値と、データ”ｊ＋１”のメモリセルを読み出したときの電位Ｖｉｎの値の間の電位となるように決める。
複数の電位Ｖｒ＿０〜Ｖｒ＿ｎ−２（ｎ−２は０より大きい整数）を用いて複数回の比較を行う方法の一例を説明する。例えば、複数の電位Ｖｒ＿０〜Ｖｒ＿ｎ−２を順にｎ−１回の比較を行うことで、メモリセルの状態がデータ”０”〜”ｎ−１”のどの状態にあるかを判定することができる。また、第１の読み出し動作で図１９を用いて説明した方法と同様な方法を用いることも可能である。その結果、少ない比較回数で読み出すこともできる。さらに、センスアンプ回路をｎ−１個設けて、１回の比較で読み出しを行うことも可能である。
具体的な動作電圧（電位）の一例を表２に示す。例えば、多値の度合をｎ＝１６、電源電位をＶｄｄ＝２．１Ｖ、トランジスタ２０１のしきい値電圧の代表値をＶｔｈ＿ｔｙｐ＝０．３Ｖ、トランジスタ２０１のしきい値電圧の区間幅をΔＶｔｈ＝０．０４Ｖ、トランジスタ２０１のしきい値電圧の区間数、及び第１の読み出しのＶｉｎの区間数をｍ＝８、トランジスタ２０２のしきい値電圧を０．１Ｖ、容量比をＣ１／Ｃ２＝１とした場合の例を示す。第１の書き込みの書き込み電位をＶｗｉ＝０．９８Ｖ、読み出しのワード線電位をＶＷＬｒｅａｄ＿１＝０Ｖ、ＶＷＬｒｅａｄ＿０＝４Ｖ、プリチャージ電位をＶｐｃ＝０Ｖ、ソース線電位をＶＳＬｒｅａｄ＝２．１Ｖとすることができる。非選択のワード線電位ＶＷＬｒｅａｄ＿０がＶｄｄより高電位となっているが、容量比をＣ１／Ｃ２＞１と大きくすることで非選択のワード線電位ＶＷＬｒｅａｄ＿０を下げることができ、好ましい。
また、トランジスタ２０１のしきい値電圧の各区間の範囲に対応する補正電圧は表３に示す値を、第１の読み出しに係る読み出し電位Ｖｒｉ＿ｉ（ｉ＝０〜８の整数）は表４に示す値を、第２の書き込みの補正前書き込み電位Ｖｗ＿ｉ（ｉ＝０〜１５の整数）は表５に示す値を、格納されたデータの読み出しに係る読み出し電位Ｖｒ＿ｉ（ｉ＝０〜１４の整数）は表６に示す値を、それぞれ用いることができる。このような電圧値を用いることで、ワード線電位ＶＷＬｒｅａｄ＿０を除いて、Ｇｎｄ〜Ｖｄｄ間の電位で書き込み動作および読み出し動作を行うことができる。
具体的な動作電圧（電位）の別の一例を表７に示す。ここでは、読み出し時の駆動電位として負電位を用いる場合を説明する。例えば、多値の度合をｎ＝１６、電源電位をＶｄｄ＝２．１Ｖ、トランジスタ２０１のしきい値電圧の代表値をＶｔｈ＿ｔｙｐ＝０．３Ｖ、トランジスタ２０１のしきい値電圧の区間幅をΔＶｔｈ＝０．０４Ｖ、トランジスタ２０１のしきい値電圧の区間数、及び第１の読み出しのＶｉｎの区間数をｍ＝８、トランジスタ２０２のしきい値電圧を０．１Ｖ、容量比をＣ１／Ｃ２＝３とした場合の例を示す。
第１の書き込みに係る書き込み電位をＶｗｉ＝１．７３Ｖ、読み出しのワード線電位をＶＷＬｒｅａｄ＿１＝−１Ｖ、ＶＷＬｒｅａｄ＿０＝２．１Ｖ、プリチャージ電位をＶｐｃ＝−１Ｖ、ソース線電位をＶＳＬｒｅａｄ＝２．１Ｖとすることができる。非選択のワード線電位ＶＷＬｒｅａｄ＿０をＶｄｄとした代わりに、選択したワード線の電位ＶＷＬｒｅａｄ＿１を負電位とした駆動方法である。
第１の書き込みに係る書き込み電位をＶｗｉ＝１．７３Ｖとしたが、特にこの電位である必要はない。読み出し動作では、読み出しのワード線電位を１Ｖ下げて、ＶＷＬｒｅａｄ＿１＝−１Ｖとするときに、容量比がＣ１／Ｃ２＝３であるから、ノードＡは０．７５Ｖ低下する。その結果、ノードＡの電位は０．９８Ｖとなる。つまり、Ｖｗｉ＝１．７３Ｖは、表２を用いて示した具体的な動作電圧における、Ｖｗｉ＝０．９８Ｖと対応させた電位である。
なお、読み出しにおいてワード線を負電位とする場合には、第２信号線Ｓ２もワード線と同じ負電位を与えることとする。つまり、読み出しにおいて選択した行の第２信号線Ｓ２は−１Ｖとする。また、負電位の信号を扱う周辺回路部においても、接地電位も負電位とする必要がある。特に、読み出し回路の接地電位も負電位とすることとする。
なお、負電位を用いる場合においても、容量比をＣ１／Ｃ２＞１と大きくすることで選択のワード線電位ＶＷＬｒｅａｄ＿１の絶対値を小さくできるため、好ましい。
また、トランジスタ２０１のしきい値電圧の各区間の範囲に対応する補正電圧は表３に示す値を、第１の読み出しに係る読み出し電位Ｖｒｉ＿ｉ（ｉ＝０〜８の整数）は表４に示す値を、第２の書き込みの補正前書き込み電位Ｖｗ＿ｉ（ｉ＝０〜１５の整数）は表５に示す値を、格納されたデータの読み出しに係る読み出し電位Ｖｒ＿ｉ（ｉ＝０〜１４の整数）は表８に示す値を、それぞれ用いることができる。
格納されたデータの読み出しに係る読み出し電位Ｖｒ＿ｉ（ｉ＝０〜１４の整数）は、上述した具体的な電位Ｖｒ＿ｉと同様にして決めればよい。つまり、読み出し電位Ｖｒ＿ｊは、データ”ｊ”のメモリセルを読み出したときの電位Ｖｉｎの値と、データ”ｊ＋１”のメモリセルを読み出したときの電位Ｖｉｎの値の間の電位となるように決める。上述した具体例と比較すると、書き込んだ電位が高い場合には、読み出し時のワード線電位ＶＷＬｒｅａｄ＿１が１Ｖ低く、容量比がＣ１／Ｃ２＝３であることから、電位Ｖｉｎは０．７５Ｖだけ低くなる。従って、電位Ｖｒ＿ｉも０．７５Ｖだけ低くなる。書き込んだ電位が低い場合には、ワード線電位を下げた結果、トランジスタ２０１がオフ状態となる。その場合には、容量比は十分大きくなり（Ｃ１＞＞Ｃ２）、電位Ｖｉｎの低下する幅も書き込み電位によって変わってくる。
以上のように、本発明の一態様の書き込みは、第１の書き込み（ばらつき情報取得のための書き込み）、第１の読み出し（ばらつき情報取得のための読み出し）、第２の書き込み（格納するデータの書き込み）の３つのステップを有する。第１の書き込みと第１の読み出しを行うことで、メモリセルのばらつき情報を取得し、第２の書き込みにおいて、取得したメモリセルのばらつき情報をもとに補正した書き込み電圧を用いて所定のデータをメモリセルに書き込むことを特徴とする。その結果、書き込み後の状態の分布を狭くすることが可能となる。本発明の一態様の書き込みは、上述したメモリセルのノードＡへの電荷の充放電である書き込みの駆動方法や、メモリセルの状態に応じて定まる電位を、所定の電位と比較する読み出しの駆動方法に限定されるものではない。例えば、読み出しの駆動方法として、ソース線電位を持ち上げてビット線を充電する方法を例を挙げて説明したが、ワード線電位を制御することで選択したメモリセルのトランジスタ２０１がオン状態かオフ状態かを制御し、ＮＡＮＤメモリセルのコンダクタンスによって決まる電位ＶｉｎをＶｒｅａｄと比較することも可能である。
図２１に、ｋｒ×（ｋｃ×ｋｗ）のＮＡＮＤメモリセルアレイを有する本発明の一態様に係る半導体装置のブロック回路図の一例を示す。例えば、多値の度合いがｎ＝４であれば、記憶容量は２×ｋｍ×ｋｒ×（ｋｃ×ｋｗ）ビット、ｎ＝１６であれば、記憶容量は４×ｋｍ×ｋｒ×（ｋｃ×ｋｗ）ビットとなる。一般に、ｎ＝２ｋ（ｋは１以上の整数）であれば、２値の場合と比較して、メモリ容量はｋ倍となる。
図２１に示す半導体装置は、ｋｍ×ｋｒ本のワード線ＷＬ（１＿１）〜ＷＬ（ｋｒ＿ｋｍ）及び第２信号線Ｓ２（１＿１）〜Ｓ２（ｋｒ＿ｋｍ）と、ｋｃ×ｋｗ本のビット線ＢＬ（１＿１）〜ＢＬ（ｋｗ＿ｋｃ）及び第１信号線Ｓ１（１＿１）〜Ｓ１（ｋｗ＿ｋｃ）と、複数のＮＡＮＤメモリセル２００（１、１）〜２００（ｋｒ、ｋｗ＿ｋｃ）が縦ｋｒ個（行）×横（ｋｃ×ｋｗ）個（列）（ｋｒ、ｋｃ、ｋｗは自然数）のマトリクス状に配置されたメモリセルアレイ２１０と、読み出し回路２１２、書き込み回路２１１、複数のマルチプレクサ２１９、第２信号線及びワード線の駆動回路２１３、列デコーダ２１４、アドレスバッファ２１５、データバッファ２１８、電位生成回路２１７、制御回路２１６などの周辺回路によって構成されている。他の周辺回路として、リフレッシュ回路等が設けられてもよい。なお、ｋｃは列デコーダ２１４によって独立に選択できる列の数、ｋｗは同時に選択される列の数、ｋｒはＮＡＮＤメモリセルの行数、ｋｍはＮＡＮＤメモリセルを構成するメモリセルの行数である。
ＮＡＮＤメモリセル２００は、図１４に示した回路を用いることができる。各ＮＡＮＤメモリセルの代表として、ＮＡＮＤメモリセル２００（ｉ、ｊ）を考える。ここで、ＮＡＮＤメモリセル２００（ｉ、ｊ）（ｉは１以上ｋｒ以下の整数、ｊは１以上ｋｃ×ｋｗ以下の整数）は、ビット線ＢＬ（ｊ）、第１信号線Ｓ１（ｊ）、ワード線ＷＬ（ｉ＿１）〜ＷＬ（ｉ＿ｋｍ）及び第２信号線Ｓ２（ｉ＿１）〜Ｓ２（ｉ＿ｋｍ）、ソース線ＳＬ（ｊ）にそれぞれ接続されている。また、ビット線ＢＬ（１＿１）〜ＢＬ（ｋｗ＿ｋｃ）及び第１信号線Ｓ１（１＿１）〜Ｓ１（ｋｗ＿ｋｃ）は、マルチプレクサ２１９に接続されている。ワード線ＷＬ（１＿１）〜ＷＬ（ｋｒ＿ｋｍ）、第２信号線Ｓ２（１＿１）〜Ｓ２（ｋｒ＿ｋｍ）及び選択線ＳＥＬ１（１）〜ＳＥＬ１（ｋｒ）、ＳＥＬ２（１）〜ＳＥＬ２（ｋｒ）はワード線及び第２信号線の駆動回路２１３にそれぞれ接続されている。
次に、各回路について説明する。書き込み回路２１１、読み出し回路２１２は、それぞれ図１５、図１６に示した回路を用いることができる。
マルチプレクサ２１９は、列デコーダ２１４の出力信号を制御信号として入力し、ｋｃ本のビット線から選択されたビット線を読み出し回路２１２に接続する。具体的には、ｋｃ本の制御信号のうち一本の信号がアサートされ、アサートされた制御信号が制御するビット線をＢＬ＿Ｓ線と接続する。また、マルチプレクサ２１９は、ｋｃ本の第１信号線Ｓ１から選択された第１信号線を書き込み回路２１１に接続する。具体的には、ｋｃ本の制御信号のうち一本の信号がアサートされ、アサートされた制御信号が制御する第１信号線をＳ１＿Ｓ線と接続する。
なお、ｋｃ＝１の構成の半導体装置とする場合、列デコーダ２１４およびマルチプレクサ２１９を設ける必要はない。この場合、書き込み回路２１１と第１信号線Ｓ１を直接接続させ、読み出し回路２１２とビット線ＢＬを直接接続させればよい。
列デコーダ２１４は、アドレスバッファ２１５より出力される列アドレスや、制御回路２１６より出力される制御信号等を入力信号とし、アドレスが指定する出力信号をアサートし、他の出力信号をデアサートする。
第２信号線及びワード線の駆動回路２１３は、アドレスバッファ２１５より出力される行アドレスや、制御回路２１６より出力される制御信号等を入力信号とし、アドレスが指定するワード線及び第２信号線と、同じ行のＮＡＮＤメモリセルに接続されるそれ以外のワード線及び第２信号線と、異なる行のＮＡＮＤメモリセルに接続されるワード線及び第２信号線と、にそれぞれ所定の電位を印加する。
電位生成回路２１７は、制御回路２１６が出力する制御信号にしたがって、書き込み電位Ｖｗｒｉｔｅ、読み出し電位Ｖｒｅａｄ、プリチャージ電位Ｖｐｃ等を出力する。書き込み電位Ｖｗｒｉｔｅは、第１の書き込み動作では、Ｖｗｉを、第２の書き込み動作では、書き込みデータと第１の読み出し結果に応じて、補正した書き込み電位に応じて、Ｖｗ＿ｊ（ｊ＝０〜ｎ−１の整数）のいずれかの電位を出力する。読み出し電位Ｖｒｅａｄは、データ読み出し動作ではＶｒ＿ｊ（ｊ＝０〜ｎ−２の整数）のいずれかの電位を、第１の読み出し動作ではＶｒｉ＿ｊ（ｊ＝０〜ｍ＋１）のいずれかの電位を出力する。これらの電位は、制御回路の出力信号によって指定される。例えば、制御回路から出力された電圧レベルを表すデジタル信号を入力信号とするデジタルアナログコンバータ（ＤＡＣ）を有していてもよい。
なお、電位生成回路２１７は、複数の書き込み電位Ｖｗｒｉｔｅ、および複数の読み出し電位Ｖｒｅａｄを出力しても良い。例えば、書き込み回路２１１が複数ある場合で、それぞれに異なる電位を書き込む必要がある場合には、複数の書き込み電位Ｖｗｒｉｔｅによって、それぞれの書き込み回路２１１に、適切な電位を供給することができる。また、例えば、読み出し回路２１２が複数ある場合で、図１９に示すように、比較結果をフィードバックして繰り返し比較する方法を取る場合には、複数の読み出し電位Ｖｒｅａｄによって、それぞれの読み出し回路２１２に、適切な電位を供給することができる。
アドレスバッファ２１５は、半導体装置に入力されるアドレス信号や制御信号回路から出力される制御信号を入力信号とし、制御信号に従って、所定のタイミングで所定の列アドレスや行アドレスを出力する。アドレスレジスタを有していても良い。
データバッファ２１８は、半導体装置に入力されるＤｉｎ信号や読み出し回路２１２からの出力信号や制御回路２１６から出力される制御信号を入力信号とし、書き込み回路２１１に入力する信号や半導体装置から出力されるＤｏｕｔ信号や制御回路２１６に入力する信号を出力信号とする。データバッファ２１８は、データレジスタを有し、制御信号に従って、所定のタイミングで各種入力信号をデータレジスタに格納する。制御回路２１６に入力する出力信号は、書き込み電位Ｖｗｒｉｔｅや読み出し電位Ｖｒｅａｄを選択するために必要な信号で、メモリセルに書き込むデータやメモリセルから読み出したデータ等である。
制御回路２１６は、半導体装置に入力されるＷＥ、ＲＥ、ＣＬＫ等の信号やデータバッファ２１８からの出力信号を入力信号とし、電位生成回路２１７、アドレスバッファ２１５、データバッファ２１８、列デコーダ２１４、第２信号線及びワード線の駆動回路２１３等へ各種制御信号を出力する。制御信号は、データ書き込み動作やデータ読み出し動作を実行するためのタイミング制御信号や使用する電位等の情報を有する制御信号である。特に、第２の書き込み動作においては、書き込み電位の情報と補正電圧の情報から補正した書き込み電位の情報を生成し、出力する。制御回路２１６は、書き込み電位の情報と補正電圧の情報から補正した書き込み電位の情報を生成するためのＲＯＭを有していても良い。例えば、書き込み電位の情報を４ビット、補正電圧の情報を３ビット、補正した書き込み電位を６ビットで表す場合には、８ｋｂｉｔのＲＯＭを有していてもよい。或いは、書き込み電位の情報と補正電圧の情報から補正した書き込み電位の情報を生成するための演算回路を有していてもよい。
なお、本実施の形態では、読み出し電位Ｖｒｅａｄを電位生成回路２１７で生成する構成としたが、読み出し電位Ｖｒｅａｄを他の構成によって生成することも可能である。例えば、参照メモリセルを設ける方法がある。参照メモリセルを用いて、メモリセルを選択してＶｉｎを生成する回路構成と同じ回路構成を設けることで、Ｖｒｅａｄを生成することが可能である。Ｖｒｅａｄの値は、参照メモリセルのノードＡの電位を制御することで制御することができる。
本実施の形態に係る半導体装置は、トランジスタ２０２の低オフ電流特性により、極めて長時間にわたり情報を保持することが可能である。つまり、ＤＲＡＭなどで必要とされるリフレッシュ動作が不要であり、消費電力を抑制することができる。また、実質的な不揮発性の記憶装置として用いることが可能である。
また、トランジスタ２０２のスイッチング動作によって情報の書き込みなどを行うため、高い電圧を必要とせず、素子の劣化の問題もない。さらに、トランジスタのオン、オフによって、情報の書き込みや消去が行われるため、高速な動作も容易に実現しうる。また、トランジスタに入力する電位を制御することで情報を直接書き換えることが可能である。これにより、フラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。
また、酸化物半導体以外の材料を用いたトランジスタは酸化物半導体を用いたトランジスタと比較して、さらなる高速動作が可能なため、これを用いることにより、記憶内容の読み出しを高速に行うことが可能である。
また、本実施の形態に係る半導体装置は多値型なので、面積あたりの記憶容量を大きくすることができる。よって、半導体装置の小型化、高集積化を図ることができる。
上述したように、メモリセルのばらつき情報を取得し、ばらつき情報に応じた書き込み電位をメモリセルに書き込むことによって、書き込み後のメモリセルの状態の分布を狭くすることができる。その結果、多値の度合を向上させることが可能である。本発明の一態様である書き込み動作では、フローティングとなるノードの電位を直接制御することができるので、第１の書き込み、第１の読み出し、第２の書き込みという３ステップの書き込み動作によって高精度のしきい値電圧制御を実現することができる。その結果、従来のベリファイ書き込み動作が、書き込みと読み出しを何回も繰り返すのと比較して、高速な書き込みを実現することができる。
（実施の形態３）
本実施の形態では、先の実施の形態で得られる半導体装置を搭載した電子機器の例について図２４を用いて説明する。先の実施の形態で得られる半導体装置は、電力の供給がない場合でも、情報を保持することが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も高速である。このため、当該半導体装置を用いて新たな構成の電子機器を提供することが可能である。なお、先の実施の形態に係る半導体装置は、集積化されて回路基板などに実装され、各電子機器の内部に搭載されることになる。
図２４（Ａ）は、先の実施の形態に係る半導体装置を含むノート型のパーソナルコンピュータであり、本体３０１、筐体３０２、表示部３０３、キーボード３０４などによって構成されている。本発明の一態様に係る半導体装置をノート型のパーソナルコンピュータに適用することで、電力の供給がない場合でも、情報を保持することが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も高速である。このため、本発明の一態様に係る半導体装置をノート型のパーソナルコンピュータに適用することは好適である。
図２４（Ｂ）は、先の実施の形態に係る半導体装置を含む携帯情報端末（ＰＤＡ）であり、本体３１１には表示部３１３と、外部インターフェイス３１５と、操作ボタン３１４等が設けられている。また操作用の付属品としてスタイラス３１２がある。本発明の一態様に係る半導体装置をＰＤＡに適用することで、電力の供給がない場合でも、情報を保持することが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も高速である。このため、本発明の一態様に係る半導体装置をＰＤＡに適用することは好適である。
図２４（Ｃ）には、先の実施の形態に係る半導体装置を含む電子ペーパーの一例として、電子書籍３２０を示す。電子書籍３２０は、筐体３２１および筐体３２３の２つの筐体で構成されている。筐体３２１および筐体３２３は、軸部３３７により一体とされており、該軸部３３７を軸として開閉動作を行うことができる。このような構成により、電子書籍３２０は、紙の書籍のように用いることが可能である。本発明の一態様に係る半導体装置を電子ペーパーに適用することで、電力の供給がない場合でも、情報を保持することが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も高速である。このため、本発明の一態様に係る半導体装置を電子ペーパーに適用することは好適である。
筐体３２１には表示部３２５が組み込まれ、筐体３２３には表示部３２７が組み込まれている。表示部３２５および表示部３２７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図２４（Ｃ）では表示部３２５）に文章を表示し、左側の表示部（図２４（Ｃ）では表示部３２７）に画像を表示することができる。
また、図２４（Ｃ）では、筐体３２１に操作部などを備えた例を示している。例えば、筐体３２１は、電源３３１、操作キー３３３、スピーカー３３５などを備えている。操作キー３３３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍３２０は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍３２０は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
なお、電子ペーパーは、情報を表示するものであればあらゆる分野に適用することが可能である。例えば、電子書籍以外にも、ポスター、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示などに適用することができる。
図２４（Ｄ）は、先の実施の形態に係る半導体装置を含む携帯電話機である。当該携帯電話機は、筐体３４０および筐体３４１の二つの筐体で構成されている。筐体３４１は、表示パネル３４２、スピーカー３４３、マイクロフォン３４４、ポインティングデバイス３４６、カメラ用レンズ３４７、外部接続端子３４８などを備えている。また、筐体３４０は、当該携帯電話機の充電を行う太陽電池セル３４９、外部メモリスロット３５０などを備えている。また、アンテナは筐体３４１に内蔵されている。本発明の一態様に係る半導体装置を携帯電話機に適用することで、電力の供給がない場合でも、情報を保持することが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も高速である。このため、本発明の一態様に係る半導体装置を携帯電話機に適用することは好適である。
表示パネル３４２はタッチパネル機能を備えており、図２４（Ｄ）には映像表示されている複数の操作キー３４５を点線で示している。なお、当該携帯電話は、太陽電池セル３４９で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路を実装している。また、上記構成に加えて、非接触ＩＣチップ、小型記録装置などを内蔵した構成とすることもできる。
表示パネル３４２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル３４２と同一面上にカメラ用レンズ３４７を備えているため、テレビ電話が可能である。スピーカー３４３およびマイクロフォン３４４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体３４０と筐体３４１はスライドし、図２４（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
外部接続端子３４８はＡＣアダプタやＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電やデータ通信が可能になっている。また、外部メモリスロット３５０に記録媒体を挿入し、より大量のデータの保存および移動に対応できる。また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
図２４（Ｅ）は、先の実施の形態に係る半導体装置を含むデジタルカメラである。当該デジタルカメラは、本体３６１、表示部（Ａ）３６７、接眼部３６３、操作スイッチ３６４、表示部（Ｂ）３６５、バッテリー３６６などによって構成されている。本発明の一態様に係る半導体装置をデジタルカメラに適用することで、電力の供給がない場合でも、情報を保持することが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も高速である。このため、本発明の一態様に係る半導体装置をデジタルカメラに適用することは好適である。
図２４（Ｆ）は、先の実施の形態に係る半導体装置を含むテレビジョン装置である。テレビジョン装置３７０では、筐体３７１に表示部３７３が組み込まれている。表示部３７３により、映像を表示することが可能である。なお、ここでは、スタンド３７５により筐体３７１を支持した構成を示している。
テレビジョン装置３７０の操作は、筐体３７１が備える操作スイッチや、別体のリモコン操作機３８０により行うことができる。リモコン操作機３８０が備える操作キー３７９により、チャンネルや音量の操作を行うことができ、表示部３７３に表示される映像を操作することができる。また、リモコン操作機３８０に、当該リモコン操作機３８０から出力する情報を表示する表示部３７７を設ける構成としてもよい。本発明の一態様に係る半導体装置をテレビジョン装置に適用することで、電力の供給がない場合でも、情報を保持することが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も高速である。このため、本発明の一態様に係る半導体装置をテレビジョン装置に適用することは好適である。
なお、テレビジョン装置３７０は、受信機やモデムなどを備えた構成とするのが好適である。受信機により、一般のテレビ放送の受信を行うことができる。また、モデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことが可能である。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１２ 絶縁層
１１４ 不純物領域
１１６ チャネル形成領域
１１８ サイドウォール絶縁層
１２０ 高濃度不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２６ 層間絶縁層
１２８ 層間絶縁層
１３０ａ ソース電極またはドレイン電極
１３０ｂ ソース電極またはドレイン電極
１３０ｃ 電極
１３２ 絶縁層
１３４ 導電層
１３６ａ 電極
１３６ｂ 電極
１３６ｃ 電極
１３６ｄ ゲート電極
１３８ ゲート絶縁層
１４０ 酸化物半導体層
１４２ａ ソース電極またはドレイン電極
１４２ｂ ソース電極またはドレイン電極
１４４ 保護絶縁層
１４６ 層間絶縁層
１４８ 導電層
１５０ａ 電極
１５０ｂ 電極
１５０ｃ 電極
１５０ｄ 電極
１５０ｅ 電極
１５２ 絶縁層
１５４ａ 電極
１５４ｂ 電極
１５４ｃ 電極
１５４ｄ 電極
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１６６ トランジスタ
２００ メモリセル
２０１ トランジスタ
２０２ トランジスタ
２０３ 容量素子
２１０ メモリセルアレイ
２１１ 書き込み回路
２１２ 読み出し回路
２１３ 駆動回路
２１４ 列デコーダ
２１５ アドレスバッファ
２１６ 制御回路
２１７ 電位生成回路
２１８ データバッファ
２１９ マルチプレクサ
２２０ メモリセル
２５５ トランジスタ
３０１ 本体
３０２ 筐体
３０３ 表示部
３０４ キーボード
３１１ 本体
３１２ スタイラス
３１３ 表示部
３１４ 操作ボタン
３１５ 外部インターフェイス
３２０ 電子書籍
３２１ 筐体
３２３ 筐体
３２５ 表示部
３２７ 表示部
３３１ 電源
３３３ 操作キー
３３５ スピーカー
３３７ 軸部
３４０ 筐体
３４１ 筐体
３４２ 表示パネル
３４３ スピーカー
３４４ マイクロフォン
３４５ 操作キー
３４６ ポインティングデバイス
３４７ カメラ用レンズ
３４８ 外部接続端子
３４９ 太陽電池セル
３５０ 外部メモリスロット
３６１ 本体
３６３ 接眼部
３６４ 操作スイッチ
３６５ 表示部（Ｂ）
３６６ バッテリー
３６７ 表示部（Ａ）
３７０ テレビジョン装置
３７１ 筐体
３７３ 表示部
３７５ スタンド
３７７ 表示部
３７９ 操作キー
３８０ リモコン操作機

Claims (6)

  1. ソース線と、
    ビット線と、
    第１信号線と、
    複数の第２信号線と、
    複数のワード線と、
    前記ソース線と前記ビット線との間に、直列に接続された複数のメモリセルと、
    入力されたアドレス信号によって指定されたメモリセルを選択するように、前記複数の第２信号線および前記複数のワード線を駆動する、第２信号線およびワード線の駆動回路と、
    書き込み電位を前記第１信号線に出力する、書き込み回路と、
    前記指定されたメモリセルに接続された前記ビット線から入力されるビット線の電位と、複数の読み出し電位とを比較する読み出し回路と、
    前記ビット線の電位と前記複数の読み出し電位の比較結果に基づいて複数の補正電圧のいずれかを選択する制御回路と、
    前記書き込み電位及び前記複数の読み出し電位を生成して、前記書き込み回路および前記読み出し回路に供給する、電位生成回路と、
    を有し、
    前記複数のメモリセルの一は、
    第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、
    第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、
    容量素子と、
    絶縁層と、
    を有し、
    前記第１のトランジスタは、半導体材料を含む基板に設けられ、
    前記第２のトランジスタは酸化物半導体層を含んで構成され、
    前記絶縁層は、前記第１のゲート電極上方に設けられ、
    前記第２のゲート電極、前記第２のソース電極、前記第２のドレイン電極、および前記酸化物半導体層は、前記絶縁層上方に設けられ、
    前記第１のゲート電極と、前記第２のソース電極または前記第２のドレイン電極の一方と、前記容量素子の電極の一方とは、電気的に接続され、
    前記ソース線と、前記第１のソース電極とは、電気的に接続され、
    前記ビット線と、前記第１のドレイン電極とは、電気的に接続され、
    前記第１信号線と、前記第２のソース電極または前記第２のドレイン電極の他方とは、電気的に接続され、
    前記複数の第２信号線の一と、前記第２のゲート電極とは、電気的に接続され、
    前記複数のワード線の一と、前記容量素子の電極の他方とは電気的に接続された半導体装置。
  2. ソース線と、
    ビット線と、
    第１信号線と、
    複数の第２信号線と、
    複数のワード線と、
    前記ソース線と前記ビット線との間に、直列に接続された複数のメモリセルと、
    入力されたアドレス信号によって指定されたメモリセルを選択するように、前記複数の第２信号線および前記複数のワード線を駆動する、第２信号線およびワード線の駆動回路と、
    第１の書き込み動作において、第１の書き込み電位を前記第１信号線に出力し、第２の書き込み動作において、複数の第２の書き込み電位のいずれかを前記第１信号線に出力する書き込み回路と、
    第１の読み出し動作において、前記指定されたメモリセルに接続された前記ビット線から入力される第１のビット線の電位と、複数の第１の読み出し電位とを比較し、第２の読み出し動作において、前記指定されたメモリセルに接続された前記ビット線から入力される第２のビット線の電位と、複数の第２の読み出し電位とを比較して該メモリセルのデータを読み出す、読み出し回路と、
    前記第１のビット線の電位と、前記複数の第１の読み出し電位の比較結果に基づいて複数の補正電圧のいずれかを選択し、前記複数の第２の書き込み電位のいずれかを選択する制御回路と、
    前記第１の書き込み電位、前記複数の第２の書き込み電位、前記複数の第１の読み出し電位、及び前記複数の第２の読み出し電位を生成して、前記書き込み回路および前記読み出し回路に供給する電位生成回路と、
    を有し、
    前記複数のメモリセルの一は、
    第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、
    第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、
    容量素子と、
    絶縁層と、
    を有し、
    前記第１のトランジスタは、半導体材料を含む基板に設けられ、
    前記第２のトランジスタは酸化物半導体層を含んで構成され、
    前記絶縁層は、前記第１のゲート電極上方に設けられ、
    前記第２のゲート電極、前記第２のソース電極、前記第２のドレイン電極、および前記酸化物半導体層は、前記絶縁層上方に設けられ、
    前記第１のゲート電極と、前記第２のソース電極または前記第２のドレイン電極の一方と、前記容量素子の電極の一方とは、電気的に接続され、
    前記ソース線と、前記第１のソース電極とは、電気的に接続され、
    前記ビット線と、前記第１のドレイン電極とは、電気的に接続され、
    前記第１信号線と、前記第２のソース電極または前記第２のドレイン電極の他方とは、電気的に接続され、
    前記複数の第２信号線の一と、前記第２のゲート電極とは、電気的に接続され、
    前記複数のワード線の一と、前記容量素子の電極の他方とは電気的に接続された半導体装置。
  3. 前記半導体装置は、
    第１の選択線と、
    第２の選択線と、
    前記第１の選択線と、ゲート電極において電気的に接続された第３のトランジスタと、
    前記第２の選択線と、ゲート電極において電気的に接続された第４のトランジスタと、を有し、
    前記ビット線は、前記第３のトランジスタを介して、前記第１のドレイン電極と、電気的に接続され、
    前記ソース線は、前記第４のトランジスタを介して、前記第１のソース電極と、電気的に接続された請求項１または請求項２に記載の半導体装置。
  4. 前記第１のトランジスタは、
    半導体材料を含む基板に設けられたチャネル形成領域と、前記チャネル形成領域を挟むように設けられた不純物領域と、前記チャネル形成領域上の第１のゲート絶縁層と、前記第１のゲート絶縁層上の第１のゲート電極と、前記不純物領域と電気的に接続する第１のソース電極および第１のドレイン電極と、を有する請求項１乃至請求項３のいずれか一に記載の半導体装置。
  5. 前記第２のトランジスタは、
    前記半導体材料を含む基板上の第２のゲート電極と、前記第２のゲート電極上の第２のゲート絶縁層と、前記第２のゲート絶縁層上の酸化物半導体層と、前記酸化物半導体層と電気的に接続する第２のソース電極および第２のドレイン電極と、を有する請求項１乃至請求項４のいずれか一に記載の半導体装置。
  6. 前記酸化物半導体層は、Ｉｎ２Ｇａ２ＺｎＯ７の結晶を含んでなる、請求項１乃至請求項５のいずれか一に記載の半導体装置。
JP2010262859A 2009-11-27 2010-11-25 半導体装置 Expired - Fee Related JP5647873B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010262859A JP5647873B2 (ja) 2009-11-27 2010-11-25 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009270667 2009-11-27
JP2009270667 2009-11-27
JP2010262859A JP5647873B2 (ja) 2009-11-27 2010-11-25 半導体装置

Related Child Applications (3)

Application Number Title Priority Date Filing Date
JP2012160331A Division JP5093936B2 (ja) 2009-11-27 2012-07-19 半導体装置
JP2014106854A Division JP5767366B2 (ja) 2009-11-27 2014-05-23 半導体装置
JP2014227835A Division JP2015065452A (ja) 2009-11-27 2014-11-10 半導体装置

Publications (3)

Publication Number Publication Date
JP2011135065A JP2011135065A (ja) 2011-07-07
JP2011135065A5 JP2011135065A5 (ja) 2014-01-09
JP5647873B2 true JP5647873B2 (ja) 2015-01-07

Family

ID=44066363

Family Applications (14)

Application Number Title Priority Date Filing Date
JP2010262859A Expired - Fee Related JP5647873B2 (ja) 2009-11-27 2010-11-25 半導体装置
JP2012160331A Expired - Fee Related JP5093936B2 (ja) 2009-11-27 2012-07-19 半導体装置
JP2014106854A Active JP5767366B2 (ja) 2009-11-27 2014-05-23 半導体装置
JP2014227835A Withdrawn JP2015065452A (ja) 2009-11-27 2014-11-10 半導体装置
JP2015122815A Expired - Fee Related JP6030714B2 (ja) 2009-11-27 2015-06-18 半導体装置の作製方法
JP2016205617A Active JP6255075B2 (ja) 2009-11-27 2016-10-20 半導体装置
JP2017231413A Expired - Fee Related JP6469206B2 (ja) 2009-11-27 2017-12-01 半導体装置
JP2019004041A Active JP6685436B2 (ja) 2009-11-27 2019-01-15 半導体装置
JP2020063044A Active JP6937407B2 (ja) 2009-11-27 2020-03-31 半導体装置
JP2021140272A Active JP7213318B2 (ja) 2009-11-27 2021-08-30 半導体装置
JP2023004593A Active JP7514340B2 (ja) 2009-11-27 2023-01-16 半導体装置
JP2024104829A Active JP7564405B2 (ja) 2009-11-27 2024-06-28 半導体装置
JP2024166954A Active JP7755704B2 (ja) 2009-11-27 2024-09-26 半導体装置
JP2025167413A Pending JP2025186555A (ja) 2009-11-27 2025-10-03 半導体装置

Family Applications After (13)

Application Number Title Priority Date Filing Date
JP2012160331A Expired - Fee Related JP5093936B2 (ja) 2009-11-27 2012-07-19 半導体装置
JP2014106854A Active JP5767366B2 (ja) 2009-11-27 2014-05-23 半導体装置
JP2014227835A Withdrawn JP2015065452A (ja) 2009-11-27 2014-11-10 半導体装置
JP2015122815A Expired - Fee Related JP6030714B2 (ja) 2009-11-27 2015-06-18 半導体装置の作製方法
JP2016205617A Active JP6255075B2 (ja) 2009-11-27 2016-10-20 半導体装置
JP2017231413A Expired - Fee Related JP6469206B2 (ja) 2009-11-27 2017-12-01 半導体装置
JP2019004041A Active JP6685436B2 (ja) 2009-11-27 2019-01-15 半導体装置
JP2020063044A Active JP6937407B2 (ja) 2009-11-27 2020-03-31 半導体装置
JP2021140272A Active JP7213318B2 (ja) 2009-11-27 2021-08-30 半導体装置
JP2023004593A Active JP7514340B2 (ja) 2009-11-27 2023-01-16 半導体装置
JP2024104829A Active JP7564405B2 (ja) 2009-11-27 2024-06-28 半導体装置
JP2024166954A Active JP7755704B2 (ja) 2009-11-27 2024-09-26 半導体装置
JP2025167413A Pending JP2025186555A (ja) 2009-11-27 2025-10-03 半導体装置

Country Status (5)

Country Link
US (1) US8559220B2 (ja)
JP (14) JP5647873B2 (ja)
KR (2) KR101803254B1 (ja)
TW (3) TWI615838B (ja)
WO (1) WO2011065258A1 (ja)

Families Citing this family (272)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8059109B2 (en) * 2005-05-20 2011-11-15 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic apparatus
US12027518B1 (en) 2009-10-12 2024-07-02 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
KR20190006091A (ko) * 2009-10-29 2019-01-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011058934A1 (en) 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
KR101803254B1 (ko) * 2009-11-27 2017-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101813460B1 (ko) * 2009-12-18 2017-12-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
EP3550604A1 (en) * 2009-12-25 2019-10-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101870119B1 (ko) 2009-12-25 2018-06-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011080998A1 (en) * 2009-12-28 2011-07-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101760537B1 (ko) * 2009-12-28 2017-07-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8780629B2 (en) 2010-01-15 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US8415731B2 (en) 2010-01-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor storage device with integrated capacitor and having transistor overlapping sections
WO2011096262A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011096277A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
KR101822962B1 (ko) 2010-02-05 2018-01-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011096264A1 (en) * 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
KR101817054B1 (ko) * 2010-02-12 2018-01-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 이를 포함한 표시 장치
KR101867272B1 (ko) 2010-03-05 2018-06-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그의 제작 방법
US8664658B2 (en) 2010-05-14 2014-03-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5923248B2 (ja) 2010-05-20 2016-05-24 株式会社半導体エネルギー研究所 半導体装置
WO2012002186A1 (en) 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2012008304A1 (en) 2010-07-16 2012-01-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101853516B1 (ko) 2010-07-27 2018-04-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US10217667B2 (en) * 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
TWI688047B (zh) 2010-08-06 2020-03-11 半導體能源研究所股份有限公司 半導體裝置
US8422272B2 (en) 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US8582348B2 (en) 2010-08-06 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device
TWI545587B (zh) 2010-08-06 2016-08-11 半導體能源研究所股份有限公司 半導體裝置及驅動半導體裝置的方法
US8339837B2 (en) 2010-08-26 2012-12-25 Semiconductor Energy Laboratory Co., Ltd. Driving method of semiconductor device
JP5727892B2 (ja) 2010-08-26 2015-06-03 株式会社半導体エネルギー研究所 半導体装置
KR101851817B1 (ko) 2010-09-03 2018-04-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 구동 방법
US8520426B2 (en) 2010-09-08 2013-08-27 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device
JP2012079399A (ja) * 2010-09-10 2012-04-19 Semiconductor Energy Lab Co Ltd 半導体装置
TWI608486B (zh) 2010-09-13 2017-12-11 半導體能源研究所股份有限公司 半導體裝置
JP2012256821A (ja) 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US12362219B2 (en) 2010-11-18 2025-07-15 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US12080743B2 (en) 2010-10-13 2024-09-03 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US12360310B2 (en) 2010-10-13 2025-07-15 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US12094892B2 (en) 2010-10-13 2024-09-17 Monolithic 3D Inc. 3D micro display device and structure
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US12272586B2 (en) 2010-11-18 2025-04-08 Monolithic 3D Inc. 3D semiconductor memory device and structure with memory and metal layers
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US12068187B2 (en) 2010-11-18 2024-08-20 Monolithic 3D Inc. 3D semiconductor device and structure with bonding and DRAM memory cells
US12144190B2 (en) 2010-11-18 2024-11-12 Monolithic 3D Inc. 3D semiconductor device and structure with bonding and memory cells preliminary class
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US12154817B1 (en) 2010-11-18 2024-11-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US12100611B2 (en) 2010-11-18 2024-09-24 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US12033884B2 (en) 2010-11-18 2024-07-09 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US12136562B2 (en) 2010-11-18 2024-11-05 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US12243765B2 (en) 2010-11-18 2025-03-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US12125737B1 (en) 2010-11-18 2024-10-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US12463076B2 (en) 2010-12-16 2025-11-04 Monolithic 3D Inc. 3D semiconductor device and structure
US8686415B2 (en) 2010-12-17 2014-04-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5973165B2 (ja) 2010-12-28 2016-08-23 株式会社半導体エネルギー研究所 半導体装置
US9048142B2 (en) 2010-12-28 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI492368B (zh) 2011-01-14 2015-07-11 半導體能源研究所股份有限公司 半導體記憶裝置
TWI525619B (zh) * 2011-01-27 2016-03-11 半導體能源研究所股份有限公司 記憶體電路
TWI520273B (zh) 2011-02-02 2016-02-01 半導體能源研究所股份有限公司 半導體儲存裝置
US8787083B2 (en) 2011-02-10 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Memory circuit
US8659957B2 (en) * 2011-03-07 2014-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
JP5839474B2 (ja) 2011-03-24 2016-01-06 株式会社半導体エネルギー研究所 信号処理回路
US8848464B2 (en) 2011-04-29 2014-09-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
JP6013682B2 (ja) 2011-05-20 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
JP6012263B2 (ja) 2011-06-09 2016-10-25 株式会社半導体エネルギー研究所 半導体記憶装置
KR101933741B1 (ko) 2011-06-09 2018-12-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 캐시 메모리 및 캐시 메모리의 구동 방법
JP6104522B2 (ja) * 2011-06-10 2017-03-29 株式会社半導体エネルギー研究所 半導体装置
US8958263B2 (en) * 2011-06-10 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9166055B2 (en) * 2011-06-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8952377B2 (en) 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6013685B2 (ja) * 2011-07-22 2016-10-25 株式会社半導体エネルギー研究所 半導体装置
US8981367B2 (en) 2011-12-01 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6081171B2 (ja) 2011-12-09 2017-02-15 株式会社半導体エネルギー研究所 記憶装置
US8969867B2 (en) * 2012-01-18 2015-03-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
WO2013153853A1 (ja) * 2012-04-12 2013-10-17 シャープ株式会社 半導体記憶装置
US9208849B2 (en) 2012-04-12 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device, and electronic device
US9048323B2 (en) 2012-04-30 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6005391B2 (ja) * 2012-05-01 2016-10-12 株式会社半導体エネルギー研究所 半導体装置
US8929128B2 (en) 2012-05-17 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Storage device and writing method of the same
JP6250955B2 (ja) 2012-05-25 2017-12-20 株式会社半導体エネルギー研究所 半導体装置の駆動方法
WO2013179593A1 (ja) * 2012-05-29 2013-12-05 パナソニック株式会社 半導体記憶装置および半導体記憶装置を搭載した半導体装置
US9135182B2 (en) 2012-06-01 2015-09-15 Semiconductor Energy Laboratory Co., Ltd. Central processing unit and driving method thereof
JP5960000B2 (ja) * 2012-09-05 2016-08-02 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR20250117485A (ko) * 2012-11-30 2025-08-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US12051674B2 (en) 2012-12-22 2024-07-30 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
JP2014142986A (ja) 2012-12-26 2014-08-07 Semiconductor Energy Lab Co Ltd 半導体装置
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US12249538B2 (en) 2012-12-29 2025-03-11 Monolithic 3D Inc. 3D semiconductor device and structure including power distribution grids
JP2014195243A (ja) 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US12094965B2 (en) 2013-03-11 2024-09-17 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US12100646B2 (en) 2013-03-12 2024-09-24 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US9612795B2 (en) 2013-03-14 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Data processing device, data processing method, and computer program
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US9786350B2 (en) * 2013-03-18 2017-10-10 Semiconductor Energy Laboratory Co., Ltd. Memory device
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
JP2015084418A (ja) 2013-09-23 2015-04-30 株式会社半導体エネルギー研究所 半導体装置
JP6570817B2 (ja) 2013-09-23 2019-09-04 株式会社半導体エネルギー研究所 半導体装置
CN105612617B (zh) * 2013-10-11 2018-08-24 夏普株式会社 半导体装置
US9349418B2 (en) 2013-12-27 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US12094829B2 (en) 2014-01-28 2024-09-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
KR102267237B1 (ko) * 2014-03-07 2021-06-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
JP6538426B2 (ja) 2014-05-30 2019-07-03 株式会社半導体エネルギー研究所 半導体装置及び電子機器
KR102344782B1 (ko) * 2014-06-13 2021-12-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 입력 장치 및 입출력 장치
KR20160034200A (ko) * 2014-09-19 2016-03-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9281305B1 (en) * 2014-12-05 2016-03-08 National Applied Research Laboratories Transistor device structure
JP6667267B2 (ja) * 2014-12-08 2020-03-18 株式会社半導体エネルギー研究所 半導体装置
JP6689062B2 (ja) 2014-12-10 2020-04-28 株式会社半導体エネルギー研究所 半導体装置
WO2016092416A1 (en) * 2014-12-11 2016-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, and electronic device
US9633710B2 (en) 2015-01-23 2017-04-25 Semiconductor Energy Laboratory Co., Ltd. Method for operating semiconductor device
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US12219769B2 (en) 2015-10-24 2025-02-04 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US12035531B2 (en) 2015-10-24 2024-07-09 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US12615784B2 (en) 2015-11-07 2026-04-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US12016181B2 (en) 2015-10-24 2024-06-18 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US12477752B2 (en) 2015-09-21 2025-11-18 Monolithic 3D Inc. 3D semiconductor memory devices and structures
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
JP6901831B2 (ja) 2015-05-26 2021-07-14 株式会社半導体エネルギー研究所 メモリシステム、及び情報処理システム
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
DE112016004265T5 (de) 2015-09-21 2018-06-07 Monolithic 3D Inc. 3d halbleitervorrichtung und -struktur
US12100658B2 (en) 2015-09-21 2024-09-24 Monolithic 3D Inc. Method to produce a 3D multilayer semiconductor device and structure
US12178055B2 (en) 2015-09-21 2024-12-24 Monolithic 3D Inc. 3D semiconductor memory devices and structures
US12250830B2 (en) 2015-09-21 2025-03-11 Monolithic 3D Inc. 3D semiconductor memory devices and structures
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
WO2017068478A1 (en) 2015-10-22 2017-04-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or memory device including the semiconductor device
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US12120880B1 (en) 2015-10-24 2024-10-15 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
TWI766588B (zh) * 2015-10-30 2022-06-01 日商半導體能源研究所股份有限公司 電容器、半導體裝置、模組以及電子裝置的製造方法
US9773787B2 (en) 2015-11-03 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, or method for driving the semiconductor device
JP6807725B2 (ja) * 2015-12-22 2021-01-06 株式会社半導体エネルギー研究所 半導体装置、表示パネル、及び電子機器
US9887010B2 (en) * 2016-01-21 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, and driving method thereof
JP6995481B2 (ja) 2016-01-29 2022-02-04 株式会社半導体エネルギー研究所 ソースドライバ
JP6115882B1 (ja) * 2016-03-04 2017-04-19 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US10008502B2 (en) 2016-05-04 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
TWI686929B (zh) 2016-05-20 2020-03-01 聯華電子股份有限公司 半導體元件
US10490116B2 (en) 2016-07-06 2019-11-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, and display system
KR102458660B1 (ko) 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
JP2018046059A (ja) 2016-09-12 2018-03-22 東芝メモリ株式会社 半導体装置
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US12225704B2 (en) 2016-10-10 2025-02-11 Monolithic 3D Inc. 3D memory devices and structures with memory arrays and metal layers
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
JP6963463B2 (ja) * 2016-11-10 2021-11-10 株式会社半導体エネルギー研究所 半導体装置、電子部品、及び電子機器
US10692869B2 (en) 2016-11-17 2020-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
WO2018211378A1 (ja) * 2017-05-19 2018-11-22 株式会社半導体エネルギー研究所 半導体装置または記憶装置
US11798613B2 (en) 2018-12-10 2023-10-24 Etron Technology, Inc. Dynamic memory with long retention time
US12361998B2 (en) * 2018-12-10 2025-07-15 Invention And Collaboration Laboratory Pte. Ltd. Sustainable DRAM having principle power supply voltage unified with logic circuit
US11302383B2 (en) * 2018-12-10 2022-04-12 Etron Technology, Inc. Dynamic memory with sustainable storage architecture
US12354646B2 (en) 2018-12-10 2025-07-08 Etron Technology, Inc. Dynamic memory with sustainable storage architecture
US12068020B2 (en) * 2018-12-10 2024-08-20 Etron Technology, Inc. Dynamic memory with sustainable storage architecture and clean up circuit
US10985162B2 (en) 2018-12-14 2021-04-20 John Bennett System for accurate multiple level gain cells
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US12156410B2 (en) 2019-08-09 2024-11-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
WO2022043826A1 (ja) 2020-08-27 2022-03-03 株式会社半導体エネルギー研究所 半導体装置、表示装置、及び電子機器
KR20230115746A (ko) 2022-01-27 2023-08-03 삼성전자주식회사 트랜지스터

Family Cites Families (154)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0053878B1 (en) * 1980-12-08 1985-08-14 Kabushiki Kaisha Toshiba Semiconductor memory device
JPS62274773A (ja) * 1986-05-23 1987-11-28 Hitachi Ltd 半導体記憶装置
JPS6354763A (ja) * 1986-08-25 1988-03-09 Mitsubishi Electric Corp 半導体装置
JPS63268184A (ja) * 1987-04-24 1988-11-04 Sony Corp 半導体メモリ装置
JPH07109874B2 (ja) * 1988-07-08 1995-11-22 株式会社東芝 半導体装置及びその製造方法
JPH0254572A (ja) * 1988-08-18 1990-02-23 Matsushita Electric Ind Co Ltd 半導体記憶装置
JPH0770624B2 (ja) * 1990-06-22 1995-07-31 株式会社東芝 半導体集積回路
US5347154A (en) * 1990-11-15 1994-09-13 Seiko Instruments Inc. Light valve device using semiconductive composite substrate
JP3124303B2 (ja) * 1991-02-16 2001-01-15 セイコーインスツルメンツ株式会社 半導体装置とその製造方法
JP2775040B2 (ja) * 1991-10-29 1998-07-09 株式会社 半導体エネルギー研究所 電気光学表示装置およびその駆動方法
JPH05167073A (ja) * 1991-12-17 1993-07-02 Hitachi Ltd 半導体集積回路装置及びその製造方法
JPH0799251A (ja) * 1992-12-10 1995-04-11 Sony Corp 半導体メモリセル
JPH11505377A (ja) * 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
KR100219519B1 (ko) * 1997-01-10 1999-09-01 윤종용 페로일렉트릭 플로팅 게이트 램을 구비하는 반도체 메모리 디바이스 및 그 제조방법
JPH1140772A (ja) * 1997-07-22 1999-02-12 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) * 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3955409B2 (ja) * 1999-03-17 2007-08-08 株式会社ルネサステクノロジ 半導体記憶装置
TW461096B (en) * 1999-05-13 2001-10-21 Hitachi Ltd Semiconductor memory
JP3936830B2 (ja) * 1999-05-13 2007-06-27 株式会社日立製作所 半導体装置
JP2001053164A (ja) 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
TW460731B (en) * 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6373767B1 (en) * 1999-10-12 2002-04-16 Robert Patti Memory that stores multiple bits per storage cell
US6570206B1 (en) * 2000-03-29 2003-05-27 Hitachi, Ltd. Semiconductor device
JP2001351386A (ja) * 2000-06-07 2001-12-21 Sony Corp 半導体記憶装置およびその動作方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP3749101B2 (ja) * 2000-09-14 2006-02-22 株式会社ルネサステクノロジ 半導体装置
JP4005304B2 (ja) * 2000-11-02 2007-11-07 Ｔｄｋ株式会社 画像表示装置
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
EP2180508A3 (en) * 2001-02-16 2012-04-25 Ignis Innovation Inc. Pixel driver circuit for organic light emitting device
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP2003110110A (ja) * 2001-09-28 2003-04-11 Ricoh Co Ltd 半導体装置及びその製造方法
EP1443130B1 (en) * 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) * 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) * 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4872196B2 (ja) 2004-08-25 2012-02-08 カシオ計算機株式会社 薄膜トランジスタパネル及びその製造方法
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP5053537B2 (ja) 2004-11-10 2012-10-17 キヤノン株式会社 非晶質酸化物を利用した半導体デバイス
RU2358354C2 (ru) * 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Светоизлучающее устройство
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
KR100998527B1 (ko) * 2004-11-10 2010-12-07 고쿠리츠다이가쿠호진 토쿄고교 다이가꾸 비정질 산화물 및 전계 효과 트랜지스터
EP1815530B1 (en) * 2004-11-10 2021-02-17 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) * 2005-01-28 2015-10-21 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI481024B (zh) * 2005-01-28 2015-04-11 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) * 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US7196928B2 (en) * 2005-04-05 2007-03-27 Sandisk Corporation Compensating for coupling during read operations of non-volatile memory
CA2649200C (en) * 2005-04-14 2015-06-30 Tallinn University Of Technology Method of preparing zinc oxide nanorods on a substrate by chemical spray pyrolysis
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) * 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) * 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) * 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4850457B2 (ja) * 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577231B (zh) * 2005-11-15 2013-01-02 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP5015473B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタアレイ及びその製法
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP4839904B2 (ja) * 2006-03-16 2011-12-21 セイコーエプソン株式会社 半導体装置、集積回路、及び電子機器
JP2007250982A (ja) * 2006-03-17 2007-09-27 Canon Inc 酸化物半導体を用いた薄膜トランジスタ及び表示装置
KR20070101595A (ko) * 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) * 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
CN101356652B (zh) 2006-06-02 2012-04-18 日本财团法人高知县产业振兴中心 包括由氧化锌构成的氧化物半导体薄膜层的半导体器件及其制造方法
JP5028033B2 (ja) * 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US7906415B2 (en) * 2006-07-28 2011-03-15 Xerox Corporation Device having zinc oxide semiconductor and indium/zinc electrode
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP2008053288A (ja) * 2006-08-22 2008-03-06 Sony Corp 半導体集積回路及びその製造方法
US7663165B2 (en) * 2006-08-31 2010-02-16 Aptina Imaging Corporation Transparent-channel thin-film transistor-based pixels for high-performance image sensors
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7511343B2 (en) * 2006-10-12 2009-03-31 Xerox Corporation Thin film transistor
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP4910779B2 (ja) * 2007-03-02 2012-04-04 凸版印刷株式会社 有機ｅｌディスプレイおよびその製造方法
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
WO2008117739A1 (ja) * 2007-03-23 2008-10-02 Idemitsu Kosan Co., Ltd. 半導体デバイス、多結晶半導体薄膜、多結晶半導体薄膜の製造方法、電界効果型トランジスタ、及び、電界効果型トランジスタの製造方法
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) * 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP2009016368A (ja) * 2007-06-29 2009-01-22 Ricoh Co Ltd メモリーデバイス
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
KR20090002841A (ko) * 2007-07-04 2009-01-09 삼성전자주식회사 산화물 반도체, 이를 포함하는 박막 트랜지스터 및 그 제조방법
JP5435907B2 (ja) * 2007-08-17 2014-03-05 株式会社半導体エネルギー研究所 表示装置の作製方法
JPWO2009034953A1 (ja) 2007-09-10 2010-12-24 出光興産株式会社 薄膜トランジスタ
US8232598B2 (en) 2007-09-20 2012-07-31 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
US8044464B2 (en) * 2007-09-21 2011-10-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8202365B2 (en) * 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5291928B2 (ja) * 2007-12-26 2013-09-18 株式会社日立製作所 酸化物半導体装置およびその製造方法
JP2009206508A (ja) * 2008-01-31 2009-09-10 Canon Inc 薄膜トランジスタ及び表示装置
JP5121478B2 (ja) 2008-01-31 2013-01-16 株式会社ジャパンディスプレイウェスト 光センサー素子、撮像装置、電子機器、およびメモリー素子
KR101490112B1 (ko) * 2008-03-28 2015-02-05 삼성전자주식회사 인버터 및 그를 포함하는 논리회로
JP5325446B2 (ja) * 2008-04-16 2013-10-23 株式会社日立製作所 半導体装置及びその製造方法
JP5202094B2 (ja) * 2008-05-12 2013-06-05 キヤノン株式会社 半導体装置
JP5305731B2 (ja) * 2008-05-12 2013-10-02 キヤノン株式会社 半導体素子の閾値電圧の制御方法
KR101496148B1 (ko) * 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP2010262859A (ja) * 2009-05-08 2010-11-18 Dx Antenna Co Ltd 広角検知センサを備える電子機器
WO2011058934A1 (en) 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
KR101803254B1 (ko) * 2009-11-27 2017-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8941113B2 (en) * 2012-03-30 2015-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element, semiconductor device, and manufacturing method of semiconductor element
KR102107591B1 (ko) * 2012-07-18 2020-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 소자 및 프로그래머블 로직 디바이스

Also Published As

Publication number Publication date
TWI556236B (zh) 2016-11-01
JP6937407B2 (ja) 2021-09-22
JP6030714B2 (ja) 2016-11-24
JP2018046295A (ja) 2018-03-22
JP2015216386A (ja) 2015-12-03
JP2025186555A (ja) 2025-12-23
JP2023033424A (ja) 2023-03-10
JP7514340B2 (ja) 2024-07-10
JP2012238870A (ja) 2012-12-06
JP2017028320A (ja) 2017-02-02
JP6255075B2 (ja) 2017-12-27
WO2011065258A1 (en) 2011-06-03
KR101803254B1 (ko) 2017-11-30
JP7213318B2 (ja) 2023-01-26
JP5767366B2 (ja) 2015-08-19
TW201812762A (zh) 2018-04-01
JP7564405B2 (ja) 2024-10-08
US20110128777A1 (en) 2011-06-02
US8559220B2 (en) 2013-10-15
JP2020129662A (ja) 2020-08-27
JP6685436B2 (ja) 2020-04-22
KR20120094067A (ko) 2012-08-23
JP5093936B2 (ja) 2012-12-12
JP7755704B2 (ja) 2025-10-16
TWI615838B (zh) 2018-02-21
JP2024114911A (ja) 2024-08-23
JP2024169692A (ja) 2024-12-05
JP2014212324A (ja) 2014-11-13
JP2015065452A (ja) 2015-04-09
JP2022000895A (ja) 2022-01-04
JP2019075581A (ja) 2019-05-16
TW201619960A (zh) 2016-06-01
JP2011135065A (ja) 2011-07-07
TWI655626B (zh) 2019-04-01
KR101911382B1 (ko) 2018-10-24
TW201137872A (en) 2011-11-01
JP6469206B2 (ja) 2019-02-13
KR20170132358A (ko) 2017-12-01

Similar Documents

Publication Publication Date Title
JP7564405B2 (ja) 半導体装置
JP7689170B2 (ja) 半導体装置
JP5706136B2 (ja) 半導体装置
JP5662107B2 (ja) 記憶装置
JP5090514B2 (ja) 半導体装置
JP5611764B2 (ja) 半導体装置
JP5736152B2 (ja) 半導体装置
JP5745254B2 (ja) 半導体装置
JP2011119713A (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131120

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131120

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140709

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140819

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140909

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141021

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141110

R150 Certificate of patent or registration of utility model

Ref document number: 5647873

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees