JP6300638B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、例えば基板に埋め込まれた拡散層を有する半導体装置に適用可能な技術である。
半導体装置において、基板に拡散層を埋め込み、この拡散層の上方にトランジスタを形成することがある。このようなトランジスタにおいて、基板は、例えばベースとなる半導体基板の上に半導体層をエピタキシャル成長させたものが使用される。そして上記した拡散層は、半導体層を形成したのちにイオン注入法を用いて形成される場合もあれば、半導体層をエピタキシャル成長させる際に形成される場合もある。
なお、特許文献１には、ベースとなるｐ型の基板の表面にｐ型の不純物を熱拡散法により拡散させ、その後、この基板の上にエピタキシャル層を成長させることが記載されている。
また特許文献２には、ベースとなるｐ型の基板の表面にｎ型のエピタキシャル層を形成して半導体基板を形成し、この半導体基板を用いてトレンチゲート型のＩＧＢＴを形成することが記載されている。特許文献２において、エピタキシャル層は、高濃度のｎ型層の上に、低濃度のｎ型層を積層した構成を有している。
特開昭６２−４０７１９号公報 特開２００２−１７６１７７号公報
ベースとなる基板に半導体層を形成し、この半導体層に拡散層を埋め込み、この拡散層の上方にトランジスタを形成した場合、ベースとなる基板と拡散層の間隔によってトランジスタの耐圧が決まることがある。しかし、基板にも不純物が導入されているため、半導体装置の製造工程において基板から半導体層に不純物が拡散し、トランジスタの耐圧が低下する可能性があった。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態によれば、第１導電型のベース基板の上には第１導電型の半導体層が形成されている。半導体層の不純物濃度はベース基板の不純物濃度よりも低い。半導体層には、第２導電型の第１埋込層と第２導電型の第２埋込層とが形成されている。第２埋込層は、第１埋込層よりも深く、かつ第１埋込層から離れており、第１埋込層よりも不純物濃度が低い。半導体層には、さらにトランジスタが形成されている。
前記一実施の形態によれば、基板から半導体層に不純物が拡散し、トランジスタの耐圧が低下することを抑制できる。
第１の実施形態に係る半導体装置の構成を示す断面図である。 トランジスタの平面図である。 半導体装置の製造方法を示す断面図である。 半導体装置の製造方法を示す断面図である。 半導体装置の製造方法を示す断面図である。 基板の深さ方向の不純物の分布を説明するための図である。 第２の実施形態に係る半導体装置の製造方法を示す断面図である。 基板の深さ方向の不純物の分布を説明するための図である。 第３の実施形態に係る半導体装置の構成を示す断面図である。 基板の深さ方向の不純物の分布を説明するための図である。 第４の実施形態に係る半導体装置の構成を示す断面図である。
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤの構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、基板ＳＵＢを用いて形成されている。基板ＳＵＢは、バルクの半導体（たとえば単結晶シリコン）からなるベース基板ＢＳＵＢの上に、半導体（たとえばシリコン）のエピタキシャル層ＥＰＩ（半導体層）を成長させたものである。ベース基板ＢＳＵＢ及びエピタキシャル層ＥＰＩは、いずれも同一の導電型（第１導電型：例えばｐ型）である。ベース基板ＢＳＵＢの不純物濃度はエピタキシャル層ＥＰＩの不純物濃度よりも高い。
エピタキシャル層ＥＰＩには、エピタキシャル層ＥＰＩとは異なる導電型（第２導電型：例えばｎ型）である第１埋込層ＢＩＮＰＬ１が形成されている。第１埋込層ＢＩＮＰＬ１はベース基板ＢＳＵＢから離れている。第１埋込層ＢＩＮＰＬ１は、エピタキシャル層ＥＰＩをエピタキシャル成長させる際に形成されていてもよいし、エピタキシャル層ＥＰＩを形成したのち、イオン注入法を用いて形成されていてもよい。前者の場合、第１埋込層ＢＩＮＰＬ１は、基板ＳＵＢの全面に形成されている。
また、エピタキシャル層ＥＰＩには第２埋込層ＢＩＮＰＬ２が形成されている。第２埋込層ＢＩＮＰＬ２は、第２導電型の不純物層であり、第１埋込層ＢＩＮＰＬ１よりも深く、かつ第１埋込層ＢＩＮＰＬ１から離れている。第２埋込層ＢＩＮＰＬ２の不純物濃度は第１埋込層ＢＩＮＰＬ１の不純物濃度よりも低い。第２埋込層ＢＩＮＰＬ２は、ベース基板ＢＳＵＢの不純物がエピタキシャル層ＥＰＩに拡散してエピタキシャル層ＥＰＩの下層の第１導電型の不純物濃度が高くなることを抑制するために、設けられている。
そして、エピタキシャル層ＥＰＩには、ロジック回路を構成するトランジスタＴＲ２，ＴＲ３、及び電力制御用のトランジスタＴＲ１が形成されている。少なくともトランジスタＴＲ１は、平面視で第１埋込層ＢＩＮＰＬ１と重なっている。
なお、以下の説明において、第１導電型がｐ型であり、第２導電型がｎ型である場合について説明を行う。ただし、第１導電型がｎ型であり、第２導電型がｐ型であってもよい。
トランジスタＴＲ２はｎ型の低耐圧トランジスタであり、ゲート電極ＧＥ２、ソースＳＯＵ２、及びドレインＤＲＮ２を有している。トランジスタＴＲ３はｐ型の低耐圧トランジスタであり、ゲート電極ＧＥ３、ソースＳＯＵ３、及びドレインＤＲＮ３を有している。トランジスタＴＲ２，ＴＲ３は、ＣＭＯＳトランジスタを構成している。なお、ゲート電極ＧＥ２，ＧＥ３の下には、ゲート絶縁膜（図示せず）が形成されている。
トランジスタＴＲ１は電力制御用の横型のトランジスタであり、トランジスタＴＲ２，ＴＲ３に対して高耐圧になっている。トランジスタＴＲ１は、ゲート電極ＧＥ１、ソースＳＯＵ１、及びドレインＤＲＮ１を有している。ドレインＤＲＮ１とゲート電極ＧＥ１の距離は、ソースＳＯＵ１とゲート電極ＧＥ１の距離よりも大きくなっている。これにより、ドレインＤＲＮ１とゲート電極ＧＥ１の間の耐圧が高くなっている。ゲート電極ＧＥ１の下には、ゲート絶縁膜（図示せず）が形成されている。このゲート絶縁膜は、トランジスタＴＲ２，ＴＲ３のゲート絶縁膜よりも厚い。なお、ドレインＤＲＮ１とゲート電極ＧＥ１の間には、ＳＴＩ法またはＬＯＣＯＳ法によって形成された素子分離絶縁膜が形成されている。
ドレインＤＲＮ１は、ｎ型ウェルＷＬ１２及びその表層のｎ型の高濃度領域ＨＩＮＰＬ１３を有している。高濃度領域ＨＩＮＰＬ１３はコンタクトＣＯＮ３に接続している。また、ｎ型ウェルＷＬ１２の周囲には、ｎ−型のオフセット領域ＮＯＦ１１が形成されている。言い換えると、ｎ型ウェルＷＬ１２はオフセット領域ＮＯＦ１１の表層に形成されている。
一方、ソースＳＯＵ１はｎ型の高濃度領域ＨＩＮＰＬ１２を有している。高濃度領域ＨＩＮＰＬ１２は、ｐ型ウェルＷＬ２１の表層に形成されている。なお、図示していないが、ｐ型ウェルＷＬ２１のうち高濃度領域ＨＩＮＰＬ１２の隣に位置する部分には、ｐ型の高濃度領域が形成されている。そして、このｐ型の高濃度領域及び高濃度領域ＨＩＮＰＬ１２には、コンタクトＣＯＮ２が接続している。
そして、基板ＳＵＢ上には絶縁膜ＨＭＳＫ１及び層間絶縁膜ＩＮＳＬ１が形成されている。絶縁膜ＨＭＳＫ１は例えば窒化シリコン膜であり、層間絶縁膜ＩＮＳＬ１は例えば酸化シリコン膜である。絶縁膜ＨＭＳＫ１及び層間絶縁膜ＩＮＳＬ１には、コンタクトＣＯＮ２，ＣＯＮ３，ＣＯＮ４，ＣＯＮ５，ＣＯＮ６，ＣＯＮ７が埋め込まれている。コンタクトＣＯＮ２はトランジスタＴＲ１のソースＳＯＵ１に接続しており、コンタクトＣＯＮ３はトランジスタＴＲ１のドレインＤＲＮ１に接続している。コンタクトＣＯＮ４はトランジスタＴＲ２のソースＳＯＵ２に接続しており、コンタクトＣＯＮ５はトランジスタＴＲ２のドレインＤＲＮ２に接続している。コンタクトＣＯＮ６はトランジスタＴＲ３のソースＳＯＵ３に接続しており、コンタクトＣＯＮ７はトランジスタＴＲ３のドレインＤＲＮ３に接続している。また、図示していないが、絶縁膜ＨＭＳＫ１及び層間絶縁膜ＩＮＳＬ１には、ゲート電極ＧＥ１に接続するコンタクト、ゲート電極ＧＥ２に接続するコンタクト、ゲート電極ＧＥ３に接続するコンタクト、及びディープウェルＤＷＬ（後述）に接続するコンタクトも埋め込まれている。
層間絶縁膜ＩＮＳＬ１の上には、配線ＩＮＣ２，ＩＮＣ３，ＩＮＣ４，ＩＮＣ５，ＩＮＣ６，ＩＮＣ７が形成されている。配線ＩＮＣ２，ＩＮＣ３，ＩＮＣ４，ＩＮＣ５，ＩＮＣ６，ＩＮＣ７は、たとえばアルミニウムなどの金属によって形成されており、それぞれ、コンタクトＣＯＮ２，ＣＯＮ３，ＣＯＮ４，ＣＯＮ５，ＣＯＮ６，ＣＯＮ７に接続している。なお、層間絶縁膜ＩＮＳＬ１の上には、各ゲート電極に接続する配線（図示せず）及びディープウェルＤＷＬに接続する配線（図示せず）も形成されている。
トランジスタＴＲ１は第１素子領域ＥＬ１に形成されており、トランジスタＴＲ２，ＴＲ３は第２素子領域ＥＬ２に形成されている。詳細には、第１素子領域ＥＬ１には一つのトランジスタＴＲ１が形成されている。一方、第２素子領域ＥＬ２には複数のトランジスタＴＲ２，ＴＲ３が形成されている。なお、図１においては、図を簡略化するため、第２素子領域ＥＬ２には一組のトランジスタＴＲ２，ＴＲ３のみを示している。そして、第１素子領域ＥＬ１及び第２素子領域ＥＬ２は、いずれも、素子分離トレンチＳＤＴＲによって囲まれている。素子分離トレンチＳＤＴＲは第１埋込層ＢＩＮＰＬ１を貫通しているが、ベース基板ＢＳＵＢには達していない。また本図に示す例では、素子分離トレンチＳＤＴＲの底部は第２埋込層ＢＩＮＰＬ２にも達していない。言い換えると、素子分離トレンチＳＤＴＲは第２埋込層ＢＩＮＰＬ２よりも浅く形成されている。
そして、素子分離トレンチＳＤＴＲの中には埋込絶縁膜ＢＩＮＳＬが埋め込まれている。本図に示す例では、埋込絶縁膜ＢＩＮＳＬは、基板ＳＵＢ上の層間絶縁膜ＩＮＳＬ１の一部である。
なお、基板ＳＵＢには、さらにｎ型のディープウェルＤＷＬ及び埋込コンタクトＢＣＯＮが形成されている。ディープウェルＤＷＬは底面が第１埋込層ＢＩＮＰＬ１に達しており、第１埋込層ＢＩＮＰＬ１に固定電位を与えている。埋込コンタクトＢＣＯＮは基板ＳＵＢに埋め込まれたコンタクトであり、第１埋込層ＢＩＮＰＬ１及び第２埋込層ＢＩＮＰＬ２を貫いている。このため、第２埋込層ＢＩＮＰＬ２より下のエピタキシャル層ＥＰＩ及びベース基板ＢＳＵＢには、埋込コンタクトＢＣＯＮによって固定電位が与えられる。
本図に示す例において、エピタキシャル層ＥＰＩのうち埋込コンタクトＢＣＯＮの下面に接する領域には、ｐ型の不純物領域ＩＮＰＬ１が形成されている。不純物領域ＩＮＰＬ１の不純物濃度はエピタキシャル層ＥＰＩの不純物濃度よりも高い。不純物領域ＩＮＰＬ１が形成されることにより、埋込コンタクトＢＣＯＮとエピタキシャル層ＥＰＩの接続抵抗は低くなる。
埋込コンタクトＢＣＯＮを埋め込むための溝（又は孔）は、例えばコンタクトＣＯＮ２を埋め込むための接続孔と同一工程で形成される。ただしこの溝（又は孔）は、独立した工程で形成されてもよい。この溝の内面には、絶縁膜（例えば熱酸化膜）ＩＮＳＬ２が形成されている。これにより、埋込コンタクトＢＣＯＮは第１埋込層ＢＩＮＰＬ１及びエピタキシャル層ＥＰＩのうち第１埋込層ＢＩＮＰＬ１より上に位置する部分から絶縁される。また、埋込コンタクトＢＣＯＮは、コンタクトＣＯＮ２等と同一工程で形成されている。このため、埋込コンタクトＢＣＯＮは、層間絶縁膜ＩＮＳＬ１及び絶縁膜ＨＭＳＫ１も貫いており、その上端は、層間絶縁膜ＩＮＳＬ１上の配線ＩＮＣ８に接続している。
なお、第１埋込層ＢＩＮＰＬ１の電位は、フローティングであってもよいし、固定電位であってもよい。後者の場合、エピタキシャル層ＥＰＩには、第１埋込層ＢＩＮＰＬ１を電気的にエピタキシャル層ＥＰＩの表層まで引き上げるための不純物領域が形成される。この不純物領域の下部は第１埋込層ＢＩＮＰＬ１に接続し、かつこの不純物領域の上部にはコンタクトが接続される。
図２は、トランジスタＴＲ１の平面図である。ゲート電極ＧＥ１は、ドレインＤＲＮ１のｎ型ウェルＷＬ１２を囲んでおり、ｐ型ウェルＷＬ２１はゲート電極ＧＥ１を囲んでいる。また素子分離トレンチＳＤＴＲは多角形（本図に示す例では矩形）の各辺に沿って形成されており、ｐ型ウェルＷＬ２１を囲んでいる。言い換えると、トランジスタＴＲ１は、素子分離トレンチＳＤＴＲの内側に位置している。
図３〜図５は、半導体装置ＳＤの製造方法を示す断面図である。各図は図１に対応している。
まず、図３に示すように、ベース基板ＢＳＵＢを準備する。次いで、ベース基板ＢＳＵＢにエピタキシャル層ＥＰＩを形成する。この際、途中で不純物導入用のガスを切り替えることにより、第２埋込層ＢＩＮＰＬ２及び第１埋込層ＢＩＮＰＬ１を形成する。この段階において、第２埋込層ＢＩＮＰＬ２は、例えばベース基板ＢＳＵＢのすぐ上（言い換えるとエピタキシャル層ＥＰＩの最下層）に位置している。
次いで、図４に示すように、次いで、エピタキシャル層ＥＰＩに各種ウェル（ディープウェルＤＷＬを含む）及びオフセット領域ＮＯＦ１１を、例えばイオン注入法を用いて形成する。次いで、エピタキシャル層ＥＰＩに溝を形成し、この溝に絶縁膜、例えば酸化シリコン膜を埋め込む。これにより、素子分離絶縁膜（図示せず）が形成される。なお、各種ウェル及びオフセット領域ＮＯＦ１１を形成するタイミングは、素子分離絶縁膜を形成した後であってもよい。
次いで、トランジスタＴＲ１，ＴＲ２，ＴＲ３のゲート絶縁膜を形成する。次いで、ゲート電極の材料（例えばポリシリコン膜）を成膜し、この膜を選択的に除去する。これにより、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３が形成される。次いで、エピタキシャル層ＥＰＩに、各高濃度領域（例えばＨＩＮＰＬ１２，ＨＩＮＰＬ１３，ＨＩＮＰＬ２１）を、例えばイオン注入法を用いて形成する。
なお、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁にサイドウォールが形成されている場合がある。この場合、各高濃度領域は、サイドウォールが形成されたのちに、形成される。
また、エピタキシャル層ＥＰＩに、各高濃度領域を形成したのち、熱処理が行われる。この熱処理によって不純物が拡散し、その結果、第２埋込層ＢＩＮＰＬ２はベース基板ＢＳＵＢから離れる。
次いで、図５に示すように、エピタキシャル層ＥＰＩの上に絶縁膜ＨＭＳＫ１を形成する。次いで、絶縁膜ＨＭＳＫ１上にレジストパターン（図示せず）を形成する。このレジストパターンは、素子分離トレンチＳＤＴＲが形成されるべき領域に、開口を有している。次いで、レジストパターンをマスクとして絶縁膜ＨＭＳＫ１をエッチングする。これにより、絶縁膜ＨＭＳＫ１のうち素子分離トレンチＳＤＴＲが形成されるべき領域には、開口が形成される。
次いで、絶縁膜ＨＭＳＫ１をマスクとして、エピタキシャル層ＥＰＩを（場所によっては素子分離絶縁膜も）エッチングする。これにより、素子分離トレンチＳＤＴＲが形成される。その後、レジストパターンが残っている場合には、レジストパターンを除去する。
その後、層間絶縁膜ＩＮＳＬ１を形成する。この際、層間絶縁膜ＩＮＳＬ１の一部は素子分離トレンチＳＤＴＲに埋め込まれ、埋込絶縁膜ＢＩＮＳＬとなる。この際、素子分離トレンチＳＤＴＲおよび第１トレンチＤＴＲ１にボイドが形成されることがあるが、このボイドは、層間絶縁膜ＩＮＳＬ１（埋込絶縁膜ＢＩＮＳＬ１）で塞がれており、かつ後工程でも露出しないため、半導体装置ＳＤの品質に影響を与えない。
次いで、層間絶縁膜ＩＮＳＬ１上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして層間絶縁膜ＩＮＳＬ１をエッチングする。これにより、各コンタクトを形成するために接続孔が形成される。なお、この工程において、層間絶縁膜ＩＮＳＬ１のうち埋込コンタクトＢＣＯＮが形成されるべき領域にも接続孔が形成される。この接続孔は、エピタキシャル層ＥＰＩに形成された溝の底部まで達している。この接続孔内に不純物を注入する。これにより、不純物領域ＩＮＰＬ１が形成される。そして、これら接続孔内にＷなどの金属を埋め込む。これにより、各コンタクトおよび埋込コンタクトＢＣＯＮが形成される。
その後、層間絶縁膜ＩＮＳＬ１上に金属膜（例えばＡｌ）が形成される。次いで、この金属膜を選択的に除去する。これにより、各配線が形成される。
図６は、基板ＳＵＢの深さ方向の不純物の分布を説明するための図である。図６（ａ）は、基板ＳＵＢを熱処理する前の基板ＳＵＢの不純物の分布を示しており、図６（ｂ）は、基板ＳＵＢを熱処理した後の基板ＳＵＢの不純物の分布をシミュレーションした結果を示している。
図６（ａ）に示すように、ベース基板ＢＳＵＢは高濃度のｐ型の不純物を含んでおり、エピタキシャル層ＥＰＩはベース基板ＢＳＵＢよりも低濃度のｐ型の不純物を含んでいる。そして、エピタキシャル層ＥＰＩのうち基板ＳＵＢの接する領域にはｎ型の第２埋込層ＢＩＮＰＬ２が形成されている。ここで、ベース基板ＢＳＵＢに含まれるｐ型の不純物は、例えばＢであり、第２埋込層ＢＩＮＰＬ２に含まれるｎ型の不純物は、例えばＰである。
図６（ａ）に示す基板ＳＵＢを熱処理すると、各層に含まれる不純物は熱拡散する。熱処理後の状態において、第２埋込層ＢＩＮＰＬ２は、ｎ型の不純物濃度がｐ型の不純物濃度よりも高い領域として定義される。この定義による第２埋込層ＢＩＮＰＬ２は、図６（ａ）の状態における第２埋込層ＢＩＮＰＬ２よりも、エピタキシャル層ＥＰＩの表面側に位置している。
ここで、図６（ａ）の状態において第２埋込層ＢＩＮＰＬ２が形成されていなかった場合、ベース基板ＢＳＵＢのｐ型の不純物がエピタキシャル層ＥＰＩの中に拡散するため、ベース基板ＢＳＵＢと第１埋込層ＢＩＮＰＬ１の間の耐圧が下がってしまう。
これに対して本実施形態では、第２埋込層ＢＩＮＰＬ２が形成されているため、ベース基板ＢＳＵＢからエピタキシャル層ＥＰＩに拡散してきたｐ型の不純物は、第２埋込層ＢＩＮＰＬ２に含まれていたｎ型の不純物によって相殺される。これにより、ベース基板ＢＳＵＢと第１埋込層ＢＩＮＰＬ１の間の耐圧が下がることを抑制できる。なお、例えばエピタキシャル層ＥＰＩがシリコン層である場合、１０００℃前後においては、Ｐの熱拡散速度はＢの熱拡散速度とほぼ等しい。従って、ベース基板ＢＳＵＢに含まれるｐ型の不純物をＢとして、第２埋込層ＢＩＮＰＬ２に含まれるｎ型の不純物をＰとした場合、上記した相殺効果は特に大きくなる。
また、第２埋込層ＢＩＮＰＬ２は、素子分離トレンチＳＤＴＲよりも深く形成されている。このため、第２埋込層ＢＩＮＰＬ２をベース基板ＢＳＵＢに近づけることができる。これにより、ベース基板ＢＳＵＢからエピタキシャル層ＥＰＩに拡散してきた不純物を、効果的に相殺することができる。
（第２の実施形態）
図７は、第２の実施形態に係る半導体装置ＳＤの製造方法を示す断面図である。まず図７（ａ）に示すように、ベース基板ＢＳＵＢを準備する。次いで、ベース基板ＢＳＵＢにｎ型の不純物を熱拡散又はイオン注入する。これにより、ベース基板ＢＳＵＢの表層には第２埋込層ＢＩＮＰＬ２が形成される。
次いで、ベース基板ＢＳＵＢ上にエピタキシャル層ＥＰＩを形成する。エピタキシャル層ＥＰＩの形成方法は、第２埋込層ＢＩＮＰＬ２が形成されない点を除いて、第１の実施形態におけるエピタキシャル層ＥＰＩの形成方法と同様である。
その後の工程は、第１の実施形態と同様である。
図８は、本実施形態における基板ＳＵＢの深さ方向の不純物の分布を説明するための図であり、第１の実施形態における図６に対応している。図８（ａ）は、基板ＳＵＢを熱処理する前の基板ＳＵＢの不純物の分布を示しており、図８（ｂ）は、基板ＳＵＢを熱処理したのちの基板ＳＵＢの不純物の分布をシミュレーションした結果を示している。
図８（ａ）に示すように、熱処理前の状態において、第２埋込層ＢＩＮＰＬ２はベース基板ＢＳＵＢの表層に形成されている。一方、図８（ｂ）に示すように、基板ＳＵＢが熱処理されると、第１の実施形態と同様に、第２埋込層ＢＩＮＰＬ２は、ｐ型の不純物及びｎ型の不純物のうちｎ型の不純物濃度が高い領域として定義される。この定義による第２埋込層ＢＩＮＰＬ２は、本図に示す例では、エピタキシャル層ＥＰＩの内部に位置する。
本実施形態によっても、基板ＳＵＢには第２埋込層ＢＩＮＰＬ２が形成されているため、ベース基板ＢＳＵＢと第１埋込層ＢＩＮＰＬ１の間の耐圧が下がることを抑制できる。
（第３の実施形態）
図９は、第３の実施形態に係る半導体装置ＳＤの構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、第２埋込層ＢＩＮＰＬ２の代わりに第３埋込層ＢＩＮＰＬ３を備えている点を除いて、第２の実施形態に係る半導体装置ＳＤと同様の構成である。
第３埋込層ＢＩＮＰＬ３は、ベース基板ＢＳＵＢの不純物が熱拡散することを抑制する元素（以下、拡散抑制元素と記載）が導入された層である。第３埋込層ＢＩＮＰＬ３は、第２の実施形態における図７（ａ）において、ｎ型の不純物の代わりに拡散抑制元素をベース基板ＢＳＵＢの表層に導入することによって、形成されている。拡散抑制元素は、例えばＮ、Ｃ、及びＯの少なくとも一つである。第３埋込層ＢＩＮＰＬ３における拡散抑制元素の濃度は、例えばベース基板ＢＳＵＢにおけるｐ型の不純物濃度と同じか、それ以下であり、かつ、エピタキシャル層ＥＰＩにおけるｐ型の不純物濃度よりも大きい。
図１０は、本実施形態における基板ＳＵＢの深さ方向の不純物の分布を説明するための図であり、第２の実施形態における図８に対応している。図１０（ａ）は、基板ＳＵＢを熱処理する前の基板ＳＵＢの不純物の分布を示しており、図１０（ｂ）は、基板ＳＵＢを熱処理したのちの基板ＳＵＢの不純物の分布を示している。
図１０（ａ）に示すように、熱処理前の状態において、第３埋込層ＢＩＮＰＬ３はベース基板ＢＳＵＢの表層に形成されている。一方、図１０（ｂ）に示すように、基板ＳＵＢが熱処理されると、ベース基板ＢＳＵＢの不純物はエピタキシャル層ＥＰＩに向けて拡散するが、第３埋込層ＢＩＮＰＬ３が形成されているため、この拡散量は少ない。なお、第３埋込層ＢＩＮＰＬ３の拡散抑制元素も基板ＳＵＢ内を拡散する。このため、第３埋込層ＢＩＮＰＬ３の幅は広くなる。
本実施形態によれば、基板ＳＵＢには第３埋込層ＢＩＮＰＬ３が形成されているため、ベース基板ＢＳＵＢの不純物はエピタキシャル層ＥＰＩに向けて拡散しにくくなる。従って、ベース基板ＢＳＵＢと第１埋込層ＢＩＮＰＬ１の間の耐圧が下がることを抑制できる。
（第４の実施形態）
図１１は、第４の実施形態に係る半導体装置ＳＤの構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、埋込コンタクトＢＣＯＮの代わりに裏面電極ＢＥＬを備えている点を除いて、第１〜第３の実施形態のいずれかと同様の構成である。本図は、第１の実施形態と同様の構成の場合を示している。
裏面電極ＢＥＬは、ベース基板ＢＳＵＢのうちエピタキシャル層ＥＰＩが形成されていない面に形成されており、ベース基板ＢＳＵＢに固定電位を与える。裏面電極ＢＥＬは、例えばＡｌなどの金属によって形成されている。裏面電極ＢＥＬは、例えばスパッタリング法を用いて形成されている。
本実施形態によっても、ベース基板ＢＳＵＢと第１埋込層ＢＩＮＰＬ１の間の耐圧が下がることを抑制できる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＢＩＮＰＬ１ 第１埋込層
ＢＩＮＰＬ２ 第２埋込層
ＢＩＮＳＬ１ 埋込絶縁膜
ＢＣＯＮ 埋込コンタクト
ＢＩＮＳＬ 埋込絶縁膜
ＢＳＵＢ ベース基板
ＣＯＮ１ 第１コンタクト
ＤＲＮ１ ドレイン
ＤＲＮ２ ドレイン
ＤＲＮ３ ドレイン
ＤＷＬ ディープウェル
ＥＬ１ 第１素子領域
ＥＬ２ 第２素子領域
ＥＰＩ エピタキシャル層
ＧＥ１ ゲート電極
ＧＥ２ ゲート電極
ＧＥ３ ゲート電極
ＨＭＳＫ１ 絶縁膜
ＨＩＮＰＬ１２ 高濃度領域
ＨＩＮＰＬ１３ 高濃度領域

Claims (6)

  1. 第１導電型のベース基板と、
    前記ベース基板上に形成され、前記ベース基板よりも不純物濃度が低い第１導電型の半導体層と、
    前記半導体層に形成された第２導電型の第１埋込層と、
    前記半導体層に形成され、前記第１埋込層よりも深く、かつ前記第１埋込層から前記半導体層の深さ方向に離れており、前記第１埋込層よりも不純物濃度が低い前記第２導電型の第２埋込層と、
    前記半導体層に形成されたトランジスタと、
    を備える半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記半導体層に形成され、前記トランジスタを囲むトレンチと、
    前記トレンチに埋め込まれた絶縁膜と、
    を備え、
    前記トレンチの底面は、前記第２埋込層よりも浅く位置している半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記半導体層に形成された孔と、
    前記孔の側面に形成された絶縁層と、
    前記孔に埋め込まれた導体と、
    を備え、
    前記孔の底面は、前記第２埋込層よりも深い半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記半導体層に形成され、前記孔の底部に位置し、前記ベース基板よりも不純物濃度が高い第１導電型領域を備える半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記第２埋込層にはＰが導入されており、
    前記ベース基板にはＢが導入されている半導体装置。
  6. 第１導電型のベース基板と、
    前記ベース基板上に形成され、前記ベース基板よりも不純物濃度が低い第１導電型の半導体層と、
    前記半導体層に形成された第２導電型の第１埋込層と、
    前記半導体層に形成され、前記第１埋込層よりも深く、かつ前記第１埋込層から前記半導体層の深さ方向に離れており、Ｎ、Ｃ、及びＯの少なくとも一つの元素が導入されており、前記元素の濃度が前記ベース基板における前記第１導電型の不純物濃度以下であり、かつ前記半導体層における前記第１導電型の不純物濃度よりも大きい第２埋込層と、
    前記半導体層に形成されたトランジスタと、
    を備える半導体装置。
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