JPS5887866A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5887866A JPS5887866A JP56185432A JP18543281A JPS5887866A JP S5887866 A JPS5887866 A JP S5887866A JP 56185432 A JP56185432 A JP 56185432A JP 18543281 A JP18543281 A JP 18543281A JP S5887866 A JPS5887866 A JP S5887866A
- Authority
- JP
- Japan
- Prior art keywords
- type
- substrate
- layer
- transistor
- diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
- H10D84/658—Integrated injection logic integrated in combination with analog structures
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置（ＩＣ）に関し、特にＩＣ
内に形成するサブ・ストレー） Ｐ Ｎ Ｐ ）ランジ
スタに関する。
内に形成するサブ・ストレー） Ｐ Ｎ Ｐ ）ランジ
スタに関する。
トランジスタおよびＭ ＯＳ Ｆ Ｅ ’ｌ’を含むＩ
Ｃにおいて、Ｐ型基板（サブストレート）σ）一部をコ
レクタとしたＰＮＰトランジスタ構造が本願出願人等に
より提案さねた。
Ｃにおいて、Ｐ型基板（サブストレート）σ）一部をコ
レクタとしたＰＮＰトランジスタ構造が本願出願人等に
より提案さねた。
これは第１図ｔ（小すよ５に、Ｐ１％ｌＪ基板１の１−
にエビタギシ＼・ル成長させたＮ−型層２を形成１７、
Ｎ−型層２の表面からＰ型基板に接続するＰ帖拡散層３
をアイソレーション部としＣ１このアイソレーション部
に囲まれｊ、７ ” ！！’１．Ｍｆｆ ２ ａる・ベ
ースと１７、ベース表面に選択拡散したＰｌ 型領域４
＾何−ミツタ、Ｎ４型領域５をベース取出し１■と（７
、Ｐ）〜り基板をコ１／クタとし、そしてＰ型拡散ｊ−
：うをコｌ／クタ取出し部としだもθ）である。
にエビタギシ＼・ル成長させたＮ−型層２を形成１７、
Ｎ−型層２の表面からＰ型基板に接続するＰ帖拡散層３
をアイソレーション部としＣ１このアイソレーション部
に囲まれｊ、７ ” ！！’１．Ｍｆｆ ２ ａる・ベ
ースと１７、ベース表面に選択拡散したＰｌ 型領域４
＾何−ミツタ、Ｎ４型領域５をベース取出し１■と（７
、Ｐ）〜り基板をコ１／クタとし、そしてＰ型拡散ｊ−
：うをコｌ／クタ取出し部としだもθ）である。
ところで、バイボーラトフンジスタお、にびＭＯＳ Ｆ
Ｉ＝： ｌ’を含むＩ Ｃの場合、エピタキンヤル成
長により形成するＮ−型層は比較的薄く（例えば７〜１
０μｍ）、その」二標準りニーγＩ Ｃσ）ｒ−ミ、り
拡散後にゲート酸化等θ）熱に桿ツノ’ 、！Ｉｌｌ
−Ｊ ）ろため、Ｐ型板やＰ拡散ｊ−からの８ （＋Ｉ
曹１ン）拡散が伸びろ結果、前記したサブストレート１
３ Ｎ Ｐ １．→ンジスタのベース幅ＷＢが小さくな
る１、標準り：ニアＩＣυ’）ＮＰＮ）ランジスタの場
合はＰ型基板ｌとＮ−型層２との間にＮ４ 型埋込層を
形成す２．ためある程度の耐圧（約８Ｖ）をもたせるこ
とができるがサブストレートＩ） Ｎ Ｐ ）ランジス
タの場合はＮ＋＋埋込層がないためにベース幅ＷＢが極
端の場合はｆｒ （なり、パンチスルーし易くなるとい
う問題があった。
Ｉ＝： ｌ’を含むＩ Ｃの場合、エピタキンヤル成
長により形成するＮ−型層は比較的薄く（例えば７〜１
０μｍ）、その」二標準りニーγＩ Ｃσ）ｒ−ミ、り
拡散後にゲート酸化等θ）熱に桿ツノ’ 、！Ｉｌｌ
−Ｊ ）ろため、Ｐ型板やＰ拡散ｊ−からの８ （＋Ｉ
曹１ン）拡散が伸びろ結果、前記したサブストレート１
３ Ｎ Ｐ １．→ンジスタのベース幅ＷＢが小さくな
る１、標準り：ニアＩＣυ’）ＮＰＮ）ランジスタの場
合はＰ型基板ｌとＮ−型層２との間にＮ４ 型埋込層を
形成す２．ためある程度の耐圧（約８Ｖ）をもたせるこ
とができるがサブストレートＩ） Ｎ Ｐ ）ランジス
タの場合はＮ＋＋埋込層がないためにベース幅ＷＢが極
端の場合はｆｒ （なり、パンチスルーし易くなるとい
う問題があった。
本発明は上記した問題を考慮してなされたものであり、
その目的はＩ”Ｌプロセスの一部を利用することでサブ
ストレートＰＮＰトランジスタの耐圧の向上を図ること
にある。
その目的はＩ”Ｌプロセスの一部を利用することでサブ
ストレートＰＮＰトランジスタの耐圧の向上を図ること
にある。
第２図は本発明によるサブス） ｌ／ −） Ｐ Ｎ
Ｐ トランジスタの原理的構成を示すものである。第１
図で示したこれまでのサブストレー１− ｐ Ｎ Ｐ
）ランジスタと異なる点は、基板１中のボロンがベース
となるＮ−型層２ａ内に拡散されないようにするためそ
のＮ−型層２ａ内にＮ型不純物を導入してＮ型層（領域
）６を形成したのである。
Ｐ トランジスタの原理的構成を示すものである。第１
図で示したこれまでのサブストレー１− ｐ Ｎ Ｐ
）ランジスタと異なる点は、基板１中のボロンがベース
となるＮ−型層２ａ内に拡散されないようにするためそ
のＮ−型層２ａ内にＮ型不純物を導入してＮ型層（領域
）６を形成したのである。
第３図は第２図のＡ−Ａ断面における不純物濃度分布を
示すものである。
示すものである。
第４図に共通の基板上に１２Ｌ、縦形ＮＰＮ）ランジス
タ、サブストレートＰＮＰトランジスタを組込んだ場合
のバイポーラＭＯ８Ｉ Ｃの実施例を示す。（Ｍ ＯＳ
Ｆ Ｅ’１’は図面では省略する）これらはＰ型基板
１１の７Ｆに一部でＮＦ型埋込層１２ａ、１２ｂを介し
テＮ″′型層（１３ａ、１３ｂ。
タ、サブストレートＰＮＰトランジスタを組込んだ場合
のバイポーラＭＯ８Ｉ Ｃの実施例を示す。（Ｍ ＯＳ
Ｆ Ｅ’１’は図面では省略する）これらはＰ型基板
１１の７Ｆに一部でＮＦ型埋込層１２ａ、１２ｂを介し
テＮ″′型層（１３ａ、１３ｂ。
１３ｃ）をエピタキシャル成長させ、Ｐ型アイソレーシ
ョン部ｔ４ａ、１４ｂ−・ により分離された各半導体
領域にそハそれの素子を組み込んだものである。
ョン部ｔ４ａ、１４ｂ−・ により分離された各半導体
領域にそハそれの素子を組み込んだものである。
このうちＩ’Ｌにおいて、Ｎ−型１＠ １ ：（ａ表面
にＰ型拡散層１５を形成してインジェクタとし、他のＰ
散拡散層１６をベース、Ｎ″型型数散層１７コレクタ、
図示されないＮ″型型数散層エミッタ取出し部としてＮ
Ｐ Ｎインバータを構成する。このＩ”Ｌにおいては
インバーストランジスタの電流増幅率βｌを向上するた
めＮ−型（エピタキシャル）層形成前ＫＮ＋型埋込層１
２ａの上にリンイオン打込みによるＮ層１８を形成−Ｃ
る。
にＰ型拡散層１５を形成してインジェクタとし、他のＰ
散拡散層１６をベース、Ｎ″型型数散層１７コレクタ、
図示されないＮ″型型数散層エミッタ取出し部としてＮ
Ｐ Ｎインバータを構成する。このＩ”Ｌにおいては
インバーストランジスタの電流増幅率βｌを向上するた
めＮ−型（エピタキシャル）層形成前ＫＮ＋型埋込層１
２ａの上にリンイオン打込みによるＮ層１８を形成−Ｃ
る。
Ｎ ｌ） Ｎ ）ランジスタにおいて、Ｎ″′型層１３
ａの表面にＰ型拡散層１９を形成してベースとし、Ｎ′
−型拡散層２０．２１をエミッタおよびコレクタ取出し
部とする。
ａの表面にＰ型拡散層１９を形成してベースとし、Ｎ′
−型拡散層２０．２１をエミッタおよびコレクタ取出し
部とする。
サブストレー）ＰＮＰ）ランジスタにおいて、Ｎ一層１
３ａの表面にＰ型拡散層２２．Ｎ＋型型数散層２３形成
してエミッタ及びベース取出し部としＰ型−γイソワー
フ３フ部１４ｃをコレクタ取出し部とする。このＰＮＰ
トランジスタで耐圧を保持するためのＮ型領域２４は前
記１２ＬのＮ型領域１８のイオン打込み工程を利用して
形成することができる。
３ａの表面にＰ型拡散層２２．Ｎ＋型型数散層２３形成
してエミッタ及びベース取出し部としＰ型−γイソワー
フ３フ部１４ｃをコレクタ取出し部とする。このＰＮＰ
トランジスタで耐圧を保持するためのＮ型領域２４は前
記１２ＬのＮ型領域１８のイオン打込み工程を利用して
形成することができる。
以上実施例で述べた本発明によればエピタキシャルＮ一
層の下部に選択的にＮ型不純物を導入することによりＰ
型基板からのＢ（ボロン）の１わき上り拡散」を補償し
サブストレー）ＰＮＰ）ランジスタのｈＦＦ、を下げ耐
圧を向上し、ウェハ段階における歩留りを向−１ニする
ものである。このＮ型不純物導入はＩ”Ｌのプロセスと
共用することによって工程の変更がな（行なうことがで
きる。
層の下部に選択的にＮ型不純物を導入することによりＰ
型基板からのＢ（ボロン）の１わき上り拡散」を補償し
サブストレー）ＰＮＰ）ランジスタのｈＦＦ、を下げ耐
圧を向上し、ウェハ段階における歩留りを向−１ニする
ものである。このＮ型不純物導入はＩ”Ｌのプロセスと
共用することによって工程の変更がな（行なうことがで
きる。
なお、第４図の点線Ａ、に示ずようにＮ−型層１３形成
后にイオン打込みによりＮ型不純物をＮ−型層１３ａ内
に導入してもよい。このＮ型不純物（５）
リ／’１／％導入は
第４図の点線Ａ２に示ずようにβｉ内向上Ｎ型不純物導
入と同時に行うことができる。
后にイオン打込みによりＮ型不純物をＮ−型層１３ａ内
に導入してもよい。このＮ型不純物（５）
リ／’１／％導入は
第４図の点線Ａ２に示ずようにβｉ内向上Ｎ型不純物導
入と同時に行うことができる。
第１図はザブストレー） Ｐ Ｎ Ｐ トランジスタの
例を示す断面図、第２図は本発明によるザブストレー）
ＰＮＰトランジスタのＨＪＩＨ的構造を示す断面図、第
３図は第２図におけるＡ−Ａ断面に対応する不純物濃度
分布曲線図、第４図はバイポーラ（ＭＯＳ）Ｉ’ＬＩＣ
に本発明を通用した実施例の断面図である。 ｌ−Ｐｍ＆＆、２・・Ｎ 型エピタキシャル１４ｍ、３
・・Ｐ型アイソレーション部、４・・Ｐ型エミッタ、５
・・Ｎ＋＋ベース取出し部、６ Ｎ型不純物イオン打込
領域、１１ ・Ｐ型基板、１２ａ、１２ｂ・・・Ｎ４型
埋込層、１３ａ、＋３１）、、、Ｎ−型エピタキシャル
層、１４ ａ 、 １４ ｂ 、、−Ｐ型アイル−ジョ
ン部、１５・Ｐ型インジェクタ、１６・・・Ｐ型ベース
、１７・Ｎ″″コレクタ、１８・・Ｎ型領域、１９・Ｐ
型ベース、２０・Ｎ″″エミッタ、２１−Ｎ″型コレク
タ増出し部、２２・Ｐ ｊＪ 」ミッタ、２３（６） ・・Ｎ＋型ベース取出し部、２４・Ｎ型領域。 代理人 弁理士 薄 １）利 幸 ３２７−
例を示す断面図、第２図は本発明によるザブストレー）
ＰＮＰトランジスタのＨＪＩＨ的構造を示す断面図、第
３図は第２図におけるＡ−Ａ断面に対応する不純物濃度
分布曲線図、第４図はバイポーラ（ＭＯＳ）Ｉ’ＬＩＣ
に本発明を通用した実施例の断面図である。 ｌ−Ｐｍ＆＆、２・・Ｎ 型エピタキシャル１４ｍ、３
・・Ｐ型アイソレーション部、４・・Ｐ型エミッタ、５
・・Ｎ＋＋ベース取出し部、６ Ｎ型不純物イオン打込
領域、１１ ・Ｐ型基板、１２ａ、１２ｂ・・・Ｎ４型
埋込層、１３ａ、＋３１）、、、Ｎ−型エピタキシャル
層、１４ ａ 、 １４ ｂ 、、−Ｐ型アイル−ジョ
ン部、１５・Ｐ型インジェクタ、１６・・・Ｐ型ベース
、１７・Ｎ″″コレクタ、１８・・Ｎ型領域、１９・Ｐ
型ベース、２０・Ｎ″″エミッタ、２１−Ｎ″型コレク
タ増出し部、２２・Ｐ ｊＪ 」ミッタ、２３（６） ・・Ｎ＋型ベース取出し部、２４・Ｎ型領域。 代理人 弁理士 薄 １）利 幸 ３２７−
Claims (1)
- １ 第１導市型半導体基体−トに形成した第２導電型半
導体層をベースとし、第１導電型半得体基体と第２導イ
型半轡体層の表面から基体に接続した素子分離用第１導
電型領域の一部をコレクタとし、第２導電型半導体層の
一部に形成［７た第１４′１８１１．型高濃度領域をエ
ミッタとしてトランジスタを構成した半導体装置におい
て、少なくとも一ト記第１導電型高濃度領域下θ）第２
導電型半導体層に第２．！ｊ１電型の不純物が導入され
ていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56185432A JPS5887866A (ja) | 1981-11-20 | 1981-11-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56185432A JPS5887866A (ja) | 1981-11-20 | 1981-11-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5887866A true JPS5887866A (ja) | 1983-05-25 |
Family
ID=16170678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56185432A Pending JPS5887866A (ja) | 1981-11-20 | 1981-11-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5887866A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2950339A1 (en) * | 2014-05-26 | 2015-12-02 | Renesas Electronics Corporation | Semiconductor device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5160171A (ja) * | 1974-11-22 | 1976-05-25 | Hitachi Ltd | |
| JPS5365675A (en) * | 1976-11-24 | 1978-06-12 | Nec Corp | Semiconductor device |
| JPS5555560A (en) * | 1978-09-15 | 1980-04-23 | Thomson Csf | High voltage bipolar transistor* integrated circuit containing same and method of manufacturing same |
-
1981
- 1981-11-20 JP JP56185432A patent/JPS5887866A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5160171A (ja) * | 1974-11-22 | 1976-05-25 | Hitachi Ltd | |
| JPS5365675A (en) * | 1976-11-24 | 1978-06-12 | Nec Corp | Semiconductor device |
| JPS5555560A (en) * | 1978-09-15 | 1980-04-23 | Thomson Csf | High voltage bipolar transistor* integrated circuit containing same and method of manufacturing same |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2950339A1 (en) * | 2014-05-26 | 2015-12-02 | Renesas Electronics Corporation | Semiconductor device |
| US10062773B2 (en) | 2014-05-26 | 2018-08-28 | Renesas Electronics Corporation | Semiconductor device having a transistor and first and second embedded layers |
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