JPH01100943A - マスタースライス方式の半導体集積回路装置 - Google Patents
マスタースライス方式の半導体集積回路装置Info
- Publication number
- JPH01100943A JPH01100943A JP62259001A JP25900187A JPH01100943A JP H01100943 A JPH01100943 A JP H01100943A JP 62259001 A JP62259001 A JP 62259001A JP 25900187 A JP25900187 A JP 25900187A JP H01100943 A JPH01100943 A JP H01100943A
- Authority
- JP
- Japan
- Prior art keywords
- circuit section
- chip
- functional circuit
- rom
- function circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W46/00—Marks applied to devices, e.g. for alignment or identification
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W46/00—Marks applied to devices, e.g. for alignment or identification
- H10W46/401—Marks applied to devices, e.g. for alignment or identification for identification or tracking
- H10W46/403—Marks applied to devices, e.g. for alignment or identification for identification or tracking for non-wireless electrical read out
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W46/00—Marks applied to devices, e.g. for alignment or identification
- H10W46/601—Marks applied to devices, e.g. for alignment or identification for use after dicing
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W46/00—Marks applied to devices, e.g. for alignment or identification
- H10W46/601—Marks applied to devices, e.g. for alignment or identification for use after dicing
- H10W46/603—Formed on wafers or substrates before dicing and remaining on chips after dicing
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマスタースライス方式の半導体集積回路装置に
関し、特に品種毎に金属配線パターンを変更したマスタ
ースライス方式の半導体集積回路装置に関する。
関し、特に品種毎に金属配線パターンを変更したマスタ
ースライス方式の半導体集積回路装置に関する。
従来から、マスタースライス方式の半導体集積回路装置
は、専用品種に比較して開発工期が短く、安価に製造で
きる利点があり、多品種少量生産には適した装置とされ
ている。
は、専用品種に比較して開発工期が短く、安価に製造で
きる利点があり、多品種少量生産には適した装置とされ
ている。
しかしながら、従来のマスタースライス方式の半導体集
積回路装置は、第一にはチップ内のポンディングパッド
の数やレイアウトが同一であっても一つのウェーハ内に
不規則に複数個の品種を配置した場合、品種が異なれば
ＩＣテスターのテストパターンも変える必要があるため
、ＩＣテスターによるウェーハ内チップの自動測定によ
る良品選別が出来なくなるという問題があり、仮に出来
たとしてもグイシング工程後に品種を分類する工程が必
らず必要になり、生産性が劣るという欠点がある。また
、第二には特定のＩＣパッケージが複数個の品種に共通
に使用される場合、裸眼ではチップの品種区別が不可能
であるため特に品名などの捺印工程ではロフト管理が難
しくなり生産性が劣るという欠点がある。
積回路装置は、第一にはチップ内のポンディングパッド
の数やレイアウトが同一であっても一つのウェーハ内に
不規則に複数個の品種を配置した場合、品種が異なれば
ＩＣテスターのテストパターンも変える必要があるため
、ＩＣテスターによるウェーハ内チップの自動測定によ
る良品選別が出来なくなるという問題があり、仮に出来
たとしてもグイシング工程後に品種を分類する工程が必
らず必要になり、生産性が劣るという欠点がある。また
、第二には特定のＩＣパッケージが複数個の品種に共通
に使用される場合、裸眼ではチップの品種区別が不可能
であるため特に品名などの捺印工程ではロフト管理が難
しくなり生産性が劣るという欠点がある。
本発明の目的は、チップの自動測定による良品選別を実
現し、ロフト管理を簡略化しうるマスタースライス方式
の半導体集積回路装置を提供することにある。
現し、ロフト管理を簡略化しうるマスタースライス方式
の半導体集積回路装置を提供することにある。
本発明のマスタースライス方式の半導体集積回路装置は
、第一の機能回路部および第二の機能回路部を同一の半
導体モノリシックチップ内に組み込み、第一の機能回路
部に第二の機能回路部を言及する情報を外部に電気的に
取り出せる手段を設けて構成される。
、第一の機能回路部および第二の機能回路部を同一の半
導体モノリシックチップ内に組み込み、第一の機能回路
部に第二の機能回路部を言及する情報を外部に電気的に
取り出せる手段を設けて構成される。
すなわち、本発明はチップ自身にチップ自身の情報、例
えば品名、設計変更履歴、等を電気的に調べることが出
来る様に電子回路及びポンディングパッドを内蔵させる
というものである。
えば品名、設計変更履歴、等を電気的に調べることが出
来る様に電子回路及びポンディングパッドを内蔵させる
というものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）、（ｂ）はそれぞれ本発明の第一の実施例
を説明するためのＩＣチップの平面図である。
を説明するためのＩＣチップの平面図である。
第１図（ａ）に示すように、Ｔｃチップ１は、第一の機
能回路部２と、従来がらのマスタースライス方式の半導
体集積回路装置に相当している第二の機能回路部３と、
第一の機能回路部２および第二の機能回路部３に接続す
るためのパッドから構成される。第一の機能回路部２は
カウンタ回路４およびリードオンリーメモリ（以下、Ｒ
ＯＭと称す）５とを備え、このカウンタ回路４はカウン
タインクリメント端子および５桁の出力端子を有し、ま
たＲＯＭ５は出力端子および５本のアドレス端子を有し
、更にカウンタ回路４の５桁の出力はＲＯＭ５の５本の
アドレス端子と接続されている。この第一の機能回路部
２の外部に形成されたポンデイグパッド６〜９は第一の
機能回路部２に含まれるカウンタ回路４とＲＯＭ５との
それぞれ電源、カウンタインクリメント端子、ＲＯＭ５
の出力、ＧＮＤ電位を外部に引き出すためのポンディン
グパッドであり、また第二の機能回路部３の外部に形成
されたポンディングパッド１０は第二の機能回路部３の
各目的に応じた、機能を外部に引き出すためのポンディ
ングパッドである。
能回路部２と、従来がらのマスタースライス方式の半導
体集積回路装置に相当している第二の機能回路部３と、
第一の機能回路部２および第二の機能回路部３に接続す
るためのパッドから構成される。第一の機能回路部２は
カウンタ回路４およびリードオンリーメモリ（以下、Ｒ
ＯＭと称す）５とを備え、このカウンタ回路４はカウン
タインクリメント端子および５桁の出力端子を有し、ま
たＲＯＭ５は出力端子および５本のアドレス端子を有し
、更にカウンタ回路４の５桁の出力はＲＯＭ５の５本の
アドレス端子と接続されている。この第一の機能回路部
２の外部に形成されたポンデイグパッド６〜９は第一の
機能回路部２に含まれるカウンタ回路４とＲＯＭ５との
それぞれ電源、カウンタインクリメント端子、ＲＯＭ５
の出力、ＧＮＤ電位を外部に引き出すためのポンディン
グパッドであり、また第二の機能回路部３の外部に形成
されたポンディングパッド１０は第二の機能回路部３の
各目的に応じた、機能を外部に引き出すためのポンディ
ングパッドである。
上述した第一の機能回路部２はＲＯＭ５の記憶情報を除
けば下地を共通とする全ての品種においてポンディング
パッド６〜９の機能およびＩＣチップ１内でのレイアウ
ト等も含めて全く同じものである。また、カウンタ回路
４の出力は電源端子の電位がＧＮＤ電位から電源電位５
Ｖに変わるときクリア即ち０となるように回路を組んで
ある。
けば下地を共通とする全ての品種においてポンディング
パッド６〜９の機能およびＩＣチップ１内でのレイアウ
ト等も含めて全く同じものである。また、カウンタ回路
４の出力は電源端子の電位がＧＮＤ電位から電源電位５
Ｖに変わるときクリア即ち０となるように回路を組んで
ある。
更に、ＲＯＭ５の記憶情報は、例えば１．、、Ｃチップ
ｌの品種名（製品番号）、改版番号２機能名など少なく
とも第二の機能回路部３を言及する情報が二進符号でア
ドレス順にシリアルに記憶されている。この第二の機能
回路部３の中身が変わったり、あるいは品種名が変わる
場合、メタライズ工程においてＲＯＭ５の記憶情報も同
時に変更する。
ｌの品種名（製品番号）、改版番号２機能名など少なく
とも第二の機能回路部３を言及する情報が二進符号でア
ドレス順にシリアルに記憶されている。この第二の機能
回路部３の中身が変わったり、あるいは品種名が変わる
場合、メタライズ工程においてＲＯＭ５の記憶情報も同
時に変更する。
次に、第１図（ｂ）に示すように、第二の機能回路部２
におけるＲＯＭ５の情報は次のようにして読み出される
。
におけるＲＯＭ５の情報は次のようにして読み出される
。
まず、電源パッド６、ＧＮＤ電位パッド９およびカウン
タインクリメント端子パッド７を接地し、しかる後に電
源パッド６に電源電圧５■を印加すればカウンタ４の内
容が０となり、ＲＯＭ５の０番地の内容が出力パッド８
に出力される。
タインクリメント端子パッド７を接地し、しかる後に電
源パッド６に電源電圧５■を印加すればカウンタ４の内
容が０となり、ＲＯＭ５の０番地の内容が出力パッド８
に出力される。
次に、カウンタインクリメント端子パッド７をＧＮＤ電
位から電源電圧５ｖにした後、再びＧＮＤ電位にもどせ
ばカウンタ４の内容がひとつ増加してｌとなり、ＲＯＭ
５の１番地の内容が出力パッド８に出力される。同様に
して、カウンタインクリメント端子パッド７の電位の上
げ下げを繰り返せば、カウンタの内容が−っづつ３１ま
で増加するから、０番地から順番に３１番地までＲＯＭ
５の記憶情報を出力パッド８から読み取ることが出来る
。
位から電源電圧５ｖにした後、再びＧＮＤ電位にもどせ
ばカウンタ４の内容がひとつ増加してｌとなり、ＲＯＭ
５の１番地の内容が出力パッド８に出力される。同様に
して、カウンタインクリメント端子パッド７の電位の上
げ下げを繰り返せば、カウンタの内容が−っづつ３１ま
で増加するから、０番地から順番に３１番地までＲＯＭ
５の記憶情報を出力パッド８から読み取ることが出来る
。
従って、第一の機能回路部２におけるカウンタインクリ
メント端子パッド７から少なくとも第二の機能回路部３
を言及する情報をえることができるので第二の機能回路
部（品種情報）を知ることが出来る。
メント端子パッド７から少なくとも第二の機能回路部３
を言及する情報をえることができるので第二の機能回路
部（品種情報）を知ることが出来る。
第２図（ａ）、（ｂ）はそれぞれ本発明の第二の実施例
を説明するためのＩＣチップの平面図および信号波形図
である。
を説明するためのＩＣチップの平面図および信号波形図
である。
第２図（ａ）に示すように、このＩＣチップ１は第１図
（ａ）に示す第一の機能回路部２における電源パッド６
およびＧＮＤバッド９を取り除き、第一の機能回路部３
を精成するカウンタ４とＲＯＭ５の電源・ＧＮＤ電位を
外部に引き出すためのボンディングＧＮＤパッド１２に
リード配線１３を介して接続されている点が前述の第一
の実施例とは異なっている。その他の番号は第一の実施
例の番号と同じであるので説明を省略する。このように
電源パッド１１およびＧＮＤパッド１２を共有すること
により、第二の実施例は第一の実施例の機能を落とさず
にＩＣチップ１全体のポンディングパッド数を減らすこ
とが出来る利点を有する。
（ａ）に示す第一の機能回路部２における電源パッド６
およびＧＮＤバッド９を取り除き、第一の機能回路部３
を精成するカウンタ４とＲＯＭ５の電源・ＧＮＤ電位を
外部に引き出すためのボンディングＧＮＤパッド１２に
リード配線１３を介して接続されている点が前述の第一
の実施例とは異なっている。その他の番号は第一の実施
例の番号と同じであるので説明を省略する。このように
電源パッド１１およびＧＮＤパッド１２を共有すること
により、第二の実施例は第一の実施例の機能を落とさず
にＩＣチップ１全体のポンディングパッド数を減らすこ
とが出来る利点を有する。
また、第２図（ｂ）に示すように、第一の機能回路部２
におけるＲＯＭ５の情報が第一の実施例と同様にして読
み出される。
におけるＲＯＭ５の情報が第一の実施例と同様にして読
み出される。
第３図は本発明の第三の実施例を説明するためのｒｃチ
ップ平面図である。
ップ平面図である。
第３図に示すように、ＩＣチップ１は第一の機能回路部
２と第二の機能回路部３とを備え、この第一の機能回路
部２は単体で１００Ωの抵抗１４を９個直列に接続し、
おのおのの抵抗１４の両端から１０個のタップ１５が引
き出されている。この１０個のタップ中、４つのタップ
を外部に引き出すためのポンディングパッドがそれぞれ
パッド６〜９である。また、第二の機能回路部３は従来
からのマスタースライス方式の半導体集積回路に相当し
ており、それに接続されるパッド１０が第二の機能回路
部３を外部に引き出すためのポンディングパッドである
。前述した第一の機能回路部２における９個の抵抗１４
は９５〜１０５Ωの抵抗値になる様マスタースライス方
式の半導体集積回路の下地工程でコントロールしておき
、品種作製工程でポンディングパッド６〜８を１０個の
タップのどれに接続するかは品種名（製品番号）。
２と第二の機能回路部３とを備え、この第一の機能回路
部２は単体で１００Ωの抵抗１４を９個直列に接続し、
おのおのの抵抗１４の両端から１０個のタップ１５が引
き出されている。この１０個のタップ中、４つのタップ
を外部に引き出すためのポンディングパッドがそれぞれ
パッド６〜９である。また、第二の機能回路部３は従来
からのマスタースライス方式の半導体集積回路に相当し
ており、それに接続されるパッド１０が第二の機能回路
部３を外部に引き出すためのポンディングパッドである
。前述した第一の機能回路部２における９個の抵抗１４
は９５〜１０５Ωの抵抗値になる様マスタースライス方
式の半導体集積回路の下地工程でコントロールしておき
、品種作製工程でポンディングパッド６〜８を１０個の
タップのどれに接続するかは品種名（製品番号）。
改版番号１機能名など少なくとも第二の機能回路部３を
言及する情報が得られる５各ボンデイング、パッド６〜
８とポンディングパッド９間の抵抗値による０本実施例
ではポンディングパッド９は全ての品種に共通で同一の
タップに接続する。
言及する情報が得られる５各ボンデイング、パッド６〜
８とポンディングパッド９間の抵抗値による０本実施例
ではポンディングパッド９は全ての品種に共通で同一の
タップに接続する。
実際に第二の機能回路部３を言及する情報は次のように
して得られる。
して得られる。
すなわち、ポンディングパッド９と各ポンデイ□ フグ
パッド６〜８間の抵抗値Ｒ６，Ｒ７，Ｒ８を測定した後
、各々の値を１００Ωで割った商にもっとも近い整数を
それぞれＬ−Ｍ−Ｎとすれば、３桁の整数１００Ｌ＋１
０Ｍ＋Ｎが得られる。従って、あらかじめ３桁の整数と
第二の機能回路部３との間に対応関係を持たせておけば
、第一の機能回路部２によって第二の機能回路部３を言
及する情報が得られることが分かる。
パッド６〜８間の抵抗値Ｒ６，Ｒ７，Ｒ８を測定した後
、各々の値を１００Ωで割った商にもっとも近い整数を
それぞれＬ−Ｍ−Ｎとすれば、３桁の整数１００Ｌ＋１
０Ｍ＋Ｎが得られる。従って、あらかじめ３桁の整数と
第二の機能回路部３との間に対応関係を持たせておけば
、第一の機能回路部２によって第二の機能回路部３を言
及する情報が得られることが分かる。
以上に説明した三つの実施例のマスタースライス方式の
半導体集積回路は、−ウェーハ内にチップの大きさ、ポ
ンディングパッドの数、レイアウト等が同一である複数
個の品種を不規則に配置した場合でも、まずＩＣテスタ
ーで第一の機能回路部によって第二の機能回路部すなわ
ち品種を知り、しかる後に品種に対応したテストパター
ンに変えてＩＣの選別、検査をすることがＩＣテスター
のプログラムによて可能であるため、ＩＣテスターによ
るウェーハ内チップの自動測定による良品選別が可能に
なる。また、グイボンディング後にも同様にして品種を
知ることができることから、ダイシング工程後はもちろ
んマウント、グイボンディング、捺印工程において品種
を分類する必要はまったくない。従って、ウェーハチエ
ツク、組立、捺印１選別、検査などの工程における生産
性が向上する利点がある。
半導体集積回路は、−ウェーハ内にチップの大きさ、ポ
ンディングパッドの数、レイアウト等が同一である複数
個の品種を不規則に配置した場合でも、まずＩＣテスタ
ーで第一の機能回路部によって第二の機能回路部すなわ
ち品種を知り、しかる後に品種に対応したテストパター
ンに変えてＩＣの選別、検査をすることがＩＣテスター
のプログラムによて可能であるため、ＩＣテスターによ
るウェーハ内チップの自動測定による良品選別が可能に
なる。また、グイボンディング後にも同様にして品種を
知ることができることから、ダイシング工程後はもちろ
んマウント、グイボンディング、捺印工程において品種
を分類する必要はまったくない。従って、ウェーハチエ
ツク、組立、捺印１選別、検査などの工程における生産
性が向上する利点がある。
以上説明したように、本発明のマスタースライス方式の
半導体集積回路は、その製造すなわちつェーハ内のチエ
ツク、組立、捺印１選別、検査、などの各工程における
生産性を向上させるという効果がある。
半導体集積回路は、その製造すなわちつェーハ内のチエ
ツク、組立、捺印１選別、検査、などの各工程における
生産性を向上させるという効果がある。
第１図（ａ）、（ｂ）はそれぞれ本発明の第一の実施例
を説明するためのＩＣチップの平面図および信号波形図
、第２図（ａ）、（ｂ）はそれぞれ本発明の第二の実施
例を説明するためのＩＣチップの平面図および信号波形
図、第３図は本発明の第三の実施例を説明するためのＩ
Ｃチップの平面図である。 １・・・ＩＣチップ、２・・・ＩＣの第一機能回路部、
３・・・ＩＣの第二機能回路部、４・・・カウンタ回路
、５・・・リードオンリーメモリ（ＲＯＭ） 、６・・
・第一機能回路部の電源パッド、７・・・カウンタイン
クリメント端子パッド、８・・・ＲＯＭの出力パッド、
９・・・第一機能回路部のＧＮＤパッド、１０・・・第
二機能回路部のパッド、１１・・・第二機能回路部の電
源パッド、１２・・・第二機能回路部のＧＮＤバッド、
１３・・・リード配線、１４・・・抵抗、１５・・・タ
ップ。
を説明するためのＩＣチップの平面図および信号波形図
、第２図（ａ）、（ｂ）はそれぞれ本発明の第二の実施
例を説明するためのＩＣチップの平面図および信号波形
図、第３図は本発明の第三の実施例を説明するためのＩ
Ｃチップの平面図である。 １・・・ＩＣチップ、２・・・ＩＣの第一機能回路部、
３・・・ＩＣの第二機能回路部、４・・・カウンタ回路
、５・・・リードオンリーメモリ（ＲＯＭ） 、６・・
・第一機能回路部の電源パッド、７・・・カウンタイン
クリメント端子パッド、８・・・ＲＯＭの出力パッド、
９・・・第一機能回路部のＧＮＤパッド、１０・・・第
二機能回路部のパッド、１１・・・第二機能回路部の電
源パッド、１２・・・第二機能回路部のＧＮＤバッド、
１３・・・リード配線、１４・・・抵抗、１５・・・タ
ップ。
Claims (1)
- 【特許請求の範囲】 １、第一の機能回路部および第二の機能回路部を同一の
半導体モノリシックチップ内に組み込み、第一の機能回
路部に第二の機能回路部を言及する情報を外部に電気的
に取り出せる手段を設けたことを特徴とするマスタース
ライス方式の半導体集積回路装置。 ２、第一の機能回路部をカウンタ回路とリードオンリー
メモリとから形成し、カウンタ回路の出力がリードオン
リーメモリのアドレスに接続されている特許請求の範囲
第１項記載のマスタースライス方式の半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62259001A JPH01100943A (ja) | 1987-10-13 | 1987-10-13 | マスタースライス方式の半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62259001A JPH01100943A (ja) | 1987-10-13 | 1987-10-13 | マスタースライス方式の半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01100943A true JPH01100943A (ja) | 1989-04-19 |
Family
ID=17327976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62259001A Pending JPH01100943A (ja) | 1987-10-13 | 1987-10-13 | マスタースライス方式の半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01100943A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1098157A (ja) * | 1996-09-20 | 1998-04-14 | Nec Corp | 半導体集積回路装置 |
| WO2002045139A1 (en) * | 2000-12-01 | 2002-06-06 | Hitachi, Ltd | Method for identifying semiconductor integrated circuit device, method for manufacturing semiconductor integrated circuit device, semiconductor integrated circuit device and semiconductor chip |
| JP5013387B2 (ja) * | 2000-12-01 | 2012-08-29 | ルネサスエレクトロニクス株式会社 | 集積回路装置の識別方法、集積回路装置の製造方法、集積回路装置、半導体チップ及び実装体 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5793520A (en) * | 1980-12-02 | 1982-06-10 | Nec Corp | Semiconductor device |
| JPS5793519A (en) * | 1980-12-02 | 1982-06-10 | Nec Corp | Semiconductor device |
| JPS58176966A (ja) * | 1982-04-09 | 1983-10-17 | Nec Corp | 集積回路装置 |
| JPS6053043A (ja) * | 1983-09-02 | 1985-03-26 | Toshiba Corp | 半導体集積回路装置 |
| JPS6095930A (ja) * | 1983-10-31 | 1985-05-29 | Toshiba Corp | 集積回路試験システム及び集積回路装置 |
-
1987
- 1987-10-13 JP JP62259001A patent/JPH01100943A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5793520A (en) * | 1980-12-02 | 1982-06-10 | Nec Corp | Semiconductor device |
| JPS5793519A (en) * | 1980-12-02 | 1982-06-10 | Nec Corp | Semiconductor device |
| JPS58176966A (ja) * | 1982-04-09 | 1983-10-17 | Nec Corp | 集積回路装置 |
| JPS6053043A (ja) * | 1983-09-02 | 1985-03-26 | Toshiba Corp | 半導体集積回路装置 |
| JPS6095930A (ja) * | 1983-10-31 | 1985-05-29 | Toshiba Corp | 集積回路試験システム及び集積回路装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1098157A (ja) * | 1996-09-20 | 1998-04-14 | Nec Corp | 半導体集積回路装置 |
| WO2002045139A1 (en) * | 2000-12-01 | 2002-06-06 | Hitachi, Ltd | Method for identifying semiconductor integrated circuit device, method for manufacturing semiconductor integrated circuit device, semiconductor integrated circuit device and semiconductor chip |
| US6941536B2 (en) | 2000-12-01 | 2005-09-06 | Hitachi, Ltd. | Method for identifying semiconductor integrated circuit device, method for manufacturing semiconductor integrated circuit device, semiconductor integrated circuit device and semiconductor chip |
| US7282377B2 (en) | 2000-12-01 | 2007-10-16 | Hitachi, Ltd. | Method for identifying semiconductor integrated circuit device, method for manufacturing semiconductor integrated circuit device, semiconductor integrated circuit device and semiconductor chip |
| US7665049B2 (en) | 2000-12-01 | 2010-02-16 | Hitachi, Ltd. | Method for identifying semiconductor integrated circuit device, method for manufacturing semiconductor integrated circuit device, semiconductor integrated circuit device and semiconductor chip |
| JP5013387B2 (ja) * | 2000-12-01 | 2012-08-29 | ルネサスエレクトロニクス株式会社 | 集積回路装置の識別方法、集積回路装置の製造方法、集積回路装置、半導体チップ及び実装体 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0138114B1 (ko) | 집적 회로의 다중 전원 접속부 검사 방법 및 그 장치 | |
| JPH01100943A (ja) | マスタースライス方式の半導体集積回路装置 | |
| US6606732B2 (en) | Method for specifying, identifying, selecting or verifying differential signal pairs on IC packages | |
| TW517240B (en) | Chip-ID-register-arrangement | |
| JPS5925258A (ja) | 半導体集積回路装置 | |
| JPS62145764A (ja) | 半導体集積回路 | |
| JPS58176966A (ja) | 集積回路装置 | |
| JPS5955087A (ja) | 回路基板 | |
| JP2521486B2 (ja) | 集積回路装置の分類方法 | |
| JPS6158966B2 (ja) | ||
| JPS61263116A (ja) | 半導体装置 | |
| JPH10261683A (ja) | 半導体装置の製造方法 | |
| JP2765467B2 (ja) | 半導体集積回路装置 | |
| US20130048981A1 (en) | Electrically measurable on-chip ic serial identifier and methods for producing the same | |
| JP2884780B2 (ja) | Ｔａｂ型半導体装置 | |
| JPH01298737A (ja) | 半導体装置 | |
| JPH03145789A (ja) | 混成集積回路 | |
| JP2924047B2 (ja) | マスタースライス方式半導体集積回路装置の評価方法 | |
| JPH0669473A (ja) | マスタースライスｌｓｉチップ | |
| JPS58171830A (ja) | 集積回路装置の分類方法 | |
| JPH07142297A (ja) | 半導体チップ | |
| US20030183908A1 (en) | Semiconductor device and method of manufacturing the same | |
| JPH05307069A (ja) | 実装基板の評価・試験方法およびそれに用いるフィクスチャー | |
| JPS61274341A (ja) | 半導体論理装置 | |
| JPH0727007B2 (ja) | 欠陥バイアコンタクトの検査性能を向上した集積回路 |