JPH01102795A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH01102795A JPH01102795A JP62260230A JP26023087A JPH01102795A JP H01102795 A JPH01102795 A JP H01102795A JP 62260230 A JP62260230 A JP 62260230A JP 26023087 A JP26023087 A JP 26023087A JP H01102795 A JPH01102795 A JP H01102795A
- Authority
- JP
- Japan
- Prior art keywords
- bit group
- memory cell
- parity
- parity bit
- cell capacity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特にフリップフロップ
型のスタティックメモリセルを用いた半導体記憶装置に
関する。
型のスタティックメモリセルを用いた半導体記憶装置に
関する。
従来、かかる半導体記憶！ｉｔはａ線等のソフトエラー
による誤動作を検出するため、あらかじめチップ内に正
規ビット群の他にパリティビット群を設けた半導体記憶
装置がある。
による誤動作を検出するため、あらかじめチップ内に正
規ビット群の他にパリティビット群を設けた半導体記憶
装置がある。
第２０は従来のスタティックメモリセルを用いて構成し
九正規ビット群およびハリティビット群を有する半導体
記憶装置のブロック図である。
九正規ビット群およびハリティビット群を有する半導体
記憶装置のブロック図である。
第２図に示すように、正規ビット群７に関する読み書き
動作は通常の半導体記憶装置と同様ＫＸアドレスバッフ
ァ５．Ｘデコーダ６、およびＹアドレスバッファ１１．
Ｙデコーダ１２を介して行われるが、ここでの説明は省
略し、ハリティビット群８に関してのみ述べる。
動作は通常の半導体記憶装置と同様ＫＸアドレスバッフ
ァ５．Ｘデコーダ６、およびＹアドレスバッファ１１．
Ｙデコーダ１２を介して行われるが、ここでの説明は省
略し、ハリティビット群８に関してのみ述べる。
まづ書き込み動作においては、データ入出力端子ｌ１０
１〜Ｉ ／ Ｏｎから−Ｖき込みデータが入力されると
、入力データ制御回路９の出力が入力データパリティ発
生回路１０に入力され、パリティデータが発生される。
１〜Ｉ ／ Ｏｎから−Ｖき込みデータが入力されると
、入力データ制御回路９の出力が入力データパリティ発
生回路１０に入力され、パリティデータが発生される。
そのパリティデータはセンススイッチ回路１３を介して
パリティビット群８に誓き込まれる。
パリティビット群８に誓き込まれる。
また１ｇみ出し動作においては、正規ビット群７及びパ
リティビット群８からの読み出しデータがセンススイッ
チ回路１３及び出力データ制御回路、１４を介して出力
データパリティ検出回路１５に入力される。この出力デ
ータパリティ検出回路１５は正規の出力データから発生
されたパリティとパリティビットから読み出されたデー
タとを比較し、それらが一致したか不一致であっ之かの
情報がエラ一端子に出力される。
リティビット群８からの読み出しデータがセンススイッ
チ回路１３及び出力データ制御回路、１４を介して出力
データパリティ検出回路１５に入力される。この出力デ
ータパリティ検出回路１５は正規の出力データから発生
されたパリティとパリティビットから読み出されたデー
タとを比較し、それらが一致したか不一致であっ之かの
情報がエラ一端子に出力される。
このように、正規ビット群７の他てパリティビット群８
を設けることは、α線等によって破壊された正規ビット
群７のセル清報が外部に誤まって伝達されない様て保証
していることにほかならない。従って、パリティビット
群８のメモリセルは正規ビット群７のメモリセルよりも
一層高い信頼性が要求されるが、今までの７リツプ７０
ツブ型のスタティックメモリセルはセルサイズも大きく
、α線等のソフトエラーに対して十分な耐性を有してい
る。それ故、正規ビット群８もパリティビット群７も同
じ大きさで且つ同じ形状のメモリセルで構成されている
。
を設けることは、α線等によって破壊された正規ビット
群７のセル清報が外部に誤まって伝達されない様て保証
していることにほかならない。従って、パリティビット
群８のメモリセルは正規ビット群７のメモリセルよりも
一層高い信頼性が要求されるが、今までの７リツプ７０
ツブ型のスタティックメモリセルはセルサイズも大きく
、α線等のソフトエラーに対して十分な耐性を有してい
る。それ故、正規ビット群８もパリティビット群７も同
じ大きさで且つ同じ形状のメモリセルで構成されている
。
〔発明が解決しようとする問題点〕
しかしながら、半導体記憶装置が大容量になるにつれて
メモリセル容量は小さくなり、正規ビット群７及びパリ
ティビット群８のソフトエラー耐性は十分でなくなって
きている。これをより詳細に説明する。
メモリセル容量は小さくなり、正規ビット群７及びパリ
ティビット群８のソフトエラー耐性は十分でなくなって
きている。これをより詳細に説明する。
第３図は従来の７リツプ７・ロップ型のスタティックメ
モリセルの回路図であり、また第４図は従来のスタティ
ックメモリセルの平面パターン図である。
モリセルの回路図であり、また第４図は従来のスタティ
ックメモリセルの平面パターン図である。
第３図に示すように、かかるスタティックメモリセル回
路は４個のＭＯＳトランジスタＴ１〜Ｔ４と２個の負荷
抵抗Ｒ１，Ｒ２とからなり、ＤＬはディジイツト線、Ｗ
Ｌはワード線を表わす。〜また、第４図に示すよって、
スタティックメモリセルのパターンは、簡略化のため負
荷抵抗（几１゜几２）全省略し、ドレイ／、ソースを形
成する拡散層１とゲー）１形成する多結晶シリコン層２
およびこれらの接続点となるコンタクト３のみで形成し
である。このスタティックメモリセルのｆｆ報て決定さ
れる。ここで、上述したソフトエラーの原因になるα線
がスタティックメモリセルに注入されると、基板内で電
子または正孔が発生し、これら電荷が節点Ｎ１もしくは
Ｎ２に吸収される。
路は４個のＭＯＳトランジスタＴ１〜Ｔ４と２個の負荷
抵抗Ｒ１，Ｒ２とからなり、ＤＬはディジイツト線、Ｗ
Ｌはワード線を表わす。〜また、第４図に示すよって、
スタティックメモリセルのパターンは、簡略化のため負
荷抵抗（几１゜几２）全省略し、ドレイ／、ソースを形
成する拡散層１とゲー）１形成する多結晶シリコン層２
およびこれらの接続点となるコンタクト３のみで形成し
である。このスタティックメモリセルのｆｆ報て決定さ
れる。ここで、上述したソフトエラーの原因になるα線
がスタティックメモリセルに注入されると、基板内で電
子または正孔が発生し、これら電荷が節点Ｎ１もしくは
Ｎ２に吸収される。
これら発生した電荷がメモリセルの節点Ｎ１およびＮ２
の電位を乱すことになる。すをわち、メモリセルの節点
Ｎ１およびＮ２の容量に保袖されている電荷量が、α線
により発生しメモリセルの節点Ｎ１およびＮ２に流入す
る電荷量よりも大きければ前記メモリセルの情報は破壊
されない。しかしながら、もし、メｉリセルの節点Ｎｌ
’およびＮ２の容量が十分でないと、その容量に保持さ
れた電荷よりφα粒子てより流入する電荷が多くなりメ
モリセル情報を破壊してしまうことになる。特に、パリ
ティビット群のメモリ情報が破壊されてしまうというこ
とは半導体記憶装置にとって致命的な欠点となる。
の電位を乱すことになる。すをわち、メモリセルの節点
Ｎ１およびＮ２の容量に保袖されている電荷量が、α線
により発生しメモリセルの節点Ｎ１およびＮ２に流入す
る電荷量よりも大きければ前記メモリセルの情報は破壊
されない。しかしながら、もし、メｉリセルの節点Ｎｌ
’およびＮ２の容量が十分でないと、その容量に保持さ
れた電荷よりφα粒子てより流入する電荷が多くなりメ
モリセル情報を破壊してしまうことになる。特に、パリ
ティビット群のメモリ情報が破壊されてしまうというこ
とは半導体記憶装置にとって致命的な欠点となる。
本発明の目的は、パリティビット群におけるソフトエラ
ー耐性を正規ビット群におけるソフトエラー耐性よりも
高くして信頼性を向上させる半導体記憶装置を提供する
ことにある。
ー耐性を正規ビット群におけるソフトエラー耐性よりも
高くして信頼性を向上させる半導体記憶装置を提供する
ことにある。
本発明の半導体記憶装置は、フリップフロップ型のスタ
ティックメモリセルを用いて正規ビット群およびパリテ
ィビット群を形成し、前記パリティビット群のメモリセ
ル容量の拡散領域を前記正規ビット群のメモリセル容量
の拡散領域よりも大きくして構成される。
ティックメモリセルを用いて正規ビット群およびパリテ
ィビット群を形成し、前記パリティビット群のメモリセ
ル容量の拡散領域を前記正規ビット群のメモリセル容量
の拡散領域よりも大きくして構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を説明するためのスたワード
線（ＷＬ）を構成する多結晶シリコン層２とにより１点
線円で示す４個のＮ０８）？ンジスタ’ｒｌ、’ｒ４”
６形成する。なお、３は拡散ＲＩＪ１と多結晶シリ・コ
シ層２との接続点となるコンタクトであり、Ｎｌ、Ｎ２
は第３図における節点Ｎｌ。
線（ＷＬ）を構成する多結晶シリコン層２とにより１点
線円で示す４個のＮ０８）？ンジスタ’ｒｌ、’ｒ４”
６形成する。なお、３は拡散ＲＩＪ１と多結晶シリ・コ
シ層２との接続点となるコンタクトであり、Ｎｌ、Ｎ２
は第３図における節点Ｎｌ。
Ｎ２と同様の節点であり、また点線で示すＶＳ２は接地
電位て接続されることを表わす。
電位て接続されることを表わす。
本実施例は、節点Ｎｌ、Ｎ２の面積を第４図に示す節点
Ｎｌ 、Ｎ２の面積よりも大きく形成し、メモリセル容
量を大きくする。このように、メモリセル容量を大きく
することにより、高い信頼度を要求されるパリティビッ
ト群は正規ビット群よりもメモリセル容量を大きくする
ことができ、十分なンフトエラー耐性を得ることができ
る。
Ｎｌ 、Ｎ２の面積よりも大きく形成し、メモリセル容
量を大きくする。このように、メモリセル容量を大きく
することにより、高い信頼度を要求されるパリティビッ
ト群は正規ビット群よりもメモリセル容量を大きくする
ことができ、十分なンフトエラー耐性を得ることができ
る。
以上説明したように、本発明の半導体記憶装置は正規ビ
ット群よりもパリティビット群のメモリセル容量を大き
くすることにより、正規ビット群よりもパリティビット
群のソフトエラーに対する耐性を高め、より一層信頼性
を高くすることができるという効果がある。
ット群よりもパリティビット群のメモリセル容量を大き
くすることにより、正規ビット群よりもパリティビット
群のソフトエラーに対する耐性を高め、より一層信頼性
を高くすることができるという効果がある。
第１図は本発明の一実施例を説明するためのスタティッ
クメモリセルの平面パターン図、ｇｚ図は従来のスタテ
ィックメモリセルを用いて構成した正規ビーｉ ）群及
びパリティビット群を有する半導体記憶装置のブロック
回路図、第３図は従来の７リツプフロツプ型のスタティ
ックメモリセルの回路図、！４図は従来の一例を説明す
るためのスタティックメモリセルの平面パターン図であ
る。 １・・・・・・拡散層、２・・・・・・多結晶シリコン
層、３・・・・・−コンタクト、Ｎｌ、Ｎ２・・・・・
・負荷素子とＭＯＳトランジスタを結合する節点。 代理人 弁理士 内 原 晋
クメモリセルの平面パターン図、ｇｚ図は従来のスタテ
ィックメモリセルを用いて構成した正規ビーｉ ）群及
びパリティビット群を有する半導体記憶装置のブロック
回路図、第３図は従来の７リツプフロツプ型のスタティ
ックメモリセルの回路図、！４図は従来の一例を説明す
るためのスタティックメモリセルの平面パターン図であ
る。 １・・・・・・拡散層、２・・・・・・多結晶シリコン
層、３・・・・・−コンタクト、Ｎｌ、Ｎ２・・・・・
・負荷素子とＭＯＳトランジスタを結合する節点。 代理人 弁理士 内 原 晋
Claims (1)
- フリップフロップ型のスタティックメモリセルを用いて
正規ビット群およびパリテイビット群を形成し、前記パ
リテイビット群のメモリセル容量を前記正規ビット群の
メモリセル容量よりも大きくしたことを特徴とする半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62260230A JPH01102795A (ja) | 1987-10-14 | 1987-10-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62260230A JPH01102795A (ja) | 1987-10-14 | 1987-10-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01102795A true JPH01102795A (ja) | 1989-04-20 |
Family
ID=17345159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62260230A Pending JPH01102795A (ja) | 1987-10-14 | 1987-10-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01102795A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20230273745A1 (en) * | 2022-02-28 | 2023-08-31 | Western Digital Technologies, Inc. | Dynamic xor bin mapping in memory devices |
-
1987
- 1987-10-14 JP JP62260230A patent/JPH01102795A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20230273745A1 (en) * | 2022-02-28 | 2023-08-31 | Western Digital Technologies, Inc. | Dynamic xor bin mapping in memory devices |
| US11822814B2 (en) * | 2022-02-28 | 2023-11-21 | Western Digital Technologies, Inc. | Dynamic XOR bin mapping in memory devices |
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