JPH01105643A

JPH01105643A - 情報デ−タを交換する方法

Info

Publication number: JPH01105643A
Application number: JP62100233A
Authority: JP
Inventors: Jay P Duncanson; ジェイ　ポール　ダンカンソン; Mark R Murray; マーク　ランドール　ミュレー
Original assignee: Hayes Microcomputer Products Inc
Current assignee: Hayes Microcomputer Products Inc
Priority date: 1985-11-18
Filing date: 1987-04-24
Publication date: 1989-04-24
Also published as: US4700358A; ES2000415A4; EP0224149A3; DE3650672D1; EP0545907B1; JPS62183244A; CN1004854B; DE3650672T2; EP0545907A3; JPH01105645A; AU609641B2; DE224149T1; AU6497186A; DE3689968T2; CN86107797A; EP0545907A2; JPH0533863B2; DE545907T1; CA1251263A; AU593592B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、同期および非同期通信方法による情報の伝送
に関する。特に本発明は、非同期−同期通信のために情
報データを交換する方法に関する。

（従来の技術、およ゛び、発明が解決しようとする問題
点）モデム（変復調器）は、音声帯域電話回線を通じてデジ
タル計算機間の通信を可能にする装置である。多くのデ
ジタル通信方式は、非同期データ伝送を使用するが、同
期データ伝送を使用して通信を行う計算機も多数ある。

同期データ伝率は、それ自体に問題はない、これは、同
期伝送と非同期伝送との両方を提供する市販の装置があ
るためである９、非同期通信において、文字は、所定の文字書式に基づき
、多数のビットを順次に伝送することにより送られる。

代表的な文字書式において、最初のビットは、スタート
ビットと呼ばれ、その後にデータ伝送が続くことを受信
者に知らせる。次の７ビツトは、データビットと呼ばれ
、伝送される文字を表す、その次のビットは、パリティ
ビットであることが多く、これはデータビット中のエラ
ーを検査するために使用される。最後のビットは、スト
ップビットと呼ばれ、受信者にデータ伝送が終わったこ
とを知らせる。このように、各メツセージは一つの文字
を含む、その次の文字についても前記のシーケンスが実
行され、さらにすべての文字が−られるまでそのシーケ
ンスが続行される９文字は、例えば、字であり、数字で
あり、句読点であり、または制御情報である。

多くの文字書式が使用されている。一般に、データビッ
トの数は５，６，７．または８であり、パリティビット
は偶数、奇数、またはパリティ無し、あるいは省略され
、ストップビットは１，１・１／２．または２である。

また、データ伝送速度は、一般に１１０，１５０，３０
０，６００゜１２００．２４００，４８００，９６００
，１９２００ビット秒（ｂｐｓ）のいずれかである。

二つの装置が通信を行うためには、それらは、同一の文
字書式と同−ｂｐｓのデータ伝送速度を使用する必要が
ある。

同期通信において、メツセージは多くの文字を含んでお
り、たった一つの文字を含んでいるのではない０代表的
な同期メツセージ書式において、最初の８ビツトは一般
に開始フラグと呼ばれ、メツセージの開始を知らするも
のである０次の８ビツトは、アドレスビットであり、メ
ツセージが送られるべき局を示す０次の一連のビットは
、伝送される文字または情報を表す、これら一連のもの
は、合理的な長さを持っており、実際には、エラーが発
生する以前に通常に受信されるであろうビットの数によ
ってのみその長さが制限される。それらの後に続＜１６
ビツトは、フレーム検査シーケンスビットであり、エラ
ーを検出するために使用される。Ｉｌｋ後の８ビツトは
、メツセージの終わりを知らせるものであり、一般に終
了フラグと呼ばれる。このように、各メツセージは、多
くの文字を含むことができる。

非同期通信と同様に、同期通信においても、各種の異な
るメツセージ書式とデータ伝送速度とが−ｍに使用され
ており、通信を行う二つの装置は、同一のメツセージ書
式と同一のビット速度とを使用しなければならない。

コンピュータには、通信カード用のスロットを備えてい
るものがある。利用者は、このスロットにモデム器接続
用のシリアル通信カード、または完成モデムを含むカー
ドを挿入できる。一般に、このようなカードは、非同期
通信のみを支援しており、ナショナルセミコンダクタ社
（カリフォルニア州すンタクララ）製のｌＮ５８２５Ｏ
Ａなどの非同期通信要素と、マイクロプロセッサと、電
話回線を通じて信号を送受信するために必要なその他部
品とを備える。コンピュータとそのスロットに接続され
たカード上の装置との間のインタフェースは、一般に非
同期である。

例えばザイログ社（カリフォルニア州キャンベル）製の
２８５３０などの同期／非同期通信制御器をｌＮ５８２
５０Ａの代わりに使用することにより、同期通信と非同
期通信との両方を支援するモデムカードを作ることは可
能である。ただし、このような通信制簿冊は一般に非同
期通信要素より高価であるため、モデム製造業者は、コ
ストと性能に見合った三種類の装置を提供してきた。

モデム製遺業者が同期および非同期の両方の性能を有す
るモデムの製造を決定したとすれば、競争力を維持する
ためにコストまたは利益を切り下げる必要がある。そう
しないと、非同期機能だけな必要とするモデムの購入予
定者は、非同期のみのモデムを低価格で売る他の製造業
者の製品を購入してしまう。また、同期機能を付加する
ことにより、既存の非同期データ通信プログラムとの互
換性が失われる恐れもある。

モデム製造業者が非同期モデムだけを製造すれば、その
業者は、同期および非同期の両方のｉ能と必要とするモ
デムの購入予定者を失うことになる。

モデム製遺業者が、同期と非同期との二つのモデルのモ
デムを製造すれば、その業者は、一つならず二つの生産
ラインを稼働するためのコストと問題点とを負うことに
なる。

モデム利用者の選択枝は、三つある。つまり、非同期の
みのモデムを購入し同期通信を放棄するか、同期のみの
モデムを購入し非同期通信を放棄するか、高価な同期／
非同期モデムを購入するかである。

従って、非同期通信要素を使用し、同期および非同期通
信の両方を支援し、非同期のみのモデムに対して価格的
に競争力があり、既存の非同期データ通信プログラムと
互換性のあるモデムが求められる。

また、同期通信書式において、データは、前記したよう
に、全メツセージについて確実にデータが準備されるよ
゛うな速度で供給されなければならない。また、同期／
非同期通信に対して標準インタフェースを提供し、利用
者が、その使用するモデム装置とは独立して、わずかの
簡単な規則に従うことにより、容易に同期または非同期
通信を実行できることが望まれる。

（間組点を解決するための手段）本発明は、かかる改良モデムを提供するものである。

一般に本発明は、モデムにおいて、非同期通信に必要な
部品のみを使用することにより、同期および非同期通信
の両方を実行でき、かつ既存の非同期データ通信プログ
ラムとの互換性を維持できるような方法を提供する９また、本発明は、マイクロプロセッサおよび非同期通信
要素が、同期および非同期通信の両方に必要な書式信号
と制御信号とプロトコル信号とを発生しかつ応答するよ
うな方法を提供する９詳細には、本発明は、並列バス入
出力Ｃｌ１０）ポートと直列Ｉ１０ポートとを有するモ
デムが直列Ｉ１０ポートにおいて同期および非同期通信
の両方を支援できる方法および装置を提供する。これは
、非同期通信要素を使用して、並列バスとのインタフェ
ースを実現することにより、またマイクロプロセッサを
使用して、非同期通信要素に対するデータの流れを制御
し、かつプロトコル情報を付加し、除去し、またこれに
応答し、さらに直列Ｉ１０ポートインタフェース装置（
モデム器）に対するデータの流れを制御することにより
実現される。

さらに詳細には、本発明は、非同期通信に求められるス
タートビットとストップビットとパリティピットとを付
加あるいは除去し、かつ同期通信のある形式において求
められるゼロピットを付加あるいは除去する方法および
装置を提供する。

従って本発明の目的は、非同期通信要素とプロセッサと
モデム器とが同期および非同期通信の両方を実行できる
手段を提供することである。

本発明の他の目的は、同期／非同期通信要素を使用する
モデムよりも低コストにおいて同期および非同期通信の
両方を実行可能なモデムを提供することである。

本発明の他の目的は、数種の異なる同期データ書式にお
いて選択的に通信を実行できるモデムを提供することで
ある。

本発明の他の目的は、同期通信を制御するために独特の
方法で非同期通信制御回線を使用することである。

本発明の他の目的は、原データの流れを保存するような
方法において、第１の地点において同期通信データの流
れにモデム制御命令を挿入し、第２の地点においてデー
タの流れから前記モデム制御命令を除去することのでき
る手段を提供することである。

本発明の他の目的は、原データの流れを保存するような
方法において、第１の地点において同期通信データの流
れにモデムパラメータ状態ワードを挿入し、第２の地点
においてデータの流れから前記モデムパラメータ状態ワ
ードを除去することのできる手段を提供することである
。

（実施例）図面に基づき本発明の好適実施例を詳細に説明する０図
中、同一符号は、同一部品を示す、第１図は、本発明の
好適実施例を示す概略図である。

外部装置９は、コンピュータ、プロセッサ、データ端末
装置などの計算機類である９本発明の好適実施例は、Ｉ
ＢＭパーソナルコンピュータと共に使用する設計とした
。従って、外部装置９は、好適実施例において、ＩＢＭ
−ＰＣである。ＩＢＭ−ＰＣのバス構造や信号タイミン
グの詳細は、当業者によく知られたものであり、１９８
４年４月発行のｒＩＢＭ−ＰＣテクニカルリファレンス
マニュアル」に説明されている通りである。このマニュ
アルは、参考として本明紺書にも取り入れた。

外部装Ｎ９は、データおよびコマンドを伝送するための
入出力バス（Ｉ１０バス）１０を有する。

Ｉ１０バスｌＯのデータバス１１は、８ビット並列ワー
ドを伝送するための８本の導線からなる。

データバス１１は、双方向トライステートバッファ１２
のＩ１０ポートＡに接続される。バッファ１２のＩ１０
ボートＢは、８ビツトデータバス１３を介して、汎用非
同期受送信器（ＵＡＲＴ）１８のＩ１０ポートのライン
ＤＯ〜Ｄ７に接続される。ＵＡＲＴ１８は、通常、非同
期通信要素（ＡＣＥ）とも呼ばれる。好適実施例におい
て、ＵＡＲＴ１８は、ナショナルセミコンダクタ社（、
カリフォルニア州すンタクラブ）製のｌＮ５８２５０Ａ
である。ＵＡＲＴ１８の動作の詳細および内部構造は、
当業者によく知られており、製造会社であるナショナル
セミコンダクタ社発行の文書も揃っているため、ここで
は触れない。

アドレスバス１４は、アドレスデコーダ１６の入力に接
続される。許可信号線１５は、アドレスデコーダ１６の
許可入力に接続される。アドレスデコーダ１６の出力は
、導線］７を介して、バッファ１２の否定許可入力に接
続されてバッファ１２の出力を許可すると共に、ＵＡＲ
Ｔ１８の否定チップセレクト２　（ｃ３２）入力に接続
される。

ＵＡＲＴ１８のチップセレクト０および１　（ｃ８Ｏお
よびＣ３ｌ）入力は、導線３８を介して、論理１に接続
される。

アドレスバス２０は、ＵＡＲＴ１８のアドレス人力ＡＯ
〜Ａ２Ｇこ接続される。これにより外部装Ｗｔ９は、Ｕ
ＡＲＴ１８のレジスタを選択し、それに対するデータの
読み取りまたは書き込みが可能となる。データ入力スト
ローブ（ＤＩ　５ＴＲ）導１１２２は、ＵＡＲＴ１８の
否定データ入力ストローブ入力に接続される。データ出
力ストローブ（ＤＯ８ＴＲ）導線２１は、ＵＡＲＴ１８
の否定データ出力ストローブ入力に接続される。ＵＡＲ
Ｔ１８の否定アドレスストローブ（ＡＤＳ）入力と、正
常データ入力ストローブ入力と、正常データ出力ストロ
ーブ入力と、否定データセットレディ入力とは、導線１
９を介し論理Ｏに接続される。

当業者には明らかであるが、データバス１１と、アドレ
スバス１４，２０と、アドレス許可信号線１５と、導線
２１，２２１のデータストローブとは、直通方式で使用
され、外部装置９とＵＡＲＴ１８との間のデータ転送を
行う。

ＵＡＲＴ１８は、１１個のアクセス可能レジスタを持っ
ている。これは、当業者に知られており、またＵＡＲＴ
１８についての製造者の仕様書にも記載されている。外
部装置９は、これらレジスタにデータを書き込むことに
よってＵＡＲＴ１８にコマンドを送るとともに、これら
レジスタに記憶されているデータを読むことによってＵ
ＡＲＴＩ８の状憩を読み取る。

ＵＡＲＴ１８のドライバ禁止（ＤＤ　Ｉ　Ｓ）出力は、
導線２５を介して、バッファ１２のデータ方向（Ｄ　Ｉ
　Ｒ）入力と、割込論理回路２４の第１人力とに接続さ
れる。ＵＡＲＴ１８は、データがＵＡＲＴ１８のデータ
ボートＤｏ〜Ｄ７から読み取られる場合、導線２５に論
理０を置く。導線２５上の論理Ｏは、バッファ１２に対
し、ボートＢが入力でありボートＡが出力であることを
示す９また、導線２５上の論理Ｏは、割込論理回路２４
を使用禁止にする。導線２５上の論理１は、ＵＡＲＴ１
８から外部装置９へのデータ転送を許可すると共に、割
込論理回路２４を使用許可とする。製造者の仕様書から
分かるように、ＵＡＲＴ１８のＤＤＩＳ出力は、データ
がＵＡＲＴ１８からデータバス１３へ読み出される場合
、論理０である。

ＵＡＲＴ１８の否定第２出力（ＯＵＴ２）と割込出力（
ＩＮＴ）とは、各々導線２７，２６を介して、トライス
テート割込論理回路２４の第２人力および第３人力に接
続される。ＵＡＲＴ１８が導線２７上に論理１を置くと
、割込論理回路２４は、高インピーダンス出力を持つよ
うになる。ＵＡＲＴ１８が導線２５に論理１を置き導線
２７に論理０を置くと、割込論理回路２４の出力は、Ｕ
ＡＲＴ１８の割込出力に従う。割込論理回路２４の出力
は、導線２３を介してバス１０に接続される。ＵＡＲＴ
１８により導線２７上に置かれな０−ＵＴ２信号は、Ｕ
ＡＲＴ１８に対する外部装置９からのコマンドにより制
御される。このため、外部装置９は、ｔＪＡＲＴ１８の
割込機能の使用を許可または禁止できる。

バス１０のリセット導線３０は、ＵＡＲＴ１８のリセッ
ト入力と、リセット論理回路３１の第１入力とに接続さ
れる。ＵＡＲＴ１８の否定第１出力（ＯＵＴＩ）は、導
線３２を介して、リセット論理回路３１の第２人力に接
続される。リセット論理回路３１の出力は、導線３３に
よって、プロセッサ４７の否定リセット入力と、復号論
理／ラッチ回路７７の否定リセット入力とに接続される
。

導線３０上に論理１があれば、ＵＡＲＴ１８と、プロセ
ッサ４７と、復号論理／ラッチ回路７７とがリセットさ
れる。

また、外部装置９は、ＵＡＲＴ１８にコマンドを送り、
導線３２に論理０を置かせて、プロセッサ４７と復号論
理／ラッチ回路７７とをリセットさせる。リセット論理
回路３１は、導＠３０に論理１がある場合、または導！
１３２に論理０がある場合、単一のｌＯμＳのパルス出
力を提供する。

リセット論理回路３１の構成方法は、当業者によく知ら
れている。

クロック４２の第１出力は、導４１４１を介してＵＡＲ
Ｔ１８の入力ＸＴＡＬ１に接続される。この第１出力の
周波数は、好適実施例において、１゜８４３ＭＨｚであ
る。クロック４２の第２出力は、導線４３を介して、プ
ロセッサ４７の入力ＸＴＡＬ１に接続される。この第２
出力の相補出力は、導線４４により、プロセッサ４７の
入力ＸＴＡＬ２に接続される。好適実施例において、こ
の第２出力の周波数は、７．３７２ＭＨｚである９プロ
セツサ４７は、ザイログ社（カリフォルニア州、キャン
ベル）製の２８６８１などのマイクロプロセッサである
。プロセッサ４７は、４個の８ビツトボートを有する。

これらは、ボート０（Ｐ００〜ＰＯ７）、ボート１（Ｐ
ＩＯ〜Ｐ１７）、ボート２　（Ｐ２０〜Ｐ２７）　、お
よびボート３（Ｐ３０〜Ｐ３７）である。Ｚ８６８１の
動作の詳細は、製造者が開示している。

ＵＡＲ７１８の非同期直列データ出力（ＳＯＵＴ）は、
導ｌＮ３５を介して、プロセッサ４７の入力Ｐ３０と、
４：１デユアルマルチプレクサ５６の入力ＹＯとに接続
される。プロセッサ４７の出力Ｐ２０は、導線５０によ
って、マルチプレクサ５６の入力Ｙ１およびＹ２に接続
される。マルチプレクサ５６の入力Ｙ３は、導線５１に
よって、論理ｌに接続される。マルチプレクサ５６の出
力Ｙは、導線５７によって、モデム器６０の送信データ
入力（ｃＴＸＤ）に接続される。

モデム器６０の入力ＣＴＸＤに与えられるデータは、Ｕ
ＡＲＴ１８からのデータ５ＯＵＴか、プロセッサ４７か
らのデータＰ２０か、導線５１上の論理１かから選択で
きることが容易に分かる。

伝送しようとするデータとその経路とがこのように選択
できるので、データの非同期伝送および同期伝送の両方
について、適切な書式およびプロトコルの選択が可能で
ある。

モデム器６０の受信データ出力（ｃＲＸＤ）は、導線５
５を介して、プロセッサ４７の入力Ｐ２７と、マルチプ
レクサ５６の入力ＸＯ，Ｘ２とに接続される。プロセッ
サ４７の出力Ｐ３７は、導線５２によって、マルチプレ
クサ５６の入力ＸＩ。

Ｘ３に接続される。マルチプレクサ５６の出力Ｘは、導
線３４によって、ＵＡＲＴ１８の非同期直列データ入力
（ＳＩＮ）に接続される。

モデム器６０の受信データ出力は、ＵＡＲＴ１８の入力
ＳＩＮに直接送るか、またはプロセッサ４７を介して間
接的に送るか、選択できることが容易に分かる。このよ
うに受信データの経路が選択できるので、データの同期
受信および非同期受信の両方について、適切な書式およ
びプロトコルの選択が可能である。

モデム器６０は、モジュレータと、デモシュレータと、
クロックと、動作状態および動作制御論理と、レジスタ
とからなる。モデム器６０の構成方法は、当業者によく
知られている。特に、モデム器６０は、現在入手可能な
モデムチップセットを利用することができるし、ＭＳＩ
およびＬＳＩ集積回路を使用して構成することもできる
。

モデム器６０は、伝送データクロック（ｃＴＸＣＬＫ）
　と、５ＨＫｆ−９り０　ツク（ｃＲＸＣＬＫ）との２
ｆｌｉのクロック出力を有する。出力ＣＴＸＣＬＫは、
導線６４によってプロセッサ４７の入力Ｐ３１に接続さ
れ、プロセッサ４７からモデム器６０への送信データの
伝送を同期させるために使用される。出力ＣＲＸＣＬＫ
は、導線６５によってプロセッサ４７の入力Ｐ３２に接
続され、モデム器６０からプロセッサ４７への受信デー
タの伝゛送を同期させるために使用される。出力ＣＴＸ
ＣＬＫおよびＣＲＸＣＬＫは、同期モードでのみ使用さ
れる。

プロセッサ４７の出力Ｐ２１およびＰ２２は、各々導線
５３．５４によって、マルチプレクサ５６の制御入力Ａ
、Ｈに接続される。従ってプロセッサ４７は、同期動作
が所望されているか非同期動作が所望されているかに応
じて、マルチプレク・す５６の動作を制御する。

プロセッサ４７の出力Ｐ２６は、導線６６を介して、モ
デム器６０の否定リセット入力に接続される。プロセッ
サ４７の読取り／否定書込み（Ｒ／Ｗ）出力は、導線６
７を介して、読取り／書込み論理回路７１の第１人力に
接続される。プロセッサの否定データストローブ（ＤＳ
）出力は、導線７０を介して、読取り／書込み論理回路
７１の第２人力と、復号論理回路７７の否定データスト
ローブ（ＤＳ）とに接続される。読取り／書込み論理回
路７１の読取り出力は、導線７２によって、モデム器６
０の読取り入力に接続される。読取り／書込み論理回路
７１の否定書込み出力は、導線７３によって、モデム器
６０の否定書込み入力に接続される。読取り／書込み論
理回路７１は、導線６７上の単一の読取り／書込み信号
を、二つの別個の信号として導＠７２，７３に送る。読
取り／書込み論理回路７１は、導１ａ７０上の論理０に
よって許可される。

プロセッサ４７の入出力ＰＩＯ〜Ｐ１７は、８ビツト双
方向データバス７４によって、モデム器６０の入出力Ｄ
Ｏ〜Ｄ７と、復号論理回路７７のアドレス／データバス
（ＡＤＨ）入力と、リードオンリーメモリ（ＲＯＭ）９
０の出力ＤＯ−，−Ｄ７とに接続される。モデム器６０
は、動作状態レジスタと動作制御レジスタとを有する。

読取り／書込み論理回路７１と、復号論理回路７７と、
データバス７４とは、プロセッサ４７がモデム器６０に
対して読取りおよび書込みを行うことを可能にし、これ
によってモデム器６０の動作をモニタし制御することが
可能になる。

プロセッサ４７の出力Ｐ００〜ＰＯ７は、８ビツトアド
レスバス７５によって、復号論理回路７７のアドレスバ
ス（ＡＢ）と、ＲＯＭ９０の５個の最上位ビットアドレ
ス入力（Ａ８〜Ａ１２）とに接続される。プロセッサ４
７の否定アドレスストローブ（ＡＳ）出力は、導！１７
６を介して、復号論理回路７７の否定アドレスストロー
ブ入力に接続される。復号論理回路７７は、アドレス／
データバス７４とアドレスバス７５とにある信号を受は
入れ、数個の出力信号を発生する。

復号論理回路７７の第１制卿出力（ｃ１）は、６ワイヤ
導線８７によって、モデム器６０の６制御入力に接続さ
れる。好適実施例に置いて、これら６個の制御入力は、
モデム器６０内の特定のレジスタを選択し使用許可して
、読取り動作または書込み動作を行うために使用される
。

復号論理回路７７の第２制ＷＣＣ２）出力は、４ワイヤ
導線８６によって、電話回線インタフェース８０の４個
の制御入力に接続される。電話回線インタフェース８０
は、電話図！１８１へのフックスイッチ（図示せず）接
続を制御し、電話回線８１への他の装置（図示せず）の
接続または切断を行う等の動作をする。

モデム器６０の変調送信データ出力（ＴＸＤ）は、導線
８２によって、回線インタフェース８０の変調送信デー
タ入力（ＴＸＤ）に接続される。

回線インタフェース８０の変調受信データ出力（ＲＸＤ
）は、導線８５によって、モデム器６０の変調受信デー
タ入力に接続される。回線インタフェース８０の電話回
線端末（Ｔ　Ｉ　ＰおよびＲＩＮＧ）は、電話回線８１
に接続される。電話回線８１は、双方向直列データ伝送
手段であるため、回線インタフェース８０は、デュプレ
クサ（図示せず）を含む。このデュプレクサは、電話回
線８１にＴＸＤ信号を置くと共に、電話回線８１からＲ
ＸＤ信号を回収する。

モデム器６０は、電話番号の１・−ンダイヤル用のデュ
アルトーン多重周波数（ＤＴＭＦ）　トーン発生器を含
む。モデム器６０のＤＴＭＦ出力は、導線８３によて、
回線インタフェース８０のＤＴＭＦ入力に接続される。

回線インタフェース８０は、これらのＤＴＭＦ信号を電
話回線８１に送る。

また、モデム器６０は、電話番号のパルスダイヤル用の
パルス発生器を含む。モデム器６０のパルス出力は、導
線８４によって、回線インタフェース８０のパルス入力
に接続される０回線インタフェース８０は、これらのパ
ルスダイヤル信号を電話回線８１に送る。回線インタフ
ェース８０の構成方法は、当業者によく知られている。

電話回線８１は、遠隔装置１００の電話端末機に接続さ
れる。遠隔装置１００は、一般に、同期および（または
）非同期モデムを設けたデータ端末装置である。本発明
の目的は、外部装置９が同期または非同期で遠隔装置１
００と通信することを可能にすることである９復号論理回路７７は、プロセッサ４７がＲＯＭ９０から
データを読み取ることを可能にする。復号論理回路７７
のアドレス出力（ＡＯ〜Ａ７）は、ＲＯＭアドレスバス
９１によって、ＲＯＭ９０の下位８ビツト（ＡＯ〜Ａ７
）入力に接続される。

復号論理回路７７の否定チップ選択出力は、導線９２を
介して、ＲＯＭ９０の否定チップ選択入力に接続される
。復号論理回路７７の否定出力許可出力（ＯＥ）は、導
線９３によって、ＲＯＭ９０の否定出力許可入力に接続
される。復号論理回路７７は、バス７５上の信号に応じ
て、バス９１と導線９２，９３とに適切な信号を与え、
プロセッサ４７がバス７４を介してＲＯＭ９０からデー
タを読み取ることを可能にする。ＲＯＭからのデータの
読取りを制御するための復号論理回路７７の構成方法は
、よく知られている。ＲＯＭ９０は、プロセッサ４７用
として、動作命令とデータ定数とを持っている。

復号論理回路７７の否定送信可（ｃＴＳ）出力は、導８
１４５によって、ＬＪＡＲＴ１８の否定ＣＴＳ入力に接
続される９この否定ＣＴＳ信号は、同期モードにおいて
ＵＡＲＴ１８からプロセッサ４７へのデータの流れを制
御するために使用される９プロセツサ４７がＤＡＲＴ１
８から（ＳＯＵＴを経由して）さらにデータを受は入れ
る準備ができている場合、プロセッサ４７は、バス７４
．７５と導線７０，７６とに信号を送り、復号論理回路
７７に対し、論理０を否定ＣＴＳ導！Ｉ４５に送らせる
。

復号論理回路７７の否定データキャリア検出（ＤＣＤ）
出力は、導１１４６によって、ＵＡＲＴ１８の否定ＤＣ
Ｄ入力に接続される。電話口！８１に遠隔装置１００か
らのデータキャリアがあれば、モデム器６０は、それを
検出し、その状態レジスタの一つにデータキャリア検出
（ＤＣＤ）フラグを立てる。プロセッサ４７は、モデム
器６０の状態レジスタを定期的に読み取る。モデム器６
０にＤＣＤフラグが立っていれば、プロセッサ４７は、
復号論理回路７７に対し、論理Ｏを導線４６に送らせる
。導線４６に論理Ｏが送られると、ＵＡＲＴ１８の状態
レジスタにＤＣＤフラグが立てられる。ＵＡＲＴ１８に
ＤＣＤフラグが立てられるとまたは下げられると、ＵＡ
ＲＴ１８は割込を発生させる。この割込によって、外部
装置９は、ＵＡＲＴ１８の状態レジスタを読み、電話口
ｌ１８１上のデータキャリアにおける変化を判断する。

　２４００ｂｐｓの同期通信モードが選択されたと仮定
する。データは、モデム器６０によって、遠隔装置１０
０から２４００ビット／秒の速度で受信される。ａ＊さ
れたデータは、その速度で、マルチプレクサ５６を介し
、プロセッサ４７に送られる。プロセッサ４７は、受信
したデータを復号し、それにスタートビットとストップ
ビットとパリティピットとを付加し、それをマルチプレ
クサ５６を介してＵＡＲＴ１８のＳＩＮ入力に非同期的
に送る。同期受信されたデータは、２４００ｂｐｓの速
度で、モデム器６０からプロセッサ４７に送られる。プ
ロセッサ４７は、入りデータに対し適切なゼロビット削
除とＮＲＺ／ＮＲＺｌｆｆＬ号とを行い、この処理され
たデータにスタートビットとストップビットとパリティ
ビットとを付加し、それを非同期的にＵＡＲＴ１８に送
る。また、下記するように、プロセッサ４７は、ＵＡＲ
Ｔ１８へのデータの流れに１個以上の状態ワードを挿入
する必要がある。プロセッサ４７は、モデム器６０から
受は取る以上のビットをＵＡＲＴ１８に送らねばならな
いなめ、プロセッサ４７とＵＡＲＴＩ８との間のデータ
伝送速度は、モデム器６０とプロセッサ４７との間のデ
ータ伝送速度よりも大きくなければならない、好適実施
例に置いて、プロセッサ４７とＵＡＲＴ１８との間のデ
ータ伝送速度は、９６００ｂｐｓに選択した。

プロセッサ４７は、モデム器６０から完全なデータワー
ドを受は取るまで待ち、それから０ＡＲＴ１８への非同
期伝送に必要な付加ビットをその受は取ったデータに加
える。つまり、受信データは、モデム器６０が変調デー
タを受信してから約１ｍｓ後に、ＵＡＲＴ１８に到達す
る。ＵＡＲＴ１８は、プロセッサ４７からデータワード
を受は収ると、割込を発生させる。次に、外部装置９は
、この割込に応じて、ＵＡＲＴ１８から新しいデータワ
ードを読み取る。従って外部装置９は、ＵＡＲＴ１８か
らの割込に迅速に応答し、ＵＡＲＴＩ８のデータを読む
必要がある。割込に対する応答やＵＡＲＴ１８からのデ
ータの読取りが非常に遅いと、ＵＡＲＴ１８は、下記に
説明する２値開期通信（ＢＳＣ）モードにおけるプロセ
ッサ４７の空き選択状態へのリセットや、同様に下記に
説明する高レベルデータリンク制御（ＨＤＬＣ）／同期
データリンク制御（ＳＤＬＣ）モードに置ける打ち切り
信号の送出において問題を生ずると共に、受信データが
消失する恐れもある。

同様にしてＵＡＲＴ１８は、９６００ｂｐｓの速度で送
信データをプロセッサ４７に非同期的に送る。プロセッ
サ４７は、スタートビットとストップビットとパリティ
ピットとを削除し、データを符号化し、このデータを２
４００ｂｐｓの速度でモデム器６０に送る。プロセッサ
４７のデータ記憶スペースは限られており、データは９
６００ｂｐｓ′ｃＵＡＲＴ１８から受は取られ２４００
ｂｐｓでモデム器６０に送られるので、プロセッサ４７
はＵＡＲＴ１８からのデータの流れに割込を行うための
手段を必要とする。ＣＴＳ導線４５は、ＵＡＲＴ１８と
プロセッサ４７との間で初期接続手順（ハンドシェーキ
ング）を行うために使用されるので、ＵＡＲＴ１８から
プロセッサ４７へのデータの有効スループットは、プロ
セッサ４７からモデム器６０へのデータのスループット
にほぼ等しい。

ＵＡＲＴ１８の否定データ端末レディ（ＤＴＲ）出力は
、導線３６によって、プロセッサ４７の入力Ｐ３３に接
続される。ＵＡＲＴ１８の否定送信可能（ＲＴＳ）出力
は、導線３７によって、プロセッサ４７の入力Ｐ２５に
接続される。プロセッサ４７の出力Ｐ２３は、導線４０
によって、ＵＡＲＴ１８の否定リング標識（ＲＩ）入力
に接続される。これら信号の使用については下記する。

ＵＡＲＴ１８の否定ボー出力（ＢＡＵＤ）は、導線３９
によって、ＵＡＲＴ１８の受信器クロック入力（ＲＣＬ
Ｋ）に接続される。この接続により、ＵＡＲＴ１８は、
データの送受信につき、プロセッサ４７と同一ビット速
度を使用することになる。

その他構成第１図に示す好適実施例では、本発明装置は外部装置９
の並列データバス１０に接続されている。

しかし、応用例によっては、外部装置９は、点線９９の
左側にある部品と、陣準Ｒ３−２３２インタフェース（
導線３４，３５，３６，３７，４０゜４５．４６）を有
することもできる。この場合、リセット導線３３は準備
されない場合が多いので、ソフトウェアを使用してプロ
セッサ４７に命令を送り、内部的にまたはアドレス可能
なリセット出力を付加することによって、復号論理回路
７７をリセットさせる。また、この混成外部装置９は、
これら導線のいくつかにある信号の各種の意味を認識す
るようにプログラムしておく必要がある。

従って、本発明は、アクセス可能な並列データバスを有
する外部装置９と共に使用される形態のみに限定される
ものではない。

プログラム好適実施例において、ＵＡＲＴ１８の入力信号と出力信
号との意味は、標準Ｒ３−２３２の意味とは異なる。従
って、外部装置９は、これら信号の次のような意味を認
識するようにプログラムされる。同期モードにおいて、
プロセッサ４７は、送信データと受信データとの両方を
処理する。従って、プロセッサ４７は、直列人・直列出
の送信データ処理装置と、直列人・直列出の受信データ
処理装置とを含むものと考えられ、これらは各々送信器
および受信器と呼ばれる。

導線３６上のＤＴＲ信号は、プロセッサ４７に同期モー
ドを抜は出し、非同期コマンドモードに入るよう命令す
る。プロセッサ４７が同期モードから非同期コマンドモ
ードに入る場合、プロセッサ４７は、モデム器６０と回
線インタフェース８０とに対し、電話回線８１を介して
の遠隔装置１００への接続が維持されるべきか切断され
るべきかについて命令を出す必要がある。従って、外部
装置９は、利用者の所望に応じて、あらかじめプロセッ
サ４７に対し、その接続を維持すべきか切断すべきかの
命令を送らなければならない。

導線３７上のＲＴＳ信号は、プロセッサ４７に対し、プ
ロセッサ４７内の受信器をリセットするように命令する
（受信器を空き選択状態にする）。

導線４０上のＲＩ傷信号、外部装置９に対し、フレーム
の終わりが伝送されることを知らせると共に、プロセッ
サ４７内の送信器がアイドル状態に入ろうとすることを
知らせる。

導線４５上のＣＴＳ信号は、外部装置９に対し、プロセ
ッサ４７が送信データをそれ以上受は入れ不可能である
ことを知らせる。導線４６上のＤＣＤ信号は、外部装置
９に対し、モデム器６０が電話回線８１上にデータキャ
リアを検出したことを知らせる。

外部装！９は、ＲＩ傷信号ＣＴＳ信号、およびＤＣＤ信
号の状態に変化があると、割込を発生するようにＵＡＲ
Ｔ１８をプログラムする。また、外部装置９は、プロセ
ッサ４７に対し、モデム器６０のプログラムについても
指示を行う必要がある。

下記に説明するように、プロセッサ４７は、外部装置９
に対し、ＵＡＲＴ１８を経由して状態ワードを周期的に
送る。好適実施例において、この状態ワードは、次のよ
うな情報を含む、つまり、フレームの終わりを受は取り
、フレーム検査シーケンスは良好である；フレームの終
わりを受は取り、フレーム検査シーケンスは不良である
；アイドルフラグを受は取る：マークアイドルを受は取
る；同期モードを抜は出る；同期モードに入る；ＲＴＳ
コマンドを識別した（プロセッサ４７の受信器がリセッ
トされた）；受信データの中に打ち切り信号があった、
などの情報である。

非同期データ動作・・・全般非同期データ動作において、プロセッサ４７は、導線５
３，５４に論理０を置く。これにより、マルチプレクサ
５６は、その入力ＹＯを出力Ｙに接続し、入力ｘＯを出
力Ｘに接続する。このため、ＵＡＲＴ１８の送信データ
出力（ＳＯＵＴ）は、モデム器６０の送信データ入力（
ｃＴＸＤ）に接続され、モデム器６０の受信データ出力
（ｃＲＸＤ）は、ＵＡＲＴ１８の受信データ入力（ＳＩ
Ｎ）に接続される。従って、送信データおよび受信デー
タは、プロセッサ４７の影響を受けずに、ＵＡＲＴ１８
とモデム器６０との間で伝送される。ＵＡＲＴ１８とモ
デム器６０との間のデータ伝送は非同期であり、モデム
器６０によって導＠６４゜６５上に与えられる送信デー
タクロック（ｃＴＸＣＬＫ）と受信データクロック（ｃ
ＲＸＣＬＫ）とは、ＵＡＲＴ１８によって使用されない
。

導線３５上のＵＡＲＴ１８からの送信データと、導線５
５上のモデム器６０からの受信データとのニスクープシ
ーケンス、動作命令などは、プロセッサ４７によってモ
ニタされる。

非同期コマンド動作・・・全般外部装置９は、ＵＡＲＴ１８からＤＴＲ導線３６上に論
理０を送らせることにより、またはＵＡＲＴ１８の５Ｏ
ＵＴ出力を経由してコマンドを送ることにより、プロセ
ッサ４７に対し、非同期コマンドモードに入るように命
令する。プロセッサ４７は、最初に通電された時も、非
同期コマンドモードに入る。プロセッサ４７が非同期コ
マンドモードに入ると、外部装置９は、プロセッサ４７
の動作制御レジスタに適切なデータを書込むことによっ
てプロセッサ４７をプログラムする。外部装置９は、Ｕ
ＡＲＴ１８の送信バッファレジスタに適切なコマンドワ
ードを書き込むことにより、それを遂行する。次に、Ｕ
ＡＲＴ１８は、これらのコマンドワードをプロセッサ４
７に非同期的に送る。プロセッサ４７は、非同期コマン
ドモードにあるので、これらのワードをコマンドと解釈
し、それらに応答する。この技術は、外部装置９がプロ
セッサ４７にコマンドを送り、所望の動作パラメータで
モデム器６０をプログラムするためにも使用される。

同期動作・・・全般同期動作において、プロセッサ４７は、導線５３に論理
０を送り、導線５４に論理１を送る。従って、マルチプ
レクサ５６は、その入力Ｙ１を出力Ｙに接続し、入力Ｘ
１を出力Ｘに接続する。

導１１３５上のＵＡＲＴ１８からプロセッサ４７への送
信データの流れは、プロセッサ４７で処理され、次に導
！１５０とマルチプレクサ５６と導線５７とを介してプ
ロセッサ４７からモデム器６０へ送られる。導線５５上
のモデム器６０からプロセッサ４７への受信データの流
れは、プロセッサ４７で処理され、次にプロセッサ４７
から６１１５２とマルチプレクサ５６と導線３４とを経
由してＵＡＲＴ１８に送られる。

同期動作において、データは、ＵＡＲＴ１８とプロセッ
サ４７との間においては非同期的に流れ、プロセッサ４
７とモデム器６０との間においては同期的に流れる。

ＤＡＲＴ１８内の送信バッファが空の場合、つまりＵＡ
ＲＴ１８内のｉ＆後の送信ワードがプロセッサ４７に送
られてしまった場合、ＵＡＲＴ１８は割込を発生する。

これにより、外部装置９は、その割込を読み取り、バス
１０を介して次の送信ワードをＵＡＲＴ１８に送る。外
部装置９からプロセッサ４７への送信データの流れ制御
は、導線４５上のＵＡＲＴ１８のＣＴＳ入力を使用する
ことにより、非同期的に遂行される。プロセッサ４７が
導１１４５上のＣＴＳ信号の状態を変化させるごとに、
ＵＡＲＴ１８は割込を発生する。外部装置９は、この割
込に応答し、導！！４５上のＣＴＳ信号の状態を決定す
る。プロセッサ４７が別のデータを受入可能であれば、
プロセッサ４７は導線４５上に論理Ｏを送る。これは、
外部装置９に対し、次の送信文字ワードをＵＡＲＴ１８
を介してプロセッサ４７に送るよう通知する。プロセッ
サ４７が別のデータを受は入れできない場合、プロセッ
サ４７は、導１１４５上に論理１を送る。これにより、
外部装置１［９は、別の文字ワードをＵＡＲＴ１８を経
由してプロセッサ４７に送らないよう通知される。導線
４５上のＣＴＳ信号は、０ＡＲＴ１８の５ＯＵＴ送信器
に影響を及ぼさない、プロセッサ４７がＣＴＳ信号を変
化させる時間と、外部装置９が割込に応答し適切な方法
で動作する時間との間には、ある程度の遅れがある。

プロセッサ４７が１ワード送信バツフアのみしか持って
いない場合、前記の遅れによって、プロセッサ４７は送
信データネ足となり、不正確にフレームの終わりを送り
始めることになるか、または送信バッファのオーバフロ
ーにより送信データが失われることになる。これは、Ｕ
ＡＲＴ１８がその送信保持レジスタ内にあるすべての送
信データを自動的に送ってしまうからである。このよう
な好ましくない状態を発生させないために、プロセッサ
４７は、４ワード送信ＦＩＦＯバツフアを持つようにプ
ログラムされる。この４ワード送信ＦＩＦＯバツフアは
、遅延時間を補償するので、フレームの終わりの不正確
な送信や、送信データワードの過剰書込み発生の可能性
は、著しく減少する。

プロセッサ４７は、復号論理回路７７に対し、送信Ｆ　
Ｉ　ＦＯバッファ内に１〜２ワード残っている場合はＣ
ＴＳ導線４５上に論理０を送らせ、送信ＦＩＦＯバッフ
ァが２ワードよりも多く持っている場合はＣＴＳ導！１
４５上に論理１を送らせる。

プロセッサ４７の送信ＦＩＦＯバッファが空になると、
プロセッサ４７により、フレームの終わりのシーケンス
がモデム器６０に送られる。

ＵＡＲＴ１８は、否定ＣＴＳ信号の状態が変化すると、
導線２６上に割込信号（論理１）を送る。

これにより、割込論理回路２４は、バス１０の導線２３
に割込信号を送る。外部装置９は、導線２３上に割込信
号を発見すると、ＵＡＲＴ１８に対し、割込状態ワード
を要求する（割込同定レジスタの内容を読み取る）、従
って、外部装置９は、ＵＡＲＴ１８を介して否定ＣＴＳ
信号の状態をモニタする。

導線４５上の否定ＣＴＳ信号が論理０になった場合、外
部装置９は、次の送信文字をＵＡＲＴＩ８に送るに当り
、長い遅延を発生させてはなうない。これは、前記した
ように、プロセッサ４７は、送信ＦＩＦＯが空になると
、フレームの終わりをモデム器６０に送ってしまうから
である。送信ＦＩＦＯバッファが空になると、プロセッ
サ４７は、否定リングｆｌ’Ｊ（ＲＩ）導線４０に論理
１を送る。

これにより、ＵＡＲＴ１８は、導線２３上に割込信号を
発生する。この割込信号に応答して、外部装置９は、Ｕ
ＡＲＴ１８に対し、割込状態ワードを要求する９従って
、外部装置９は、フレームの終わりが送られることを判
定できる。

外部装置９は、フレームの終わりが不正確に送られるこ
とを検出すると、つ丈り送信されるべきメツセージが完
全に送られていないと、ＤＡＲＴ１８への命令（中断）
をバス１０に送り、０ＡＲＴ１８に対し、打ち切り文字
をプロセッサ４７に送らせる。これにより、依然として
モデム６０にフレームの終わりのシーケンスを送ってい
るプロセッサ４７は、そのフレームの終わりの送信を停
止し、次に打ち切り文字をモデム６０に送る。この打ち
切り文字は、遠隔装置１００に対し、送信されたメツセ
ージ内にエラーがあったことを通知する。外部装置９は
、そのメツセージを再度送信するように構成されている
必要がある。

プロセッサ４７からモデム器６０への同期送信データの
流れは、導線６４上のモデム器６０の送信データクロッ
ク（ｃＴＸＣＬＫ）出力を使用す為ことによって遂行さ
れる。導線６４上の各クロックパルスは、プロセッサ４
７に対し、送信ＦＩＦＯバッファ内の送信ワードの１ビ
ツトを導線５０に送らせる。その１ビツトは、モデム器
６０の直列データ入力（ｃＴＸＤ）に接続される。

送信ＦＩＦＯバッファ内の１送信ワードの全ビットが送
られてしまうと、プロセッサ４７は、送信ＦＩＦｏバッ
ファ内の次の送信ワードのビットを送り始める。送信Ｆ
ＩＦＯバッファ内のすべての送信ワードがモデム器６０
に送られてしまい、新しいワードが全く受信されないと
、送信ＦＩＦＯバッファは空になり、プロセッサ４７は
、フレームの終わりをモデム器６９に送り始める。

モデム器６０からプロセッサ４７への同期受信データの
流れは、導線６５上のモデム器６０の受信データクロッ
ク（ｃＲ，ＸＣＬＫ）によって実行される。導［６５上
の各クロックパルスは、プロセッサ４７に受信データワ
ードの１ビツトを送る。

プロセッサ４７は、４ワード受信ＦＩＦＯバツフアを持
っている。一つの受信ワードのすべてのビットがプロセ
ッサ４７により受信されると、プロセッサ４７は、その
ワードを受信ＦＩＦＯバッファ内に置き、次の受信ワー
ドの構築を始める。

プロセッサ４７からＵＡＲＴ１８への受信データの流れ
は、非同期的である。プロセッサ４７は、受信ワードを
構築しそれを受信ＦＩＦＯバッファに移動すると同時に
、そのワードを、導線５２とマルチプレクサ５６と導＠
３４とを経由して、非同期書式においてＵＡＲＴ１８に
送る。

ＵＡＲＴ１８は、プロセッサ４７から一つの完全なワー
ドを受は取ると、割込を発生する。外部装置！９は、こ
の割込に応答し、受信ワードを読み取る。

同期書式プロセッサ４７は、選択された同期書式に基づき、送信
ワードおよび受信ワードを処理する。現在まで、数多く
の同期データ書式が開発されている９本好適実施例にお
いては、高レベルデータリンク制ｒＩＩ（ＨＤＬＣ，）
書式、同期データリンク制ｆｌ（ＳＤＬＣ）書式、およ
び２値開期通信（ＢＳＣ）書式を選択したが、これは、
これらが最も広く使用されている書式だからである。た
だし、他の同期データ盲穴を実施することも容易である
。

第２図は、ＨＤＬＣおよびＳＤＬＣ動作のフレーム構造
を示す、ＨＤＬＣ／５ＤＬＣフラグ文字１０１は、２進
数ｒ０１１１１１１０」を有する。

アドレス文字１０２は、メツセージが送られる局のアド
レスである。

受信データモードにおいて、プロセッサ４７は、外部装
置９により、アドレス文字１０２を検査または無視する
ように命令される。プロセッサ４７がアドレス文字１０
２を検査するように命令された場合、アドレス文字１０
２が利用音燭のアドレスにも送信局アドレス（２進数、
１１１１１１１１）にも一致しなければ、プロセッサ４
７は、外部装置９に全くメツセージを送らない、アドレ
ス文字１０２が利用音燭のアドレスまたは送信局アドレ
スに一致した場合、あるいはプロセッサ４７がアドレス
文字１０２を無視するように命令された場合、プロセッ
サ４７は、アドレス文字１０２をデータとして扱い、外
部装置９に全メツセージを送る。

受信モードにおいて、プロセッサ４７は、Ｎ個のデータ
ビット１０３とフレーム検査シーケンス（Ｆｅ２）とを
処理し、これらを外部装置９に送る。Ｎは特定できない
変数なので、プロセッサ４７は、終了フラグ１０５を受
信するまで、データ１０３とＦＣ８１０４との相違を区
別できない。

フラグ１０５は、フラグ１０１と同一である。ＦＣ８１
０４は、フラグ１０５の直前の１６ビツトである。従っ
て、プロセッサ４７は、フラグ１０５を検出すると、外
部装置９へのデータ１０３とＦＣ８１０４との送信を完
了し、受信データ１０３についてのＦＣ８計算の結果と
ＦＣ３１０４とを比較し、外部装置９に状態ワードを送
る。この状態ワードは、外部装置９に対し、フレームの
終わりが受信されたことと、ＦＣ３比較が良好であるか
不良であるかとを通知する。

送信データモードにおいて、外部装置９はアドレス文字
１０２を発生し、プロセッサ４７はこのアドレス文字を
データ１０３と全く同様に処理する。

送信モードにおいて、プロセッサ４７は、ＦＩＦＯバッ
ファが空になると、ＦＣ３１０４とフラグ１０５とを発
生する。前記したように、送信ＦＩＦＯバッファが空に
なった場合、プロセッサ４７は、外部装置９に対し、フ
レームの終わりが送られることを通知する。フレームの
終わりのシーケンスは、ＦＣ３１０４とフラグ１０５と
からなるものである。従って、プロセッサ４７がフレー
ムの終わりのシーケンスを発生し始め、しかもメツセー
ジが完了していない場合は、外部装Ｎ９は、フラグ１０
５が完全に送られてしまう前に、プロセッサ４７に対し
打ち切り信号を送らねばならない。

第３図は、ＢＳＣ書式のフレーム構造を示す。

同期文字１１０および１１１は、常に同一でありプログ
ラム可能である。外部装置９は、プロセッサ４７に対し
、同期文字１１０および１１１の値について指示を出す
９Ｎ個のデータ文字１１２ａ〜１１２ｎの各々は、８ビ
ツトの長さである。

送信モードにおいて、プロセッサ４７が外部装置９から
最初のデータ文字１１２ａを受は取ると、プロセッサ４
７は、同期文字１１０および１１１を発生し、それらを
モデム器６０に送り、次にデータ１１２をモデム器６０
に送る始める。送信ＦＩＦＯバッファが空になると、プ
ロセッサ４７は、外部装置９の副脚下で選択されたマー
クアイドルまたは同期文字を発生し送信する。

ＢＳＣモードにおいて、プロセッサ４７は、外部装置９
に対し、ＲＩ導線４７とＵＡＲＴ１８とを介して、送信
ＦＩＦＯバッファが空であることを知らせるが、フレー
ムの終わりのシーケンス（周期的冗長検査（ｃＲＣ）１
１３およびＰＡＤ　１１４）は発生しない。外部装置９
は、フレームの終わりを発生し、それをプロセッサ４７
に送る。

次に、プロセッサ４７は、そのフレームの終わりのシー
ケンスをデータとしてモデム器６０に送る。

ＰＡＤ　１１４は、２進数１１１１１１１１を有する。

受信モードにおいて、プロセッサ４７は、空き選択状態
から開始する。従って、プロセッサ４７は、゛初期にお
いては、同期文字１１０および１１１を検出するまで、
外部装置９に受信データを送らない、プロセッサ４７は
、受信・メツセージから同期文字１１０および１１１を
除去し、残りの受信メツセージを外部装置９に送る。

可能ではあっても、プロセッサ４７は、時間的制限およ
びＲＯＭ９０のスペースの制限から、フレームの終わり
のシーケンスの検出をしない。従って、外部装置９がプ
ロセッサ４７に対し再度空き状態に入るよう命令するま
で、プロセッサ４７は、外部装置９に対し、ＣＲＣ１１
３と、ＰＡＤ１１４と、同期フラグ１１０および１１１
と含む後続フレームのすべての部分とを送る。

受信モードにおいて、プロセッサ４７は、空き選択状態
に留まり、フラグ１０１が受信されるまで、外部装置９
に受信ワードを送らない。プロセッサ４７は、打ち切り
シーケンスが受信されると、または外部装置９から空き
選択状態に再度入るように命令されると、空き選択状態
に再び入る。

好適実施例において、外部装置９は、バス１０を介して
ＵＡＲＴ１８に命令を送り、ＵＡＲＴ１８から否定送信
要求（ＲＴＳ）導線３７に論理０を送らせることにより
、プロセッサ４７に対し再度空き選択状態に入るよう命
令する。この空き選択状態再進入命令は、ＨＤＬＣ，５
ＤＬＣ，ＢＳＣの各書式について有効であるウプロセッ
サ４７は、ＵＡＲＴ１８を介して外部装置９に状態ワー
ドを送ることにより、空き選択状態命令に肯定応答する
。

プロセッサ４７は、空き選択状態に入ると、その状態に
留まり、外部装置９に受信データを全く送らない。この
状態は、プロセッサ４７が、マーク／アイドル文字以外
の何かを従えた二つの同期文字１１１および１１２を検
出するまで持続される。

従って、外部装Ｒ９は、入りデータの流れを検査し、デ
ータ１１２からＣＲＣ１１３とＰＡＤ　１１４とを検出
して分離し、プロセッサ４７に対して再度空き選択状態
に入るよう命令する必要がある。

プロセッサ４７とＵＡＲＴ１８との間の通信は非同期的
に行われるなめ、ＵＡＲＴ１８は、バス１０上の送信ワ
ードにスタートビットとストップビットとパリティビッ
トとを付加してから、その送信ワードをプロセッサ４７
に送る。これらの付加ビットは、同期送信に当り、送信
ワードから除去されなければならない、このため、モデ
ム器６０に送信ワードを送る前に、プロセッサ４７は、
スタートビットとストップビットとパリティビットとを
除去する。

同様に１．受信モードにおいて、プロセッサ４７は、モ
デム器６０からの各受信ワードにスタートビットとスト
ップビットとパリティピットとを付加してから、その受
信ワードをＵＡＲＴ１８に送る０次にＵＡＲＴ１８は、
それらスタートビットとストップビットとパリティピッ
トとを除去してから、バス１０にその受信ワードを送る
。

ＨＤＬＣモードおよび５ＤＬＣモードの動作において、
プロセッサ４７は、送信ワードに対しゼロビットの挿入
を行い、受信ワードに対しゼロピットの削除を行う、こ
のゼロピット挿入／帛除は、ＨＤＬＣモードおよび５Ｄ
ＬＣモードにおいて、アドレス１０２および（または）
データ１０３の文字の組み合せがフラグ１０１または１
０５の２進数を持つことを防止するために必要である。

従って、プロセッサ４７は、ＵＡＲＴ１８からの伝送デ
ータワード中の連続する論理１の数を計数する。プロセ
ッサ４７は、連続する５個の論理１を計数すると、モデ
ム器６０への送信ワードに１個の論理０を挿入する。従
って、プロセッサ４７は、モデム器６０からの受信デー
タについて、５個の連続する論理１に続くすべての論理
Ｏを削除する。

ゼロは、フラグ１０１および１０５、または打ち切りシ
ーケンス（２進数１１１１１１１１）に対しては、挿入
または削除されない、プロセッサ４７は、受信ワード中
に打ち切りシーケンスを検出すると、ＵＡＲＴ１８から
外部装置９に対して割込を発生させるとともに、その打
ち切りシーケンスによって割り込まれたフレームの残り
を無視する。

ＢＳＣモードの動作においては、ゼロピットの挿入また
は削除は要求されない。

プロセッサ４７は、外部装置９から、非ゼロ復帰（ＮＲ
Ｚ）符号化を使用すべきか、非ゼロ復帰逆転（ＮＲＺ　
Ｉ　）符号化を使用すべきかについて命令を受ける。従
って、プロセッサ４７は、送信ワードについてＮＲＺ符
号化またはＮＲＺＩ符号化の適切なものを実行し、次に
それをモデム器６０に送ると共に、受信ワードについて
ＮＲＺ符号化またはＮＲＺＩ符号化の適切なものを実行
し、それをＵＡＲＴ１８に送る。

状態図第４図は、ＨＤＬＣ／５ＤＬＣ送信器の状態図である。

ＨＤＬＣ／５ＤＬＣ送信器は、五つの状態を有する。つ
まり、マークアイドル状態１２０と、フラグ状Ｗ！Ａ１
２１と、データ状１１１２２と、ＦＣ８状態１２３と、
打ち切り状ｆｉ１２４とである。送信器リセットコマン
ド１１９は、送信器をマークアイドル状！１２０に入ら
せる。

送信器は、アイドル状態である場合、つまり送信すべき
データが無い場合、マークアイドル状態１２０かフラグ
状１１１２１かを選択的に取る。マークアイドル状Ｗ！
Ａｌ２Ｏにおいて、送信器は、出力Ｐ２０に論理１を置
きそれを保持する。外部装置９からの打ち切りコマンド
（ブレーク信号）は、この状態においては送信器に全く
影響を与えない。

送信器は、送信すべきデータをＵＡＲＴ１８から受は取
ると、フラグ状態１２１に進む。

フラグ状Ｒ１２１において、送信器は、ＨＤＬＣ／５Ｄ
ＬＣフラグ文字を連続的に発生し送信する。送信器は、
外部装置９からＵＡＲＴ１８を介して命令を受は取って
打ち切り状Ｒ１２４に入ることができる。この打ち切り
コマンドが処理され打ち切り文字が送られると、送信器
は、フラグ文字の送信を再開する。送信器は、ＵＡＲＴ
１８から送信すべきデータを受は取ると、データ状態１
２２に進む、送信すべきデータをＵＡＲＴ１８から受は
取った後、マークアイドル状態１２０からフラグ状態１
２１に入った場合は、送信器は開始フラグを送信する間
だけフラグ状Ｒ１２１に留まり、その後データ状９１２
２に進む。

データ状Ｆｉ１２２において、送信器は、送信されるべ
きデータをＵＡＲＴ１８から連続的に受は取り、そのデ
ータを出力Ｐ２０に送り、フレーム′　検査シーケンス
（Ｆｅ２）を更新する。送信器は、送信するデータが無
くなると、ＦＣ３状態１２３に進む。外部装置９が打ち
切り命令を送ると、送信器は打ち切り状ＷＪ１２４に進
む。

ＦＣ３状態１２３において、送信器は、Ｆｅ２を凍結し
、必要に応じてゼロピット挿入を行い、ＦＣＳデータを
出力Ｐ２０に送る。ＦＣＳデータが送られてしまうと、
送信器はフラグ状Ｒ１２１に進み、閉止フラグを送信す
る。フラグアイドル状態１２１が選択されていれば、送
信器は、フラグアイドル文字を送信し続ける。マークア
イドル状態１２０が選択されていれば、送信器は、閉止
フラグを送った後、マークアイドル状態１２０に進む。

打ち切り状態１２４へは、すべての状態から入ることが
できると共に、打ち切り状態１２４から再度入ることも
できる。打ち切り状態１２４において、送信器は、打ち
切りシーケンス（８個の連続する論理１）を送り、選択
に応じてマークアイドル状１！１２０またはフラグアイ
ドル状Ｒ１２１に進む。送信器は、外部装置９によって
打ち切り状ｆｉ１２４に入るように命令されると、直ち
に打ち切り状Ｂ１２４に入り、ＵＡＲＴ１８から受は収
ったデータ、Ｆｅ２、またはフラグの送信または送信の
完了を待たずに、打ち切り文字を送り始める。

ＢＳＣ送信器は、ＨＤＬＣ／５ＤＬＣ送信器に類似であ
るが、次の点において異なる９　（１）状態１２３が無
い、（２）送信ＦＩＦＯバッファが空になるとＢＳＣ送
信器は、ＦＩＦＯバッファ空信号を送信し、選択に応じ
て状態１２０まなは状態１２１に進む、（３）状態１２
１においてＢＳＣ送信器は、ＢＳＣ同期文字１１０およ
び１１１を送る。

第５図は、ＨＤＬＣ／５ＤＬＣ受信器の状態図である。

ＨＤＬＣ／５ＤＬＣ受信器も、五つの状態を有する。つ
まり、フラグ選択状態１３０と、フラグ同期状ｎ１３１
と、アドレス状態１３２と、データ状！１ｉＸ１３３と
、フレームの終わり状態１３４とである。受信器リセッ
トコマンド１２９は、受信器を選択状Ｒ１３０に入れる
。

選択状態１３０において、受信器は、モデム器６０から
の入力２７上の入りデータを走査し２、フラグ文字を捜
す。フラグ文字が検出されると、受信器はフラグ同期状
！１３１へ進む。

フラグ同期状態１３１において、受信器は、１またはそ
れ以上のフラグ文字を検出しており、文字同期を実行し
ている。受信器は、この状態に非フラグ文字が検出され
るまで留まる。非フラグ文字がマークアイドル文字と同
様に、７個またはそれ以上の連続する論理１ビット含ん
でいれば、受信器は選択状態１３０に戻る。非フラグ文
字が７個以下の連続する論理１ビツトを有していれば、
受信器は、それをアドレスフィールド１０２の最初の文
字であると見なし、アドレス状態１３２に入る。

アドレス状ｇ、　１３２に入ると、受信器は、受信ＦＣ
３発生器を全論理１にプリセットする。受信器がアドレ
ス認識用にプログラムされていれば、受信器は、受信し
たアドレス文字とプログラムされたアドレスとを比較す
ると同時に送出用アドレス（２進数１１１１１１１１）
とも比較するや受信したアドレス文字が、プログラムア
ドレスとも送出用アドレスとも一致しなければ、受信器
は選。

択状態１３０に戻る。受信したアドレス文字が、プログ
ラムアドレスまたは送出用アドレスと一致すれば、ある
いは受信器がアドレス認識用にプログラムされていなけ
れば、受信器はデータ状態１３３に進む。

データ状態１３３において、受信器は、モデム６０から
直列受信データの流れを連続的に受は取り、必要に応じ
てゼロピット削除を行い、ピットを集めて一つの完全な
文字とし、その完全な文字を受信データＦＩＦＯバッフ
ァに置き、ＵＡＲＴ１８に送る。受信器は、一つの完全
な文字がフラグ文字であることを検出すると、フレーム
の終わり状態１３４へ進む、受信器は、モデム器６０か
ら受は取った直列データの流れが７個またはそれ以上の
論理１ビツトを含んでいると、これを打ち切り条件と解
釈し、選択状態１３０に切り替え、受信器状態レジスタ
内の打ち切り状態ピットを論理１に設定する。

受信器がフレームの終わり状態１３４に入ると、１６ビ
ツト受信ＦＣ８は、受信ＦＣ３発生器の内容と比較され
る。また、１６ビツト受信ＦＣ８は、受信データＦＩＦ
Ｏバッファに置かれる。その比較の結果（ＦＣ８良好ま
たはＦｅ２不、１％）と、フレームの終わり標識とは、
受信器状態ワード内に置かれる。この受信器状態ワード
は、次に、反転パリティピットと共に、受信データＦＩ
ＦＯバッファ内に置かれ、ＵＡＲＴ１８に送られる０次
に、受信器は、フラグ同期状！Ｂ１３１に戻る。

ＢＳＣ受信器は、ＨＤＬＣ／５ＤＬＣ受信器と類似であ
るが、次の点が異なる。（１）アドレス状Ｕ１３２が無
いのでＢＳＣ受信器はデータ状態１３３に直接進む、（
２）フレームの終わり状態１３４が無いのでＢＳＣ受信
器はリセツトされるまでデータ状態１３３に留まり、次
に選択状Ｒ１３０に再度入る、（３）選択状！！１ｉ１
３０においてＢＳＣ受信器は二つの同期文字１１０およ
び１１１を捜す、（４）ＢＳＣ受信器は、同期文字１１
０および１１１の後に非同期文字（データ１１２、ＣＲ
Ｃ１１３、またはＰＡＤ１１４）が続いていることを検
出すると、フラグ同期状態１３１からデータ状Ｒ１３３
へ進む。

入出力レジスタ非同期コマンド状態において、外部装置９は、１６個の
８ビツトレジスタを経由して命令を送ると共に状態情報
を読み取る。これらのレジスタは、送信器保持レジスタ
（ＴＨＲ）　、受信器バッファレジスタ（ＲＢＲ）　、
非同期レジスタＡ　（ＡＲＡ）、非同期レジスタＢ　（
ＡＲＢ）　、割込許可レジスタ（ＩＥＲ）、割込識別レ
ジスタ（ＩＩＲ）、ライン制御レジスタ（ＬＣＲ）　、
モデム制御レジスタ（ＭＣＲ）　、ライン状態レジスタ
（ＬＳＲ）、ＢＳＣ同期文字レジスタ（ＢＳＣＲ）　、
モデム状９レジス５Ｆ　（ＭＳＲ）　、ＨＤＬＣ／５Ｄ
ＬＣ局アドレスレジスタ（ＳＡＲ）　、除数ラッチレジ
スタ（ＤＬＬおよびＤＬＭ）　、モデム器速度レジスタ
（ＭＥＲＲ）　、および任意選択レジスタ（ＯＲ）であ
る、レジスタＴＨＲは、書き込み専用レジスタである。

レジスタＲＢＲとＩＩＲとは、読取り専用レジスタであ
る。その他の前記レジスタは、読取り／書込みレジスタ
である。レジスタＢＳＣＲ，５ＡＲ１およびＯＲは、同
期動作のみに使用される。

レジスタＴＨＲ，ＲＢＲ１’ＩＥＲ，Ｉ　ＩＲ，ＬＣＲ
，ＭＣＲ，ＬＳＲ，ＤＬＬ、ＤＬＭ、およびＭＳＲは、
ＵＡＲＴ１８内にある。その他のレジスタは、プロセッ
サ４７内にある。前記したように、まなＵＡＲＴ１８の
理解から分かるように、下記する各レジスタの意味のう
ち、あるものは非同期モードのみに適用され、あるもの
は同期モードのみに適用され、またあるものは両方のモ
ードに適用される。

レジスタＴＨＲは、ＵＡＲＴ１８送信器の入力レジスタ
である。同期モードにおいて、このレジスタに文字を書
き込むことにより、フレームの送信が開始される。その
文字は、プロセッサ４７の送信器に転送され、送信デー
タＦＩＦＯバッファから送出される。

レジスタＲＢＲは、ＵＡＲＴ１８受信器の出力レジスタ
である。受信された文字がレジスタＲＢＲに到達するた
びに、受信データ使用可能割込が、レジスタＩＥＨによ
ってマスクされない限り、発生される。

レジスタＩＥＲは、受信データが使用可能である、レジ
スタＴＨＲが空である、モデム状態が変化する、ライン
状態が変化する、等の条件により割込を許可または禁止
する。

レジスタＩＩＲは、割込の優先順位を提供する。

好適実施例において、４−レベルの割込優先順位がある
。１位はライン状態であり、２位は受信データ使用可能
であり、３位はレジスタＴＨＲ空であり、４位はモデム
状態である。ライン状態の事象としては、レジスタＲＢ
Ｒにおける受信データ使用可能、受信データ内のパリテ
ィエラー、レジスタＲＢＲの超過、中断割込の受信、レ
ジスタＴＨＲが空、フレーミングエラー、フレームの終
わりシーケンスの受信、ＦＣ８検査結果、およびプロセ
ッサ４７に送るデータがＵＡＲＴ１８に無い、である、
モデム状態の事象としては、導線４５上のＣＴＳ信号、
導線４６上のＤＣＤ信号、および導線４０上のＲＩ傷信
号いずれかにおける状態の変化である。レジスタＩＩＲ
は、アドレスされると、最も高い優先順位の割込を未実
行状悪にｉ結し、その最も高い優先順位の割込に外部装
置９が応答するまで、他の割込に対して肯定応答しない
。

レジスタＬＣＲは、ワード選択長さと、ストップビット
数と、パリティ選択と、除数ラッチアドレスビット選択
と、送信器リセットと、受信器リセットと、ＵＡＲＴ１
８レジスタアドレシングと、ＨＤＬＣ／５ＤＬＣ送信打
ち切り命令とを提供する。送信器リセット命令は、レジ
スタＯＲに選択された状態に応じて、直ちに送信器をマ
ークアイドル状態１２０またはフラグアイドル状態１２
１にリセットする。送信器リセット動作が完了されると
、その命令は自動的に消去される。受信器リセット命令
は、直ちに受信器を選択状態１３０にリセットする。受
信器リセット動作が完了すると、その命令は自動的に消
去される。ＨＤＬＣ／５ＤＬＣ送信打ち切り命令は、送
信器から直ち番こ打ち切り文字を送信させ、レジスタＯ
Ｒの選択に基づいて、送信器をマークアイドル状態１２
０まなはフラグアイドル状態１２１に入らせる。打ち切
り文字が送信され、送信器が指定されたアイドル状態に
入ると、その打ち切り命令は自動的に消去される。

レジスタＭＣＲは、導線３６上のＤＴＲ信号と、導線３
７上のＲＴＳ信号と、導線３２上の０ＵＴ１信号と、導
線２７上の０ＵＴ２信号と、ＵＡＲＴ１８ループバック
とを制御する。

レジスタＬＳＲは、前記したライン状態事象を示す。レ
ジスタＢＳＣＲは、ＢＳＣ動作用の８ビット同期文字を
含む。レジスタＭＳＲは、前記したモデム状態事象を示
す。レジスタＳＡＲは、ＨＤＬＣ／５ＤＬＣ通信に置け
る外部装置９用の局アドレスを含む。

レジスタＤＬＬおよびＤＬＭは、ＵＡＲＴ１８のＳＩＮ
および５ＯＵＴ用のデータ速度を設定する。このデータ
速度は、同期モードにおいて９６００ｂｐｓであり、非
同期コマンドモードと非同期データモードとにおける所
望データ速度（１５０，３００，６００ｂｐｓ等）であ
る、レジスタＡＲＡおよびＡＲＢは、プロセッサ４７の
Ｐ２ＯおよびＰ３７用のデータ速度を設定し、ＵＡＲＴ
１８のＳＩＮおよび５ＯＵＴのデータ速度と調和するよ
うにする。このデータ速度は、同期モードにおいて９６
００ｂｐｓであり、非同期コマンドモードと非同期デー
タモードとにおいて所望データ速度（１５０，３００，
６００ｂｐｓ等）である。

レジスタＭＥＲＲは、プロセッサ４７のＰ２ＯおよびＰ
２７用のデータ速度と、モデム器６０のＴＸＤ、ＲＸＤ
、ＣＴＸＤ、ＣＲＸＤ用のデータ速度とを設定する。こ
のデータ速度は、遠隔装置１００との通信に必要なデー
タ速度である。

レジスタＯＲは、非同期モードまたは同期モードを選択
し、ＢＳＣまたはＨＤＬＣ／５ＤＬＣ通信を選択し、Ｈ
ＤＬＣ／５ＤＬＣアドレス認識を許可または禁止し、Ｎ
ＲＺまたはＮＲＺＩ符号化を選択し、マークアイドルま
たはフラグ／同期アイドルを選択する。

制御およびモニタリングプロセッサ４７は、モデム器６０の読取り入力と、否定
書込み入力と、制御入力と、双方向データ入出力（ＤＯ
〜Ｄ７）とを通して、モデム器６０の動作をモニタし制
御する。プロセッサＡ７は、モデム器６０の、例えば、
データ速度、自動応答許可、アナログループバック、文
字長さ選択、デュアルトーン多重周波数（ＤＴＭＦ）ダ
イヤル、パルスダイヤル、ガードトーン許可、長期間遮
断の受信、などの動作パラメータを制御する。プロセッ
サ４７は、また、モデム器６０の、例えば、ダイヤル番
号レジスタが空であること、リング陣識、受信キャリア
の検出、トーン検出、などの動作パラメータをモニタす
る。

プロセッサ４７は、モニタしたモデム器６０における変
化を外部装置９に通知する必要がある。

しかし、プロセッサ４７は、ＵＡＲＴ１８を経由して外
部装置９とのみ通信できる９従って、プロセッサ４７が
発生した受信データワードと状態ワ−ドとの両方は、Ｕ
ＡＲＴ１８を通過する。外部装置９は、ＵＡＲＴ１８が
バス１０に置いたワードが受信データワードであるか状
態ワードであるかを決定する方法を持っていなければな
らない。

同期モードにおいて、プロセッサ４７は、前記したよう
にＵＡＲＴ１８に送るワード（二対し、スタートビット
とストップビットとパリティビットとを付加する。状態
ワードからデータワードを区別するために、プロセッサ
４７は、状態ワード上のパリティビットを反転させる。

この反転されたパリティビットは、ＵＡＲＴ１８に割込
を発生させる。外部装置９は、この割込に応答し、ＵＡ
ＲＴ１８の状態レジスタを読取り、パリティエラーが発
生したことを決定する。このパリティエラーは、外部装
置９に対し、次のワードがプロセッサ４７からの状態ワ
ードであり、受信データワードではないことを警告する
。

同期モードにおいて、外部装置９からＵＡＲＴ１８を経
由してプロセッサ４７に送られたすべてのワードは、命
令としてではなく送信データワードとして扱われる。従
って、プロセッサ４７に命令を送るために、外部装置ｉ
９は、ＵＡＲＴ１８に対し、否定データ端未使用可能（
ＤＴＲ）導線３６上に論理Ｏを送るように命令する。導
線３６上の論理Ｏは、同期モードからプロセッサ４７を
抜は出させると共に、それを非同期コマンドモードに入
らせる。

プロセッサ４７は、非同期コマンドモードに置かれると
、同期モードまたは非同期データモードに入る命令を受
は取るまで、ＵＡＲＴ１８からのすべてのワードを外部
装置９からの命令として扱う。

プロセッサ４７は、非同期コマンド状態にあると、導線
５３と５４とに論理１を送る。これにより、マルチプレ
クサ５６は、その入力Ｘ３を出力Ｘに接続すると共に、
入力Ｙ３を出力Ｙに接続する。マルチプレクサ５６の入
力Ｙ３は、論理１に接続されるので、モデム器６０の入
力ＣＴＸＤに論理１が置かれる。これにより、モデム器
６０は、遠隔装Ｒ１００にマークアイドル条件を送る。

マルチプレクサ５６は、また、モデム器６０の出力ＣＲ
ＸＤをプロセッサ４７の受信データ入力に接続する。好
適実施例において、プロセッサ４７は、非同期コマンド
モードにある場合、受信データを無視する。しかし、場
合によっては、プロセッサ４７は、非同期コマンド状態
にあっても、受信データの流れに対して動作するか、ま
たはそれを通過させることを求められる。

プロセッサ４７が導線５３に論理１を送り導線５４に論
理Ｏを送ると、マルチプレクサ５は、その入力Ｘ２を出
力Ｘに接続すると共に、入力Ｙ２を出力Ｙに接続する。

これにより、モデム器６０からの受信データは［ＪＡＲ
Ｔ１８に直接送られ、ＵＡＲＴ１８からの送信データは
プロセッサ４７を経由してモデム器６０に送られる。こ
の条件は、好適実施例では使用されないが、所望に応じ
て適用され、送信データは、プロセッサ４７によって何
等かの方法で処理されてからモデム器６０に送られ、次
に遠隔装置１００に送信される。

場合によっては、同期モードからプロセッサ４７を抜は
出させずにプロセッサ４７に命令を送れるようにするこ
とが求められる。従って、プロセッサ４７は、ＵＡＲＴ
１８からの送信ワードに注目する。送信ワードがＤＬＥ
文字であれば、これは、プロセッサに次のワードが命令
ワードであり送信用のデータワードではないことを知ら
せる。

しかし、二つのＤＬＥ文字が連続して受信されれば、プ
ロセッサ４７はこれをＤＬＥ文字を送るための命令と解
釈する。つまり、プロセッサ４７は、最初のＤＬＥ文字
を除去し、２番目のＤＬＥ文字をモデム器６０に送る。

このようにして、送信データの流れの一部としてＤＬＥ
文字を送るための手段が提供される。

同様に、場合によっては、ＵＡＲＴ１８の割込を状態ワ
ードを示すものとして使用せず、プロセッサ４７によっ
て、ＵＡＲＴ１８に送られる受信データの流れ内に、直
後に状態ワードを伴ったＤＬＥ文字を挿入することが求
められる。外部装置９は、ＤＬＥ文字を検出すると、次
のワードを状態ワードとして扱う９また、プロセッサ４
７は、モデム器６０からの入り受信データの流れをモニ
タする。プロセッサ４７は、受信データの流れの中にＤ
ＬＥ文字を検出すると、そのすぐ後に２番目のＤＬＥ文
字を挿入してから、ＵＡＲＴ１８にその受信データの流
れを送る。外部装置９は、これら２個の連続するＤＬＥ
文字は、受信データの流れにおいて１個のＤＬＥ文字を
表すものとして認識する。

【図面の簡単な説明】

第１図は１本発明に基づく好適実施例を示す概略図、第２図は、ＨＤＬＣ／５ＤＬＣデータ書式を示す図、第３図は、ＢＳＣデータ書式を示す図、第４図は、好適
実施例に基づく送信器を示す状態図、および第５図は、好適実施例に基づく受信器を示す状態図であ
る。９・・・外部装置１０・・・Ｉ１０バス　　　１１・・・データバス１８
・・・汎用非同期送受信器（ＵＡＲＴ）２４・・・割込
論理回路　　、３１・・・リセット論理回路４２・・・
クロック　　　　４７・・・プロセッサ５６・・・４：
１デユアルマルチプレクサ６０・・・モデム器７１・・・読取り／書込み論理回路７７・・・復号論理／ラッチ回路９０・・・ＲＯＭ８０・・・電話回線インタフェース

Claims

【特許請求の範囲】１、装置間において情報データを交換するシステムの動
作方法において、前記情報データを情報データワードと
して符号化し、前記情報データワードは第１の所定のパ
リテイを有し、前記情報データを一連のデータワードと
して伝送し、前記一通のデータワードは複数の前記情報
データワードからなる当該方法において、（ａ）制御データを、第２の所定のパリテイを有する制
御データワードとして符号化し、（ｂ）前記制御データワードを前記一連のデータワード
に挿入する送信手順と、（ｃ）前記一連のデータワード中の各データワードのパ
リテイを検査し、（ｄ）前記第２の所定のパリテイを有する各前記データ
ワードを前記制御データワードの一つとして処理する受
信手順とからなることを特徴とする、前記装置間におい
て前記制御データを交換する方法。２、装置間において情報データを交換するシステムの動
作方法において、前記情報データを情報データワードと
して符号化し、前記情報データを一連のデータワードと
して伝送する当該方法において、（ａ）所定の文字に対応する信号ワードを発生させ、（ｂ）制御データに対応する制御ワードを発生させ、（ｃ）直後に前記制御ワードが続く前記信号ワードを前
記一連のデータワードに挿入する送信手順と、（ｄ）前記信号ワードについて前記一連のデータワード
を検査し、（ｅ）前記信号ワードの直後に続くデータワードを制御
ワードとして処理し、前記送信手順と同時に実行される
受信手順とからなることを特徴とする、前記装置間にお
いて前記制御データを交換する方法。３、前記所定の文字がエスケープ文字である、特許請求
の範囲第２項に記載の方法。