JPH01107511A

JPH01107511A - ３端子型複合機能素子

Info

Publication number: JPH01107511A
Application number: JP62264853A
Authority: JP
Inventors: Masahiko Kawase; 政彦川瀬; Kazuyoshi Nakamura; 和敬中村; Hiroaki Taira; 浩明平; Kunisaburo Tomono; 伴野　国三郎; Yukio Sakabe; 行雄坂部
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 1987-10-20
Filing date: 1987-10-20
Publication date: 1989-04-25
Anticipated expiration: 2012-08-20
Also published as: JP2643193B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、例えば電子機器に発生する高周波・低周波の
ノイズを吸収するために採用される電子部品素子に関し
、特に上記高周波・低周波のノイズ吸収機能を１つの素
子によって実現でき、しかも実装スペースを縮小できる
ように開発された新規な複合機能素子に関する。

〔従来の技術〕

一般に、ＩＣ，ＬＳＩ等の半導体素子が多数採用される
低電圧機器では、該機器の回路や半導体素子に規定値を
越えた過電圧が加わるのを防止したり、電源ラインから
入り込む高周波・低周波のノイズを除去したりする、い
わゆるサージ対策。

ノイズ対策が不可欠になっている。なお、通常低件湊ノ
イズにはサージ成分が含まれている。このような低電圧
回路における高周波・低周波のノイズ吸収素子として、
ディスクタイプのバリスタ。

コンデンサ、ツェナーダイオード等が採用されている。

ところが、上記バリスタはサージ耐量が大きいことから
低周波サージ吸収には強いものの高周波ノイズ吸収には
弱く、またコンデンサ、ツェナーダイオードは高周波ノ
イズ吸収には通しているものの低周波サージ吸収保護に
は弱いという特性を存している。従って、従来、上記高
周波・低周波のノイズ、サージの両方の吸収能力を向上
させるために、上記バリスタ、コンデンサ、ツェナーダ
イオードを２段、又は３段階に組み合わせて使用するよ
うにしている。

〔発明が解決しようとする問題点〕

上記高周波・低周波のノイズ、サージの両吸収能力を向
上させるために、例えば、ディスク型バリスタとコンデ
ンサとをリード線を用いて並列接続することが考えられ
るが、この場合、このような単なる並列接続体では低周
波ノイズから高周波ノイズまでを効果的に吸収するのは
困難である。

即ち、例えばこの並列接続体に５０Ｖ／１μｓｅｃ程度
の矩形波を印加した場合、先頭波が生じるとともに、続
流が大きくなる。これは両者を接続するリード線のりア
クタンスＬが起因してそれぞれのａａ’がバラバラに作
用し、特性がアンバランスになるためと考えられ、結局
上記単なる並列接続ではそれほどの効果が期待できない
。

また、近年、上記電子機器の小形化、薄形化が進むなか
で、該機器を構成する電子部品等についても小形、薄形
化あるいは複合化が要請されている。ところが、上記従
来のサージ、ノイズ対策用としてバリスタやコンデンサ
、ツェナーダイオードを並列接続等によって組み合わせ
た場合、それだけ部品点数が増えるとともに、回路基板
上に実装する場合のスペースが拡大し、上記小形化等の
要請に充分応えられないという問題点もある。

本発明の目的は、上記要請に応えるためになされたもの
で、電子機器に発生する高周波・低周波のノイズ、サー
ジ吸収能力に優れ、かつ小形化。

薄形化の要請に応えられる全く新規な構造の３端子型複
合機能素子を提供することにある。

〔問題点を解決するための手段〕

そこで、本発明は、セラミクス層と内部電極とを交互に
積層してなる積層体であって、上記各セラミクス層とし
て、バリスタ機能を有するバリスタセラミクス層及びコ
ンデンサ機能を有するコンデンサ、セラミクス層を備え
、上記内部電極として、第１〜第３内部電極を備え、該
各第１〜第３内部電極をそれぞれ上記積層体の第１〜第
３表面に導出するとともに、該各導出部にそれぞれ第１
〜第３端子電極を形成したことを特徴とする３端子型複
合機能素子である。

ここで、本発明の積層体には、各セラミクス層と内部電
極とを交互に積層した後、一体焼成した焼結体、及びコ
ンデンサセラミクス層と内部電極とを積層して焼結した
ものと、バリスタセラミクス層と内部電極とを積層して
焼結したものとを接着剤により貼り合わせたものの両方
が含まれる。

また、本発明の３端子型複合機能素子には、上記各セラ
ミクス層の積層順序及び内部電極の導出位置の組み合わ
せによって、例えば第４図（ａ）、第５図（ｂｌに示す
ような各種の等価回路を有するものが考えられる。

〔作用〕

本発明に係る３端子型複合機能素子によれば、各セラミ
クス層として、バリスタセラミクス層及びコンデンサセ
ラミクス層を備えたので、高周波・低周波のノイズ吸収
、サージ吸収の能力を１つの素子によって実現できる。

つまり、コンデンサセラミクス層が高周波ノイズ吸収素
子として機能し、バリスタセラミクス層が低周波のサー
ジ吸収素子として機能することとなる。この場合、コン
デンサセラミクス層と、バリスタセラミクス層との境界
部分では画素子が内部電極を共用するので、上述の並列
接続体のようなリード線のしに起因する問題が生じるこ
−とはない、その結果、単体で高周波・低周波のノイズ
、サージの両方を確実に吸収でき、先頭波形の発生を防
止できるとともに、続流を抑制できる。

また、本発明は、上記第１〜第３内部電極をそれぞれ積
層体の第１〜第３表面に導出するとともに、該各導出部
に第１〜第３端子電極を形成したので、！ｆ素子を回路
基板上に実装する場合は、上記各端子電極と配線パター
ンとを直接接続すればよいから、表面実装型のチップ化
が実現できる。

また、これにより上述のバリスタとコンデンサ等とを組
み合わせて使用した場合に比べて、部品点数を削減でき
るとともに、各部品を接続するリード線を省略できる分
だけ実装スペースを縮小でき、その結果上述した電子機
器の小形化、薄形化の要請に応えられる。

また、本発明は上述のように、各セラミクス層の積層順
序等によって各種の等価回路を有するものが容易に得ら
れ、サージ、ノイズの侵入方向。

大きさ等に応じた最適の回路設計が可能となる。

〔実施例〕

以下、本発明の実施例を図について説明する。

第１図ないし第４図は本発明の第１実施例による３端子
型複合機能素子を説明するための図である。

図において、１は本実施例の３端子型複合８１能素子で
あり、これの外形は、幅ｗ１．５ｍ、高さｈｌ、２　ｆ
ｌ、長さ１１３．２ｖａ程度の直方体状のものである。

この複合機能素子１は、セラミクス層と内部電極とを交
互に積層して、一体焼成されたセラミクス焼結体４の表
面にそれぞれ第１〜第３端子電極５，６．７を被覆形成
して構成されている。

上記セラミクス層は、バリスタとして機能するバリスタ
セラミクス層８又はコンデンサとして機能するコンデン
サセラミクス層９のいずれかであり、また、上記内部電
極は、上から順に第１〜第３内部電極３ａ、３ｂ、３ｃ
となっており、一対の電極によって上記各セラミクス１
１８．又は９を挟んでいる。なお、上記焼結体４の上、
下面部分はダミーとしてのセラミクス層１０で覆われて
いる。

上記第１内部電極３ａの一辺部は上記焼結体４の第１端
面４ａに導出され、上記第２内部電極３ｂの一辺部は焼
結体４の上記第１端面４ａと対向する第２端面４ｂに導
出され、上記第３内部電極３Ｃの一辺部は上記焼結体４
の第３端面４Ｃに導出されている。これにより上記焼結
体４の第１゜第２端面４ａ、４ｂ及び第３端面４Ｃの表
面には、上記各第１〜第３内部電極３ａ、３ｂ、３ｃの
一辺部が露出しており、残りの辺部分は全て焼結体４内
に埋設されていることになる。

さらに、上記焼結体４の第１．第２＠面４ａ。

４ｂにはそれぞれ第１．第２端子電極５．６が該各端面
４ａ、４ｂを覆うように形成されており、第３端面４Ｃ
には第３端子電極７が上記焼結体４の外表面を巻回して
形成されている。これにより上記各第１〜第３内部電ｉ
３ａ〜３Ｃは各第１〜第３端子電極５．６．７に接続さ
れており、第４図＋ａｌにその等価回路を示すように上
記第２端子電極６を有するバリスタと、第３端子電極７
を存するコンデンサとの接続部に第１端子電極５が接続
された３端子型複合機能素子１が構成されている。

次に本実施例の３端子型複合機能素子１の製造方法につ
いて説明する。

■　まず、ＺｎＯを主成分とし、これにＢ　ｌ　ｔｏ　
３　、　Ｃｏ○、ＭｎＯ，Ｓｂｔ　Ｏｓ等の粉末を目的
に応じてブレンドし、バインダで練り合わせてなるスラ
リー状のバリスタ用セラミクス材料を生成し、該各セラ
ミクス材料をドクターブレード法によって、所定の均一
厚さ（例えば１０〜２００μｍ）のグリーンシートに形
成する。また、同様にして、ＺｎＯを主成分とするコン
デンサ用セラミクス材料でグリーンシートを形成する。

■　次に、上記各グリーンシートの上面に、ペースト状
のＡｇ−Ｐｄ膜、Ｐｔ膜をスクリーン印刷して内部電極
を形成した後、該各シートを所定の大きさに切断する。

■　そして、上記切断された各グリーンシートを、コン
デンサ用セラミクスシートとバリスタ用セラミクスシー
トとが交互に重なり、かつ上記内部電極が該各シートを
挟んで対向するとともに、上記シートの両端面及び側端
面に交互に露出するように積層する。そしてさらにこの
積層されたシートの上、下にダミーとしてのセラミクス
シートを重ね合わせて積層体を形成する。次に、この積
層体をプレスによって積層方向に圧着した後、所定寸法
に切断する。するとこれにより、内部電極は、該積層体
の両端面及び側面に位置する部分のみが外方に露出し、
残りの部分は上記各シート内に完全に埋設され（第２図
（ａｌ、　（ｂ）参照）、−棒体されることとなる。

■　次に、上記積層体を高温雰囲気中（例えば９５０〜
１３００℃）にて焼成し、焼結体を生成する。

しかる後、該焼結体の内部電極が導出された両端面及び
側端面にＡｇ膜を塗布した後焼き付けて端子電極を形成
する。これにより本実施例の３端子型複合機能素子１が
製造される。

次に本実施例の作用効果について説明する。

本実施例の３０１１子型複合機能素子１によれば、バリ
スタとして機能するバリスタセラミクス層８とコンデン
サとして機能するコンデンサセラミクス層９とが交互に
配設された焼結体４とするとともに、該焼結体４の第１
．第２端面４ａ、４ｂ及び第３端面４ｃに各第１〜第３
内部電極３を導出する第１〜第３端子電極５．６．７を
形成したので、以下のような効果がある。

！、上上記バリスタセラック１層８低周波のサージ、ノ
イズ吸収素子として機能するとともに、コンデンサセラ
ミクス層９が高周波ノイズ吸収素子として機能するので
、１つの単体素子でもって低周波ノイズから高周波ノイ
ズまでの広範囲のノイズ対策ができる。この場合、従来
のバリスタとコンデンサとをリード線で並列接続したも
のでは、高このリード線のしに起因して橿周波サージによる先頭波
形の発生、続流の増大等の問題があった。

これに対して本実施例では、各内部電極をバリスタとコ
ンデンサとで共用して両者が一体化されており、従って
上記しに起因する問題は解消され、サージ、ノイズ吸収
能力を大幅に向上できる。

■、また、本実施例の３端子型複合機能素子ｌを回路基
板上に実装する場合は、第１〜第３端子電極５，６．７
と配線パターンとを直接半田付けすればよいから、表面
実装型のチップ化が実現できる。その結果、従来のバリ
スタとコンデンサ等とをリード線を用いた並列接続によ
って組み合わせた場合に比べて部品点数を削減できると
ともに、端子やリード線を省略できる分、実装スペース
を縮小でき、それだけ電子機器の小形化、ｌｌ形化の要
請に応えられる。

■０本本実側の各セラミクス層２は、例えば１０〜２０
μｍの厚さに調整することも容易であるので、この厚み
を薄くすることにより１ｍＡの電流が流れたときの立ち
上がり電圧Ｖ、、Ａ値を３．５ｖまで低下させることも
可能であり、制限電圧を大幅に低減できる。このことは
、近年、７ｖ以下の低電圧で使用される電子機器が増大
してきているなかで、従来構造のディスクタイプのバリ
スタを採用するには困難があったのを解消できるもので
ある。即ち、従来構造のバリスタを低電圧機器に採用す
るには、該バリスタの厚みを薄くすることが考えられる
が、この場合、極端に薄くすると製造時あるいは使用時
に破損し易く、しかも表面に電極を形成する際に表面層
が変質して特性が悪化するという問題点があった。

■、また、本実施例では、コンデンサセラミクス層９と
バリスタセラミクス層８とを交互に積層した構造とした
ので、つまりコンデンサの容量を分散できるから、ノイ
ズ吸収効果を高めることができ、しかもバリスタの発熱
を素子全体で均一に負担することとなるから、エネルギ
ー、サージ耐量を向上できる。

第５図は上記実施例素子１の変形例を示す、これは第５
図−）に等価回路を示すように、コンデンサと第１バリ
スタａ又は第２バリスタｂとの接続点をそれぞれ第１．
第２端子電極５．６とするとともに、第１．第２バリス
タａ、ｂの接続点を第３端子電極７としたものである。

この変形例は、第５図ｉａ）に示すように、コンデンサ
セラミクス層９の上、下にバリスタセラミクス層８をサ
ンドウィッチ状に積層し、この積層体を順次重ね合わせ
て構成されている。

第６図及び第７図は上記実施例及び変形例による３端子
型複合機能素子の効果を説明するための実験方法及びそ
の結果を示す図である。

まず、本実験採用した３端子型複合機能素子について説
明する０本実験では、上記実施例の製造方法によって作
成したＬ型及びπ型の各回路構成からなる２個の３端子
型複合機能素子を準備した。

このＬ型とは、第４図（ａ）に示す等価回路を有する上
記実施例のものをいい、またπ型とは、第５図山）に示
す等価回路を有する上記変形例のものをいう、また、上
記各３＠子型複合機能素子の大きさは３．２　Ｘｌ、６
　Ｘｉ、２５ｗｍとし、バリスタ電圧はｖ、。

＾−２２Ｖ、コンデンサ容量は１０ｎＦとした。さらに
また、本実験では、上記り型、π型の両３＠子型複合機
能素子と比較するために、１０ｎＦのコンデンサ、ｖｌ
ａＡ−２２Ｖのバリスタ、１０ｎＦコンデンサとｖｌ、
＾＝２２ｖバリスタとの並列接続体を採用し、同様の実
験を行った。

次に実験方法について説明する。

本実験は、上記各素子に±５０Ｖ／１μｓｅｃの矩形波
形のサージ電圧（第６図（ａ））を印加した時のサージ
吸収能力及び立ち上がり時の先頭波、応答速度について
測定した。なお、第４回申）は、上記り型の３端子型複
合機能素子を抵抗と並列に接続したテスト回路を示す。

第６図にその結果を示す、なお、第６図（ｄ）〜ｆｆｌ
では、負側の波形は相似形となるが図示は省略している
。同図からも明らかなように、本実施例のＬ型（第６回
申））、π型（第６図（Ｃ））の各３端子型複合機能素
子、バリスタのみ（第６図ｆｌｌｌ）、及び並列接続体
（第６図ｊｆｌ　）のいずれにおいても、＋５０Ｖの印
加に対し立ち上がり後はサージ電圧を吸収しており、バ
リスタ能力を有している。また、上記り型の場合は一５
０Ｖの印加に対してサージ電圧はほとんど吸収できてい
ないが、π型の場合は両サージ電圧をよく吸収しており
、相似波形を示している。

また、バリスタのみにサージ電圧を印加した場合は、立
ち上がり時に大きな先頭波Ａがでている。

この先頭波Ａは回路内のＩＣやＬＳＩを破損する恐れが
あるので、できるだけ小さくする必要がある。また、バ
リスタとコンデンサとの並列接続体の先頭波Ａ′は、コ
ンデンサの働きにより上記バリスタのみと比べて小さく
なっているものの完全には解消されていない、これに対
して、本実施、例によれば、先頭波Ａを完全にカットし
ており、上記破損の問題を確実に解消できる。

さらに、応答速度については、バリスタのみ。

並列接続した場合、それぞれ先頭波Ａ、Ａ’に応じた応
答速度Ｂ、Ｂ’となっているのに対し、本実施例では先
頭波が全く存在しないことから直ちに応答し、応答速度
が極めて速くなっていることがわかる。さらに、本実施
例の３端子型複合機能素子では、１μｓｅｃ後の続流が
並列接続体に比べ少な（なっている、これらは、単にコ
ンデンサとバリスタとの並列接続した場合と異なり、一
体焼結したことによる相乗効果が得られているものと考
えられる。

第７図はサージ耐量の実験結果を示す、この実験は上記
実施例の複合機能素子を１０個採用し、それぞれに８／
２０μｓｅｃのサージ電流を印加して、■１．．の変化
量を調べ、各素子の測定値を点で示した。なお、８／２
０μｓｅｃのサージ電流とは、８μｓｅｃでピーク電流
となり、２０μｓｅｃでピークの５０％となる電流をい
う、同図からも明らかなように、本実施例の３端子型複
合機能素子によれば、サージ耐量は１００　Ａ以上ある
ことがわかる。このサージ耐量１００Ａは、従来の５ｆ
ｉφのディスク形バリスタのサージ耐量に相当する。

なお、上記実施例では、バリスタセラミクス層８とコン
デンサセラミクス層９とを交互に積層した場合を例にと
って説明したが、本発明の積層構造はこれに限られるも
のではなく、例えば第８図に示すものでもよい、この積
層構造は、コンデンサセラミクス層９からなる積層体９
ａの上、下に、バリスタセラミクス層８からなる積層体
８ａをサンドウィンチ状に重ねて、これを一体焼成して
焼結体４を構成した例である。

次に本発明の第２実施例を第９図について説明する０図
中、第２図と同一符号は同−又は相当部分を示す。

本実施例の３端子型複合機能素子１は、コンデンサセラ
ミクス層９と内部電極３とを積層して一体焼成してなる
焼結体１５と、バリスタセラミクス層８と内部電極３と
を積層して一体焼成してなる焼結体１６とを接合面１７
において接着剤により貼り合わせたものに、各第１〜第
３端子電極５゜６．７を形成して構成した例である。

本実施例の３＠子型複合機能素子１においても、上記実
施例と同様の効果が得られる。

なお、第１０図（ａｌ　〜（ｄ）　、第１１図は、上記
り型、π型の各３端子型複合機能素子の接続方法を変え
た場合の各等価回路図を示す、また、第１１図の場合は
、バリスタ電圧をＺＩ≧２２の関係にすることにより、
１つのサージ電圧を２つのバリスタで吸収することがで
き、さらにサージ吸収を向上できる。

また、上記実施例では、いわゆるドクターブレード法に
より形成されたグリーンシートを積層して、しかる後焼
結する製造方法を例にとって説明したが、本発明は勿論
この方法に限られるものではない０例えば、セラミクス
材料に有機バインダーを含有させてペースト状にし、該
セラミクスペーストをスクリーン印刷法によりフィルム
上に所定厚み印刷し、次にこの印刷されたセラミクスベ
ルスト上に内部電極をスクリーン印刷する。これを順次
繰り返して積層体を形成し、しかる後一体焼結する方法
も採用できる。

〔発明の効果〕

以上のように、本発明に係る３端子型複合機能素子によ
れば、セラミクス層と内部電極とを交互に積層してなる
積層体において、この七）ミクス層として、バリスタ機
能を存するバリスタセラミクス層及びコンデンサ機能を
存するコンデンサセラミクス層を設け、内部電極として
、第１〜第３内部電極を備え、該各第１〜第３内部電極
をそれぞれ上記積層体の第１〜第３表面に導出するとと
もに、該各導出部にそれぞれ第１〜第３端子電極１つの
素子によって実現できる効果があり、また実装スペース
を縮小でき、電子機器の小形化、薄形化の要請に応えら
れる効果がある。

【図面の簡単な説明】

第１図ないし第４図は本発明の第１実施例による３端子
型複合機能素子を説明するための図であり、第１図はそ
の斜視図、第２図（δ）は第１図の■ａ−１１ａ線断面
図、第２開山）は第１図のｎｂ−ｎｂ線断面図、第３図
はその各セラミクス層の分解斜視図、第４図ｆａｔはＬ
型の３端子型複合機能素子の等価回路図、第４図（ｂｌ
はその回路内接続図、第５図Ｃａｌは上記実施例の変形
例であるπ型の３端子型複合ａｍ素子の構造を示す断面
側面図、第５開山）はその等価回路図、第６図及び第７
図は上記実施例、変形例の効果を説明するための実験方
法及びその結果を示し、第６図ｆａｔ〜ｌｆｌはそれぞ
れ上記実施例、変形例のサージ吸収効果を説明するため
の特性図、第７図はそのサージ電流とＶｌ＋ｅＡ変化量
との関係を示す特性図、第８図は上記実施例の他の変形
例を示す断面側面図、第９図は本発明の第２実施例を示
す断面側面図、第１０図１ａｌ〜ｔｄ）及び第１１図は
上記り型、π型の使用例を示す回路図である。図において、ｌは３端子型複合機能素子、３ａ。３ｂ、３ｃはそれぞれ第１〜第３内部電極、４は焼結体
、４ａ、４ｂは焼結体の第１．第２端面（第１．第２表
面）、４Ｃは第３端面（第３表面）、５．６．７はそれ
ぞれ第１．第２．第３端子電極、８はバリスタセラミク
ス層、９はコンデンサセラミクス層である。特許出願人　　　　　株式会社　村田製作所代理人　弁
理士　　　下布　　努第１図第３図１　　　　　：＄第４図（ａ）　　　　　　　　　（ｂ）第５図（ａ）争　　　討〉　　　　　　　・−〜樋〉第６図（ｄ）第７図サージを丸（Ａ）

Claims

【特許請求の範囲】

（１）セラミクス層と内部電極とを交互に積層してなる
積層体であって、上記セラミクス層として、バリスタ機
能を有するバリスタセラミクス層及びコンデンサ機能有
するコンデンサセラミクス層を備え、上記内部電極とし
て、第１〜第３内部電極を備え、該各第１〜第３内部電
極をそれぞれ上記積層体の第１〜第３表面に導出すると
ともに、該各導出部にそれぞれ第１〜第３端子電極を形
成したことを特徴とする３端子型複合機能素子。
（２）上記積層体が、上記内部電極が形成された各セラ
ミクス層を積層し、一体焼成してなる焼結体であること
を特徴とする特許請求の範囲第１項記載の３端子型複合
機能素子。
（３）上記積層体が、上記内部電極が形成されたバリス
タセラミクス層の焼結体とコンデンサセラミクス層の焼
結体とを貼り合わせたものであることを特徴とする特許
請求の範囲第１項記載の３端子型複合機能素子。