JPS63197380A - 接合型電界効果トランジスタの製造方法 - Google Patents
接合型電界効果トランジスタの製造方法Info
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- JPS63197380A JPS63197380A JP3017687A JP3017687A JPS63197380A JP S63197380 A JPS63197380 A JP S63197380A JP 3017687 A JP3017687 A JP 3017687A JP 3017687 A JP3017687 A JP 3017687A JP S63197380 A JPS63197380 A JP S63197380A
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- 230000005669 field effect Effects 0.000 title claims description 13
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 239000004065 semiconductor Substances 0.000 claims abstract description 27
- 238000005530 etching Methods 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims abstract description 11
- 238000001312 dry etching Methods 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 abstract description 7
- 239000010931 gold Substances 0.000 abstract description 7
- 229910052737 gold Inorganic materials 0.000 abstract description 7
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052804 chromium Inorganic materials 0.000 abstract description 4
- 239000011651 chromium Substances 0.000 abstract description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910000927 Ge alloy Inorganic materials 0.000 description 1
- BYDQGSVXQDOSJJ-UHFFFAOYSA-N [Ge].[Au] Chemical compound [Ge].[Au] BYDQGSVXQDOSJJ-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005868 electrolysis reaction Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタの製造方法に関し、特に
低雑音高速動作可能なメサ型の接合型電界効果トランジ
スタの製造方法に関する。
低雑音高速動作可能なメサ型の接合型電界効果トランジ
スタの製造方法に関する。
電子回路素子として重要な電界効果トランジスタは低雑
音かつ高速で動作させるために、伝達コンダクタンスを
大きくする必要がある。そのためには、ゲ二ト・ソース
、ゲート・ドレイン間距離を短くして寄生抵抗を低減す
ることが重要であり自己整合構造が広く用いられている
。ところで接合電界効果トランジスタのゲート部はｐｎ
接合により形成され、このゲート部、即ち、ｐｎ接合部
をソース、ドレインから自己整合的に分離する方法とし
て導電性の相異なる能動層、ゲート層を形成した半導体
基体上にゲート電極を形成し、このゲート電極をマスク
としてゲート層をエツチングしこのときサイドエツチン
グによりゲート電極のひさしを生じさせ、これがソース
及びドレイン電極金属蒸着時に影となってゲートとソー
ス、ドレインとの分離を行なう方法がよく用いられてい
るが、従来からはこの時のゲート電極のひさしを生じさ
せるのに、ウェットエツチングによる方法が知られてい
る。このような方法は例えばアイイーイーイー・エレク
トロニック・デバイセス・レターズ（ＩＥＥＥ Ｅｌｅ
ｃｔｒｏｎｉｃ Ｄｅｖｉｃｅｓ Ｌｅｔｔｅｒｓ）誌
、第ＥＤＬ−５巻、第２８５ページ、１９８４年に記載
されている。
音かつ高速で動作させるために、伝達コンダクタンスを
大きくする必要がある。そのためには、ゲ二ト・ソース
、ゲート・ドレイン間距離を短くして寄生抵抗を低減す
ることが重要であり自己整合構造が広く用いられている
。ところで接合電界効果トランジスタのゲート部はｐｎ
接合により形成され、このゲート部、即ち、ｐｎ接合部
をソース、ドレインから自己整合的に分離する方法とし
て導電性の相異なる能動層、ゲート層を形成した半導体
基体上にゲート電極を形成し、このゲート電極をマスク
としてゲート層をエツチングしこのときサイドエツチン
グによりゲート電極のひさしを生じさせ、これがソース
及びドレイン電極金属蒸着時に影となってゲートとソー
ス、ドレインとの分離を行なう方法がよく用いられてい
るが、従来からはこの時のゲート電極のひさしを生じさ
せるのに、ウェットエツチングによる方法が知られてい
る。このような方法は例えばアイイーイーイー・エレク
トロニック・デバイセス・レターズ（ＩＥＥＥ Ｅｌｅ
ｃｔｒｏｎｉｃ Ｄｅｖｉｃｅｓ Ｌｅｔｔｅｒｓ）誌
、第ＥＤＬ−５巻、第２８５ページ、１９８４年に記載
されている。
低雑音で高速動作する電界効果トランジスタを実現する
にはゲート・ソース間、ゲート・ドレイン間距離は０．
５μｍ以下即ちサイドエツチング量を０．５μｍ以下に
することが望ましい。一方、この従来の方法でゲート・
ソース、ゲート・トレインの分離を行なうにはゲート層
厚は少なくとも０．３μｍ以上必要である。つまり、サ
イドエッチを０．５μｍ以下に抑えかっ、０．３μｍ以
上の深さのエツチングが必要であるが、金属をマスクと
して半導体層をウェットエツチングする場合、金属の密
着性が弱くサイドエツチングが速い為、従来の方法では
制御性、再現性良く上述のエツチングを行なうことが困
難であり、低雑音、高速動作可能なメサ型の接合型電界
効果トランジスタが得られなかった。
にはゲート・ソース間、ゲート・ドレイン間距離は０．
５μｍ以下即ちサイドエツチング量を０．５μｍ以下に
することが望ましい。一方、この従来の方法でゲート・
ソース、ゲート・トレインの分離を行なうにはゲート層
厚は少なくとも０．３μｍ以上必要である。つまり、サ
イドエッチを０．５μｍ以下に抑えかっ、０．３μｍ以
上の深さのエツチングが必要であるが、金属をマスクと
して半導体層をウェットエツチングする場合、金属の密
着性が弱くサイドエツチングが速い為、従来の方法では
制御性、再現性良く上述のエツチングを行なうことが困
難であり、低雑音、高速動作可能なメサ型の接合型電界
効果トランジスタが得られなかった。
本発明の目的はこのような欠点を除去しゲート・ソース
、ゲート・ドレイン間距離を０．５μｍ以下に抑え寄生
抵抗を低減した低雑音、高速動作可能なメサ型の接合型
電界効果トランジスタの製造方法を提供することにある
。
、ゲート・ドレイン間距離を０．５μｍ以下に抑え寄生
抵抗を低減した低雑音、高速動作可能なメサ型の接合型
電界効果トランジスタの製造方法を提供することにある
。
本発明の接合型電界効果トランジスタの製造方法は、半
導体基体上に第１導電型半導体層からなる能動層及び前
記能動層とヘテロ接合をなす第２導電型半導体層を順次
エピタキシャル成長させる工程と、前記第２導電型半導
体層上に金属膜を選択的に被着してゲート電極を形成す
る工程と、前記ゲート電極をマスクとして前記第２導電
型半導体層を選択的にドライエツチングして除去したの
ちサイドエツチングを行なってゲートメサ層を形成する
工程と、前記ゲート電極をマスクとして前記ゲートメサ
層に対して自己整合的に分離されたソース電極及びドレ
イン電極を形成する工程とを少なくとも備えているとい
う構成を有している。
導体基体上に第１導電型半導体層からなる能動層及び前
記能動層とヘテロ接合をなす第２導電型半導体層を順次
エピタキシャル成長させる工程と、前記第２導電型半導
体層上に金属膜を選択的に被着してゲート電極を形成す
る工程と、前記ゲート電極をマスクとして前記第２導電
型半導体層を選択的にドライエツチングして除去したの
ちサイドエツチングを行なってゲートメサ層を形成する
工程と、前記ゲート電極をマスクとして前記ゲートメサ
層に対して自己整合的に分離されたソース電極及びドレ
イン電極を形成する工程とを少なくとも備えているとい
う構成を有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの工程順に配列した半導体チップの断面図である。
めの工程順に配列した半導体チップの断面図である。
まず、第１図（ａ）に示すように、半絶縁性のＩｎＰよ
りなる半導体基体１上にキャリア濃度がｌＸｌ０”Ｃ１
１−３で層厚が０．２μｍのｎ型ＩｎＰよりなる能動層
２、キャリア濃度が３ＸＩＱ１８ｃｍ−３で層厚が０．
４）ｔｍのＩｎｏ、フロＧ ａ ｔ３．２４Ａ Ｓ ０
．６６ｐ ６．３４よりなるＰ型半導体層３を順次積層
し、５ｔ０２をマスクとしてＰ型半導体層３を硫酸：過
酸化水素水：水＝３：１：１よりなる第１のエツチング
液で、能動層２及び半導体基体１をリン酸：塩酸＝１＝
４よりなる第２のエツチング液でそれぞれエツチングし
、２００μｍＸ２００μｍのメサ部４を形成しＳｉＯ２
を除去する。次に第１図（ｂ）に示すように、それぞれ
厚さ５０ｎｍのクロム膜５及び金膜６を順次積層し、ホ
トレジストをマスクにして、クロム膜５、金Ｊｌｉ６を
陰極として選択的に電解法により金めつきを行ない厚さ
０．７μｍの金めつき層７をメサ方向に幅２μｍのスト
ライプ状に被着する。
りなる半導体基体１上にキャリア濃度がｌＸｌ０”Ｃ１
１−３で層厚が０．２μｍのｎ型ＩｎＰよりなる能動層
２、キャリア濃度が３ＸＩＱ１８ｃｍ−３で層厚が０．
４）ｔｍのＩｎｏ、フロＧ ａ ｔ３．２４Ａ Ｓ ０
．６６ｐ ６．３４よりなるＰ型半導体層３を順次積層
し、５ｔ０２をマスクとしてＰ型半導体層３を硫酸：過
酸化水素水：水＝３：１：１よりなる第１のエツチング
液で、能動層２及び半導体基体１をリン酸：塩酸＝１＝
４よりなる第２のエツチング液でそれぞれエツチングし
、２００μｍＸ２００μｍのメサ部４を形成しＳｉＯ２
を除去する。次に第１図（ｂ）に示すように、それぞれ
厚さ５０ｎｍのクロム膜５及び金膜６を順次積層し、ホ
トレジストをマスクにして、クロム膜５、金Ｊｌｉ６を
陰極として選択的に電解法により金めつきを行ない厚さ
０．７μｍの金めつき層７をメサ方向に幅２μｍのスト
ライプ状に被着する。
次にホトレジストを除去して金めつき層７をマスクとし
て金膜６、クロム膜５をそれぞれアルゴンガス、塩素ガ
スにより順次ドライエツチングにより除去してゲート電
極８を形成する。
て金膜６、クロム膜５をそれぞれアルゴンガス、塩素ガ
スにより順次ドライエツチングにより除去してゲート電
極８を形成する。
次に、第１図（Ｃ）に示すように、ゲート電極８をマス
クとしてＰ型半導体層３を塩素ガスによりドライエツチ
ングして選択除去する。次に、第１図（ｄ）に示すよう
に、前述の第１のエツチング液によりＰ型半導体層を選
択的にエツチングし、ゲート電極８に対しメサ状に残っ
たＰ型半導体層３に０．５μｍのサイドエツチングを生
じさせてゲートメサ層９を形成する。
クとしてＰ型半導体層３を塩素ガスによりドライエツチ
ングして選択除去する。次に、第１図（ｄ）に示すよう
に、前述の第１のエツチング液によりＰ型半導体層を選
択的にエツチングし、ゲート電極８に対しメサ状に残っ
たＰ型半導体層３に０．５μｍのサイドエツチングを生
じさせてゲートメサ層９を形成する。
次に第１図（ｅ）に示すように、メサ部４以外のチップ
の裏面と側面をホトレジスト膜で覆い金・ゲルマニウム
合金及びニッケルを蒸着し、ホトレジスト膜を除去して
リフトオフを行ない、ゲートメサ層９と自己整合的に分
離されたソース電極１０、ドレイン電極１１と形成し、
熱処理をして接合型電界効果トランジスタができ上る。
の裏面と側面をホトレジスト膜で覆い金・ゲルマニウム
合金及びニッケルを蒸着し、ホトレジスト膜を除去して
リフトオフを行ない、ゲートメサ層９と自己整合的に分
離されたソース電極１０、ドレイン電極１１と形成し、
熱処理をして接合型電界効果トランジスタができ上る。
本実施例ではゲートメサ層形成にサイドエッチの生じな
いドライエツチングと、選択的なＰ型半導体層のエツチ
ングを組み合わせることにより、ゲートメサ層形成にお
いて、深さ方向のエツチングと、横方向のエツチング即
ちサイドエツチングを独立に制御できるので、深さ方向
のエツチングに対しサイドエツチングが速くても制御性
、再現性良くサイドエッチ量を０．５μｍ以下に抑える
ことができる。
いドライエツチングと、選択的なＰ型半導体層のエツチ
ングを組み合わせることにより、ゲートメサ層形成にお
いて、深さ方向のエツチングと、横方向のエツチング即
ちサイドエツチングを独立に制御できるので、深さ方向
のエツチングに対しサイドエツチングが速くても制御性
、再現性良くサイドエッチ量を０．５μｍ以下に抑える
ことができる。
なお、電界効果トランジスタを形成する半導体材料及び
ソース、ドレイン電極材料は実施例にあげたものに限定
されず適宜選択できるし、ゲート電極はゲート層（Ｐ型
半導体層）のドライエツチングのマスクとして使用でき
ればいかなる材料、厚さであっても良い。
ソース、ドレイン電極材料は実施例にあげたものに限定
されず適宜選択できるし、ゲート電極はゲート層（Ｐ型
半導体層）のドライエツチングのマスクとして使用でき
ればいかなる材料、厚さであっても良い。
以上説明したように、本発明によればゲート・ソース、
ゲート・ドレイン間距離が０．５μｍ以下の寄生抵抗が
小さく、伝達コンダクタンスを大きくとれる低雑音、高
速動作に適したメサ型の接合型電界効果トランジスタが
制御性、再現性良く製造可能となる。
ゲート・ドレイン間距離が０．５μｍ以下の寄生抵抗が
小さく、伝達コンダクタンスを大きくとれる低雑音、高
速動作に適したメサ型の接合型電界効果トランジスタが
制御性、再現性良く製造可能となる。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの工程順に配列した半導体チップの断面図である。
めの工程順に配列した半導体チップの断面図である。
Claims (1)
- 半導体基体上に第１導電型半導体層からなる能動層及び
前記能動層とヘテロ接合をなす第２導電型半導体層を順
次エピタキシャル成長させる工程と、前記第２導電型半
導体層上に金属膜を選択的に被着してゲート電極を形成
す工程と、前記ゲート電極をマスクとして前記第２導電
型半導体層を選択的にドライエッチングして除去したの
ちサイドエッチングを行なってゲートメサ層を形成する
工程と、前記ゲート電極をマスクとして前記ゲートメサ
層に対して自己整合的に分離されたソース電極及びドレ
イン電極を形成する工程とを少なくとも備えていること
を特徴とする接合型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3017687A JPS63197380A (ja) | 1987-02-10 | 1987-02-10 | 接合型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3017687A JPS63197380A (ja) | 1987-02-10 | 1987-02-10 | 接合型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63197380A true JPS63197380A (ja) | 1988-08-16 |
Family
ID=12296443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3017687A Pending JPS63197380A (ja) | 1987-02-10 | 1987-02-10 | 接合型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63197380A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007054854A (ja) * | 2005-08-23 | 2007-03-08 | Asmo Co Ltd | 回路部品の製造方法 |
-
1987
- 1987-02-10 JP JP3017687A patent/JPS63197380A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007054854A (ja) * | 2005-08-23 | 2007-03-08 | Asmo Co Ltd | 回路部品の製造方法 |
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