JPH01108631A - データ転送処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術（第５図） 発明が解決しようとする問題点 問題点を解決するための手段（第１図）作用 実施例 （ａ）　　第１の発明の説明（第２図、第３図）中）　
第２の発明の説明（第４図） （Ｃ）　　他の実施例の説明 発明の効果 〔概　要〕 データ転送途中で転送データ中の圧縮すべきデータを圧
縮処理し又は転送データ中の圧縮されたデータを復元処
理してデータ転送するデータ転送処理方式に関し。

転送処理時間を短縮することを目的とし。

転送データが圧縮するデータ又は圧縮されたデータか否
かを判定する判定制御部と、該圧縮すべきデータをデー
タ圧縮するデータ圧縮部又はデータ復元部とを備え、該
転送データ中圧縮すべきデータはデータ圧縮して又は圧
縮されたデータはデータ復元して転送するデータ転送処
理方式において、一対のバッフ１を設けるとともに、該
判定制御部の判定結果で該圧縮すべきデータ又は圧縮さ
れたデータを一方の該バッフ１に、圧縮しないデータ又
は圧縮されていないデータを他方の該バッフ１に格納し
、該一方のバッフ１の圧縮すべきデータ又は圧縮された
データを該データ圧縮部又はデータ復元部でデータ圧縮
又は復元するよう構成する。

〔産業上の利用分野〕

本発明は、データ転送途中で転送データ中の圧縮すべき
データを圧縮処理し又は転送データ中の圧縮されたデー
タを復元処理してデータ転送するデータ転送処理方式に
関する。

データの伝送量や記憶量を減少するため、生データをデ
ータ圧縮するデータ圧縮技術及び圧縮データを生データ
に復元するデータ復元技術が盛んに用いられている。

例えば、ホストコンピュータと外部記憶装置との間で、
ホストからの転送データを圧縮して、外部記憶装置に記
憶し、外部記憶装置の記憶された圧縮データを生データ
に復元してホストへ転送することか行なわれている。

このような、データの圧縮、復元においては。

転送データ中圧縮した方がよいデータと、圧縮しない方
がよい、即ち圧縮しても効果がないデータとが存在する
。

このため、転送データの中から圧縮するデータは圧縮し
、圧縮しないデータは生データのまま転送する技術が求
められ、且つこれをデータ転送速度を落とすことなく実
現できる技術が求められる。

〔従来の技術〕

第５図は従来技術の説明図である。

第５同図に示すように、ホストからの転送原データ（ラ
イトデータ）はいったん速度調整用バッファメモリ１に
格納された後、バッファメモリ１から読出され９判定制
御部２ａに出力される。

判定制御部２ａは、原データ（コード）が圧縮すべきデ
ータか否かを判定し、切替スイッチ３を制御する。

切替スイッチ３では９判定制御部２ａが圧縮すべきデー
タと判定すると、原データを圧縮部４ａに入力し、圧縮
データにコード変換せしめ、圧縮すべきデータでないと
判定すると、原データ（非圧縮データ）をそのまま出力
する。

これによって転送データは、圧縮データと原データとが
混在して転送される。

又、外部記憶装置からホストへの転送データ（リードデ
ータ）は、いっ涜んバッファメモリ１に格納された後、
バッフ１メモリ１から判定制御部２ｂへ出力される。

判定制御部２ｂは、転送データ（コード）が圧縮データ
（コード）か否かを判定し、切替スイッチ３を制御する
。

切替スイッチ３では、圧縮データと判定すると。

圧縮データを復元部４ｂに入力し、復元データにコード
変換せしめ、圧縮データでないと判定すると、転送デー
タをそのまま出力する。

これによって圧縮データと未圧縮データとが混在した転
送データは、原データで転送される。

〔発明が解決しようとする問題点〕

係る従来技術では、第５図（ｑに示すように、入力デー
タを速度調整用バックアメモリ１に格納後。

バッフ１メモリ１の出力から入力データを判定して、圧
縮部４ａ又は復元部４ｂと直接出力とに切替え、変換し
た圧縮又は復元データと直接出力データを出力するよう
にしていた。

しかしながら、バッファへ格納後に各データの判定、振
シ分は切替を行っているので９判定切替時間分出力処理
時間が長くなるという問題がアシ。

転送処理時間を結果的に長くしていた。

本発明は、転送処理時間を短縮することのできるデータ
転送処理方式を提供することを目的とする。

〔問題点を解決するだめの手段〕

第１図は本発明の原理説明図である。

図中、第５図で示したものと同一のものは同一の記号で
示して６ｂ、１ａ、ｌｂは各々バッフ１であシ１判定制
御部２ａ又は２ｂの判定出力で。

一方に圧縮すべきデータ又は圧縮されたデータが。

他方に圧縮しないデータ又は圧縮されてないデータが格
納されるものである。

本発明の第１の発明は、第５図（５）に示すように。

圧縮すべきデータを一方のバッファ１ａ（又は１ｂ）に
、圧縮しないデータを他方のバッファｌｂ（又は１ａ）
に格納して、一方のバッファ１ａ（又は１ｂ）の圧縮す
べきデータを圧縮部４ａへ出力し、データ圧縮して出力
し、他方のバッファ１ｂ（又は１ａ）のデータはそのま
ま出力するものである。

又２本発明の第２の発明は、第５図の）に示すように、
圧縮されたデータを一方のバッファ１ａ（又は１ｂ）に
、圧縮されてないデータを他方のバッフ１１ｂ（又は１
ａ）に格納して、一方のバッファ１ａ（又は１ｂ）の圧
縮されたデータを復元部４ｂへ出力し、データ復元して
出力し、他方のバッフ１１ｂ（又は１ａ）のデータはそ
のまま出力するものである。

〔作　用〕

本発明は、入力データをそのままバッフ１へ格納するの
ではなく、第１図（Ｑに示すように、圧縮すべき（又は
圧縮された）データと圧縮しない（又は圧縮されてない
）データとに分類して一対のバッファ１ａ、ｌｂに格納
している。

即ち、従来はバッファの出力段で分類していたのに対し
９本発明ではバッフ１の入力段で分類している。

データ転送処理においては、バッファは速度調整のため
所定量の入力データを保持する機能を持つため、バッフ
ァへの入力時間よ多出力時間が転送処理時間に影響を与
える。

従って、バッファの出力段で各データ毎に判定切替をす
る従来技術では、それだけ出力時間がかかり、転送処理
時間を長くするため９本発明では。

バッファの出力段で判定切替しなくてよいため。

出力処理時間が短くなシ、シかも一対のバッフ１を設け
ているので、一方のバッファへの入力と他方のバッファ
の出力が並行にできるため、入力段で判定処理しても、
転送処理時間を短くできる。

〔実施例〕

伸）第１の発明の説明 第２図は本発明の第１の発明の一実施例構成図である。

図中、第１図及び第５図で説明したものと同一のものは
同一の記号で示しである。

第１のバッファ１ａは、後述する入力レジスタを介しホ
ストからの入力データＤＡＴＡが入力され、ライトイネ
ーブル信号ＷＥでデータが書込まれるＩＫバイト程度の
バッファメモリ１ｏと、バック１メモリ１０ヘライトア
ドレス、リードアドレスを与え且つバックアメモリ１０
がフル（満杯）になった時にフル信号Ｆを、バッファメ
モＩＪ　１０がエン・ブテイ（空）になった時にエンプ
ティ信号Ｅを発するアドレス制御回路１２とを含む。

第２のバッファｌｂは、入力レジスタがらの入力データ
ＤＡＴＡが入力され、ライトイネーブル信号ＷＥでデー
タが書込まれるバッファメモリと。

バックアメモリ−１へライトアドレス、リードアドレス
を与え且つバッフ１メモリー０がフルになった時にフル
信号Ｆを、エンプティになった時にエンプティ信号Ｅを
発するアドレス制御回路１３とを含む。

判定制御部２ａは、ホストからの入力データＤＡＴＡを
複数バイト分保持する入力レジスタ２０と、原コード（
データ）に対し圧縮可能か否かのフラグを格納するデコ
ードＲＯＭ（リードオンリーメモリ）２１と、アドレス
制御回路１２．１３のフル信号Ｆのオアをとるオアゲー
ト２２と、オアゲート２２の出力がセットされバッファ
フル信号を出力するフリップフロップ２３と、デコード
ＲＯＭ２１の圧縮可否の判定出力と、バッファフル信号
とに応じてライトイネーブル信号ＷＥ、マルチプレクサ
セレクト信号ＳＬＩ〜ＳＬ３を発する制御回路２４と、
ライトイネーブル信号ＷＥを反転してライトイネーブル
信号ＷＥをバッフ１メモリ、へ与えるインバータ２５と
、アドレス制御回路１２，１３のエンプティ信号Ｅのオ
アをとシ。

入力レジスタ２０の出力中止を行なうオアゲート２６を
含む。

切替スイッチ３は、バックアメモリ１０のリードデータ
がａ側に、バッファメモリ１１のリードデータがｂ側に
入力され、制御回路２４のセレクト信号８Ｌ１に応じて
ａ個入力又はｂ個入力を選択出力する第１のマルチプレ
クサ３０と、バックアメモリ１０のリードデータがａ側
に、バッファメモリ１１のリードデータがｂ側に入力さ
れ、制御回路２４のセレクト信号８Ｌ２に応じてａ個入
力又はｂ個入力を圧縮部４ａに選択出力する第２のマル
チプレクサ３１とを有する。

圧縮部４ａは、シフトコード法ｌハフマンコード法、コ
ンパクトコード法等の周知の圧縮法を用いたものである
。

データ出力部５は、第１のマルチプレクサ３０の出力が
ａ側に、圧縮部４ａの出力がｂ側に入力され、制御回路
２４のセレクト信号８Ｌ３に応じてａ個入力又はｂ個入
力を選択出力するマルチプレクサ５０と、マルチプレク
サ５０の出力データが書込まれ、外部記憶装置へ出力デ
ータを出力する出力バッファ５１と、出力バッファ５１
のアドレス制御のためのアドレス制御回路５２とを有す
る０ 従って、ライトイネーブル信号ＷＥが“１”の時は、第
１のバッフ１１ａにデータがライトされ。

第２のバッフ１１ｂはリードされ、逆にライトイネーブ
ル信号ＷＥが″Ｏ′の時は、インバータ２５により反転
ライトイネーブル信号ＷＥが”１”となシ、第２のバッ
ク７１ｂはデータがライトされ。

第１のバッフ１１ａはリードされる。

即ち、第１のバッファ１ａ、第２のバッファｌｂは交互
にリード、ライト動作する０ 又、制御回路２４は、圧縮可否判定出力が圧縮部（°１
”）から否（°０”）に及び圧縮歪（”０”）から可（
“１”）に切替った時及びバッファフル信号が出力され
た時ライトイネーブル信号ＷＥを切換えるよう制御する
。

従って、圧縮すべ°きデータ（コード）が連続し。

第１のバッファ１ａにライト中に、入力データが圧縮し
ないデータとなると、第１のバッフ７１ａをリード動作
させ、第２のバッファ１ｂに圧縮しないデータをライト
する。

同様に、圧縮すべきデータが長く続き、第１のバッファ
１ａにライト中に、第１のバッファ１ａがフルとなると
、第１のバッファ１ａをリード動作させ、第２のバッフ
ァ１ｂに圧縮すべきデータをライトする。

更に、制御回路２４は、第１又は第２のバッフ１１ａ、
１ｂからリードされるデータが圧縮すべきデータの時は
、リードデータが圧縮部４ａに入力されるようセレクト
信号ＳＬ２によって第２のマルチプレクサ３１を選択制
御し、同様にリードデータが圧縮しないデータの時は、
リードデータがマルチプレクサ５０へ出力されるようセ
レクト信号ＳＬＩによって第１のマルチプレクサ３０を
選択制御する。

そして、制御回路２４は、第１のマルチプレクサ３０又
は圧縮部４ａの出力を選択するようマルチプレクサ５０
をセレクト信号ＳＬ３で制御する○第１のバッファ１ａ
か第２のバッフ７１ｂのいずれかがエンプティ信号Ｅを
発してない時は、入力レジスタ２０のデコードＲＯＭ２
１へのデータ出力を中止する。

第３図は本発明の第１の発明の詳細な説明図でおる。

この実施例では、データＡ、Ｂが圧縮すべきデータ、デ
ータＣが圧縮できないデータとし、データＡでバッファ
がフルになるものとする。

ホストからデータＡが続々とバイト単位に到来すると、
入力レジスタ２０で受け、デコードＲＯＭ２１でデータ
Ａに含まれる各コードの圧縮可否が判定される。

データＡの各コードは圧縮度であるから９判定信号は“
１”となシ制御回路２４は、“１”のライトイネーブル
信号ＷＥを出力する０ これによって、第１のバッファ１ａのバッフ１メモリ１
０はライト状態とな）、入力レジスタ２０の入力データ
がアドレス制御回路１２によシライトされる。

このようにして、データＡをバックアメモリ１゜に格納
していく内に、バッフ１メモリ１ｏがフルとなシパッフ
ァフル信号がオアゲート２２．フリップフロップ２３を
介し制御回路２４に出力されると、制御回路２４は、“
０”のライトイネーブル信号ＷＥを発し、第１のバッフ
ァ１ａのバッフ１メモリ１０をリード、第２のバッファ
ｌｂのバッファメモリ１１をライト状態にする。

これによって、以降のデータＢはバックアメモリ１１に
ライトされる。

これとともに、バック１メモリ１０にライトされたデー
タをリードするとともに、制御回路２４は、バッファメ
モリ１０のライトデータが圧縮すべきデータのため、セ
レクト信号８Ｌ２によって第２のマルチプレクサ３１の
入力をａ側（第１のバッファ１ａ）に選択せしめ且つマ
ルチプレクサ５０をセレクト信号ＳＬ３によってｂ側（
圧縮部４ａ）に選択せしめる。

これによって、データＢが第２のバッファｌｂのバック
１メモリ１１にライトされている間に。

第１のバッファ１ａのバッファメモリ１０のデータＡが
圧縮部４ａで圧縮データＡａに変換され。

出力バッファ５１に格納される。

このようにして、データＢがバックアメモリ１１にライ
トされ、バッフ１メモリ１１がフルになる前に、圧縮不
可のデータＣが入力データとして到来すると、デコード
ＲＯＭ２１の判定出力が′０″（圧縮部）に変化する。

これによって、制御回路２４は、“１”のライトイネー
ブル信号ＷＥを出力し、バッフ１メモリ１０をライト、
バッフ１メモリ１１をリードとする０ 従って、データＣはバックアメモリ１０にライトされ、
バッファメモリ１１のデータＢはリードされる。

これとともに制御回路２４は、バッフ１メモリ１１のラ
イトデータが圧縮すべきデータのため。

セレクト信号ＳＬ２によって第２のマルチプレクサ３１
０入力をｂ側（第２のバック１１ｂ）に選択せしめ且つ
マルチプレクサ５０はｂ個入力のままとする。

これによって、データＣが第１のバッファ１ａのバック
アメモリ１０にライトされている間に。

第２のバッファ１ｂのバッフ１メモリ１１のデータＢが
圧縮データＢｂに変換され、出力バッファ５１に格納さ
れる。

更に、バッフ１メモリ１０へデータＣのライトが終了す
ると、ライトイネーブル信号ＷＥは”０”となシ、バッ
フ１メモリ１０はリード状態となる。

制御回路２４は、バッフ１メモリ１０のデータＣが圧縮
不可のデータのため、第１のマルチプレクサ３０をセレ
クト信号ＳＬＩによってａ個入力とし、第２のマルチプ
レクサ３１の入力選択を禁止し且つマルチプレクサ５０
をセレクト信号８Ｌ３によってａ側（マルチプレクサ３
０）入力選択とする。

従って、バックアメモリ１０のデータＣはそのまま出力
バッファ５１に格納される。

出力バッファ５１は、外部記憶装置側のデータ転送速度
で独立に読み出されるので、出力パックァ５１の内容は
係るデータ転送速度で外部記憶装置に転送される。

このようにして、一対のバッフ１を交互にリード／ライ
トし、且つ入力段で圧縮画／否を分類し。

一対のバッファ１ａ、ｌｂに振シ分け、出力段でデータ
毎の圧縮可否の判定を行なわないので、それだけデータ
転送処理速度を向上できる。

このことは、ホストから外部記憶装置のデータ転送速度
をデータ圧縮しながら向上できる。

（ｂ）　　第２の発明の説明 第４図は本発明の第２の発明の一実施例構成図である。

図中、第１図、第２図及び第５図で示したものと同一の
ものは同一の記号で示してあシ、２１ａはデコードＲＯ
Ｍであり、入力レジスタ２０からの入力データが圧縮さ
れたコードか否かを判定する参照表を格納しであるもの
である。

第４図の構成は、第２図のものと殆んど同一であシ、異
なる構成は２判定制御部２ｂが、入力データが圧縮され
たデータか否かを判定するため。

デコードＲＯＭ２１　ａが設けられていることと。

データ復元のため、復元部４ｂが第２のマルチプレクサ
の出力段及びマルチプレクサ５ｏの入力段に接続されて
いることである。

この構成の動作は、入力データの判定とデータの復元を
除けば、第２図のものと同一であり、外部記憶装置から
の入力データ（圧縮データと非圧縮データの混在）を復
元してホストへ転送する。

ここで、第３図と同一の条件で動作を説明する。

但し、入力データＡ、Ｂは圧縮されたデータ。

入力データＣは圧縮されていないデータとし、出力デー
タＡａ　、　Ｂｂは復元データとする。

記憶装置からデータ人が続々とバイト単位に到来すると
、入力レジスタ２０で受け、デコードＲＯＭ２１でデー
タＡに含まれる各コードが圧縮コードか否かが判定され
る。

データＡの各コードは圧縮コードであるから。

判定信号は“１”となシ制御回路２４は、”１”のライ
トイネーブル信号ＷＥを出力する。

これによって、第１のバッファ１ａのバッフ１メモリｌ
Ｏはライト状態となシ、入カレジスタ２０の入力データ
がアドレス制御回路１２によシライトされる。

このようにして、データＡをバッフ１メモリ１０に格納
していく内に、バッファメモリ１０がフルとなり　、（
ラフ１フル信号がオアゲート２２．フリップフロップ２
３を介し制御回路２４に出力されると、制御回路２４は
、°０”のライトイネーブル信号ＷＥを発し、第１のバ
ッファ１ａのバッフ１メモリ１０をリード、第２のバッ
ク、ｌｂのバッフ１メモリ１１をライト状態にする。

これによって、以降のデータＢはバッファメモリ１１に
ライトされる。

これとともに、バッファメモリ１０にライトされたデー
タをリードするとともに、制御回路２４は、バッファメ
モリ１０のライトデータが圧縮データのため、セレクト
信号ＳＬ２によって第２のマルチプレクサ３１０入力を
ａ側（第１のバッフ１１ａ）に選択せしめ且つマルチプ
レクサ５０をセレクト信号８Ｌ３によってｂ側（復元部
４ｂ）に選択せしめる。

これによって、データＢが第２のバッファ１ｂのバッフ
１メモリ１１にライトされている間に。

第１のバッファ１ａのバック１メモリ１ｏのデータＡが
復元部４ｂで復元データＡａに変換され。

出力バッファ５１に格納される。

このようにして、データＢがバック１メモリ１１にライ
トされ、バッフ１メモリ１１がフルになる前に、圧縮コ
ードでないデータＣが入力データとして到来すると、デ
コードＲＯＭ２１の判定出力が“０”（圧縮否）に変化
する。

これによって、制御回路２４は、“１”のライトイネー
ブル信号ＷＥを出力し、バッフ１メモリ１０をライト、
バッフ１メモリ１１をリードとする０ 従って、データＣはバッファメモリ１０にライトされ、
バッファメモリ１１のデータＢはリードされる。

これとともに制御回路２４は、バッファメモリ１１のラ
イトデータが圧縮されたデータのため。

セレクト信号ＳＬ２によって第２のマルチプレクサ３１
の入力をｂ側（第２のバッファ１ｂ）に選択せしめ且つ
マルチプレクサ５０はｂ偏入力のままとする。

これによって、データＣが第１のバッファ１ａのバッフ
ァメモリ１０にライトされている間に。

第２のバッファｌｂのバッファメモリ１１のデータＢが
復元データＢｂに変換され、出力バック１５１に格納さ
れる。

更ニ、バッフ１メモリ１０ヘデータＣのライトが終了す
ると、ライトイネーブル信号ＷＥは”０”となり、バッ
フ１メモリ１０はリード状態となる。

制御回路２４は、バッファメモリ１０のデータＣが圧縮
されてないデータのため、第１のマルチプレクサ３０を
セレクト信号８Ｌ１によってａ個入力とし、第２のマル
チプレクサ３１の入力選択を禁止し且つマルチプレクサ
５０をセレクト信号ＳＬ３によってａ側（マルチプレク
サ３０）入力選択とする。

従って、バッファメモリ１０のデータＣはそのまま出力
バラ７１５１に格納される。

出力バッフ１５１は、ホストコンピュータ側のデータ転
送速度で独立に読み出されるので、出力バッファ５１の
内容は係るデータ転送速度でホストコンピュータに転送
される。

このようにして、一対のバッファを交互にＩＪ　＋ド／
ライトし、且つ入力段で圧縮可／否を分類し。

一対のバッファ１ａ、ｌｂに振シ分け、出力段で。

データ毎の圧縮コードか否かの判定を行わないので、そ
れだけデータ転送処理速度を向上できる。

従って、外部記憶装置のデータ転送速度をデータ圧縮し
ながら向上できる。

特に、外部記憶装置からのリードデータの転送速度は遅
く、ホストへの転送速度は早いため、バッファ出力速度
を早くできることは全体の転送速度を大幅に短縮できる
。

（Ｃ）　　他の実施例の説明 上述の実施例では、ホストと外部記憶装置間のコントロ
ーラに適用した例で説明したが、他の周知のデータ転送
処理装置に適用することもでき。

入力データも第３図のものに限らず９種々の入力データ
に対応できる。

以上本発明を一実施例によシ説明したが９本発明は本発
明の主旨に従い種々の変形が可能であシ。

本発明からこれらを排除するものではない。

〔発明の効果〕

以上説明した様に１本発明によれば、圧縮、未圧縮をバ
ッフ１の入力段で判定し、一対のバッファに分けて入力
しているので、バッフ１出力段で余分な判定切替時間が
不要となシ、犬幅にデータ転送処理時間を短縮できると
いう効果を奏し、係るデータ圧縮、復元をデータ転送途
中で行っても転送速度が大幅に低下することを防ぐこと
ができる０

【図面の簡単な説明】

第１図は本発明の原理説明図。 第２図は本発明の第、１の発明の一実施例構成図。 第３図は本発明の第１の発明の詳細な説明図。 第４図は本発明の第２の発明の一実施例構成図。 第５図は従来技術の説明図である。 図中、１ａ、１ｂ・・・バッフ１゜ ２ａ、２ｂ・・・判定制御部。 ４ａ・・・圧縮部。 ４ｂ・・・復元部。

Claims (2)

【特許請求の範囲】
1. （１）転送データが圧縮するデータか否かを判定する判
   定制御部（２ａ）と、 該圧縮すべきデータをデータ圧縮するデータ圧縮部（４
   ａ）とを備え、 該転送データ中圧縮すべきデータはデータ圧縮して転送
   するデータ転送処理方式において、一対のバッファ（１
   ａ、１ｂ）を設けるとともに、該判定制御部（２ａ）の
   判定結果で該圧縮すべきデータを一方の該バッファ（１
   ａ）に、圧縮しないデータを他方の該バッファ（１ｂ）
   に格納し、該一方のバッファ（１ａ）の圧縮すべきデー
   タを該データ圧縮部（４ａ）でデータ圧縮することを特
   徴とするデータ転送処理方式。
2. （２）転送データが圧縮されたデータか否かを判定する
   判定制御部（２ｂ）と、 該圧縮されたデータを復元するデータ復元部（４ｂ）と
   を備え、 該転送データ中圧縮されたデータは復元して転送するデ
   ータ転送処理方式において、 一対のバッファ（１ａ、１ｂ）を設けるとともに、該判
   定制御部（２ｂ）の判定結果で該圧縮されたデータを一
   方の該バッファ（１ａ）に、圧縮されていないデータを
   他方の該バッファ（１ｂ）に格納し、該一方のバッファ
   （１ａ）の圧縮されたデータを該データ復元部（４ｂ）
   で復元することを 特徴とするデータ転送処理方式。