JPH01109399A - 楽音発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はメモリ読出し方式の楽音発生装置に関するもの
である。

従来の技術 近年、メモリにあらかじめ記憶されている楽音波形やエ
ンベロープデータを読出して楽音を発生するメモリ読み
出し方式の楽音発生装置が利用されるようになってきた
。

以下、従来のメモリ読み出し方式の楽音発生装置をｌ［
８図に基づいて説明する。第８図は従来のメモリ読み出
し方式の楽音発生装置のブロック図である。第８図にお
いて、ｌはアサイナであり、鍵盤キー（図示せず〕を操
作すると、このアサイナ１がウニイブジェネレータ２を
制御し、ウニイブジェネレータ２にて作成された波形は
サウンドシステム３１ζ送られ、ＩＩ盤キーに対する音
を発生させるよう構成されている。まずアサイナｌがウ
ニイブジェネレータ２をアクセスすると、アドレスバス
４上のアドレス信号とウニイブジェネレータ２の内部で
発生するアドレス信号を選択するセレクタ５が１ドレス
セレクタ信号ＣＬＫにより切替わり、アサイナ１から出
力されたアドレス信号がアドレスバス４とセレクタ５を
介してデータポート６のアドレスとなり、アサイナｌか
らデータバス７を介して送られてきた楽音発生用データ
がデータポート６に書込まれる。次にコマンドポート８
にアサイナ１からウニイブジェネレータ２に発音を指示
するデータが書込まれると、このデータのビット＜Ｎ＞
が１″（オンビット〕であれば、ウニイブジェネレータ
２の動作に同期してこのビット（Ｎ〉に対応したチャン
ネルの楽音発生用データがデータポート６から内部メモ
リ９に転送される。

次に演算部１０で楽音発生用データの波形演算が開始さ
れ演算された波形はサウンドシステム３に送られて楽音
が発生する。上記において、チャンネルとは、複数の楽
音波形を同時に発生し得るような複数の楽音波形演算系
を言い、たとえば、１個の楽音発生装置を時分割方式に
より各チャンネルに割当てることにより複数の楽音波形
演算を達成できる。

発明が解決しようとする問題点 しかしながら上記の従来の構成では１発音開始時に楽音
発生用データがデータポート６から内部メモリ９に転送
され、その後は内部メモリ９の楽音発生用データを使っ
て楽音演算を行うので、楽音を発音中に楽音発生用デー
タを変更できず、−度発音を開始すると途中で楽音の音
色や音色の変化の仕方を変えるこ・とができないという
問題点を有していた。

本発明は上記従来の問題点を解決するものであり、楽音
発生中に、メモリに記憶されている楽音発生用データを
変更することができる楽音発生装置を提供する仁とを目
的とするものである。−問題点を解決するための手段 上記問題点を解決するため本発明は、楽音発生用データ
を記憶するメモリと、楽音発生用データを前記メモリか
ら読出すアドレス信号を供給する第１のアドレス信号供
給手段と、楽音発生用データを前記メモリに書込むアド
レス信号を供給する＃！２のアドレス信号供給手段と、
前記２つのアドレス信号供給手段から供給される２つの
アドレス信号を内部動作に同期して切替えて前記メモリ
に供給する選択手段と、前記！択手段により選択された
ｌ！２のアドレス信号が示す前記メモリのアドレス１ζ
楽音発生用データを書込むメモリ書込み手段と、前記選
択手段のアドレス信号の切替えが可能か否かを判定しア
ドレス信号の切替えを前記選択手段に指示し、かつ前記
メモリ書込み手段に前記メモリへの書込みを指示する判
定手段とを備えたものである。

さらに１本発明は、前記選択手段を、前記２つのアドレ
ス信号供給手段から供給される２つのアドレス信号を内
部動作に同期して一定の周期毎に切替えて前記メモリに
供給するようにし、前記判定手段を前記メモリ書込み手
段に前記メモリへの書込みを指示するのみとしたもので
ある。

作用 上記構成によれば１選択手段は内部動作に同期してメモ
リへのアドレス信号を判定手段の指示によって切替え１
選択手段によって書込みのアドレス信号が選択されてい
るときに１判定手段にて指示されたメモリ書込み手段に
より楽音発生中にも楽音発生用データをメモリに書込む
ことができ。

楽音の発生中にも楽音の音色や音色の変化の仕方を変え
ることができる。

また、選択手段にて内部動作に同期してアドレス信号を
一定の周期毎に切替えることによってすべてのチャンネ
ルが発音中であってもメモリに楽音発生用データを書込
むことができる。

実施例 以下、本発明の一実施例を図面に基づいて説明する。

第１図は本発明の第１の実施例における楽音発生装置の
ブロック図である。第１図において、　１１はアサイナ
であり、ＩＩ盤キー（図示せず）を操作すると、このア
サイナ１１は楽音発生用データをメモリ１２から読出し
たり、書込んだりすることを指示するためのアドレス信
号ＡＳＡＤ　、メモリアドレスデータおよび楽音発生用
データや、エンベロープなどの波形演算用データなどを
含むデータ信号ＡＳＤＴおよび書込み信号■をインター
フェイス部１３に送る。

インターフェイス部１３は、第２図に示すように。

アサイナ１１から送られたアドレス信号ＡＳＡＤを保持
するアサイナアドレスラッチ１４、アサイナ１１から送
られたデータ信号ＡＳＤＴを保持するアサイナデータラ
ッチ１５２アドレス信号Ｉ　ＮＡＤのデコーダ１６、　
ＡＮＤゲー）１７．１８．１９．インバータ２０．リセ
ット付Ｄフリップフロップ２１．リセット付Ｄラッチ２
２．Ｄラッチ２３から構成されており、アドレスラッチ
信号Ｓ、とデータラッチ信号Ｓ、とデータ信号ＡＳＤＴ
に対応するデータ信号Ｉ　ＮＤＴを発生する。

そして、インターフェイス部１３は、メモリ１２の楽音
発生用データを読出すように、データ信号ＩＮＤＴに含
まれている読出しアドレスデータを第１のアドレス信号
供給手段としての楽音用アドレス供給部２４へ送り、メ
モリ１２から読出した楽音発生用データを波形演算する
ための波形演算用データを波形演算部２５へ送り、さら
にメモリ１２に楽音発生用データを書込むように、デー
タ信号ＩＮＤＴに含まれている書込みアドレスデータと
、アドレスラッチ信号Ｓ１とをＩＩ２のアドレス供給手
段としてのアドレスラッチ２６へ送り、メモリ１２の楽
音発生用データを変更するようにデータ信号ＩＮＤＴに
含まれている楽音発生用データと、データラッチ信号Ｓ
ｔとをデータラッチ２７へ送る。またデータラッチ信号
Ｓ２と、指定されたチャンネルが読出し中であることを
示す波形演算部２５のＢＵＳＹ信号との２つの信号は、
後述するアクセス管理部２８に入力される。楽音用アド
レス供給部２４から供給される読出しのためのアドレス
ＭＵＡＤとアドレスラッチ２６から供給される書込みの
ためのアドレスＥＤＡＤは選択手段としてのセレクタ２
９に入力されて内部動作に同期して切替えられ、メ′モ
リ２に供給される。仁の２つのアドレスＭＵＡＤ　、　
ＥＤＡＤの切替えは判定手段としてのアクセス管理部２
８の指示により行われる。

アクセス管理部２Ｂは、９３図に示すように、インバー
タ３０　、３１．　ＡＮＤゲート３２　、３３　、３４
．リセット付Ｄフリップフロップ３５．Ｄラッチ３６か
ら構成され、入力されるＳ２とＢＵＳＹの２つの信号か
らセレクタ２９の切替えが可能か否かを判定して、アド
レスＭＵＡＤ　、　ＥＤＡＤの切替えを切替信号Ｓ４に
よりセレクタ２９に指示し、メモリ１２から楽音発生用
データを読出すアクセスとメモリ１２へ楽音発生用デー
タをデータ変更のために書込むアクセスとを切替えてい
る。また、データラッチ２７に接−されたメモリ書込み
手段としてのトライステートバッファ３７は、アクセス
管理部２８の切替信号Ｓ４により指示されるメモリ１２
への書込みアクセスによりデータラッチ２７が保持する
データ信号ＩＮＤＴの楽音発生用データをメモリ１２に
書込み、データを変更する。

メモリ１２にはアドレス入力端子Ａとデータ入出力端子
ＩＯと出力イネーブル制御端子ＯＥと書込みイネーブル
制御端子ＷＥが備えられている。３８は波形演算部２５
からのデータを音に変換するサウンドシステム、３９は
切替信号Ｓ４を反転して出力イネーブル制御端子ＯＥに
入力するインバータである。

以上のように構成された本実施例の楽音発生装置につい
て以下その動作を説明する。

メモリ１２への書込みが行われないときは、楽音用アド
レス供給部２４からのアドレスＭＵＡＤがメモリ１２に
供給され、そのアドレスに対応した楽音発生用データが
波形演算部２５に入力される。この実施例では、複数の
チャンネルの演算が時分割で行なわれており、ｇｓ図に
示すようにメモリ１２をアクセスする時間と１チヤンネ
ルに割り当てられた演算時間は同じである。

次にメモリ１２への書込みが行われるときの動作につい
て、２段階に分けて説明する。まず、アサイナ１１がメ
モリ１２に与えるアドレスとデータを設定する動作につ
いてｌＩ４図のタイミング波形図に基づいて説明する。

アサイナ１１は書込むべきメモリ１２のアドレスＥＤＡ
Ｄをアサイナデータ信号ＡＳＤＴのバスに出力し、アド
レスラッチ２６に対して割り当てられているアドレスを
アサイナアドレス信号ＡＳＡＤのバスに出力し、書込み
信号能を出力する。

こうして第２図において、データ信号ＡＳＤＴに含まれ
るアドレスＥＤＡＤが１サイナデータラツチ１５に書込
まれ１割り当てアドレスがアサイナアドレスラッチ１４
に書込まれる。

また、書込み信号ＷＲメ立ち下がりで、Ｄフリップフロ
ップ２１の出力Ｑが′″ｌ”となる。デコーダ１６の出
力はアドレスラッチ２６に対する割り当てアドレスが書
込まれたことでＹｌは′ｌ”となり、その他は０″とな
る。内部動作に同期したタイミング信号Ｐｉがｌ”にな
ると、Ｄラッチ２２の出力Ｑが１”となり１次にタイミ
ング信号Ｐ２がｌ”になるとＤラッチ２３の出力Ｑも１
”となる。次に、タイミング信号Ｐ３が”１”になると
、ＡＮＤゲート１９の出力つまりＲ８Ｔｌが”１″′と
なり、Ｄフリップフロップ２１とＤラッチ２２にリセッ
トがかかり、どちらの出力Ｑ！１″′０”となる。した
がって、Ｄラッチ２２の出力Ｑが１０″→“１″→″０
”となるので、アドレスラッチ信号Ｓｌも′０”−ｌ”
−０”となり、アサイナデータラッチ１５から出力され
ているデータ信号ＩＮＤｒに含まれるアドレスＥＤＡＤ
がアドレスラッチ２６に書込まれる。同様にして２次に
アサイナ１１は、メモリ１２に書込むべき楽音発生用デ
ータＥＤＤＴを。

１サイナデータＡＳＤＴのバスに出力し、データラッチ
２７に対して割り当てられているアドレスをアサイナア
ドレス信号ＡＳＡＤのバスに出力し、かつ書込み信号Ｗ
Ｒを出力する。今度はデコーダ１６の出力はデータラッ
チ２７に対する割り当てアドレスが書込まれたことでＹ
２がｌ”、他は０″となり、内部動作に同期してデータ
ラッチ信号Ｓ２が１０”−Ｉｌ”→＠０”となる。した
がって、データＥＤＤＴがデータラッチ２７に書込まれ
る。

次に、実際のメモリ１２への書込み動作について第５図
に基づいて説明する。前記のデータラッチ信号Ｓ２が”
ｏ”−ｌ”→“０”となるとき、１１３図において、そ
の立ち下がりで、Ｄフリップフロップ３５の出力Ｑが′
１″となる。波形演算部２５（第１図」（７）　ＢＵＳ
Ｙ信号は現在割り当て゛られているチャンネルが発音中
のときは１″となり、インバータ３１の出力は１０”と
なり、Ｄフリップフロップ３５の出力Ｑはにのゲート３
２でマスクされ、Ｄラッチ３６の出力Ｑは′０″のまま
である。発音中でないチャンネルのときになると、ＢＵ
ＳＹ信号は発音中でないことを示す′″０”となり、Ａ
ＮＤゲート３２の出力が１”となる。タイミング信号Ｐ
４が１１”になると、Ｄラッチ３６の出力Ｑつまり切替
信号Ｓ４がｌ”となる。

切替信号Ｓ４が′ｌ”になると、セレクタ２９が切替わ
り、アドレスラッチ２６の内容であるアドレスＥＤＡＤ
がメモ１月２に対するアドレス信号ＭＥＡＤとして出力
される。また、インバータ３９の出力が′０”となり、
メモリ１２のデータ出力が禁止され、かつトライステー
トバッファ３７が出力可能となり、データラッチ２７の
内容である楽音発生用データＥＤＤＴがメモリ１２に対
するデータ信号ＭＥＤＴとして出力される。次に、タイ
ミング信号Ｐ５が′１”になると、メモリ書込み制御信
号Ｓ５も“ｌ”となり、メモリ１２に楽音発生用データ
ＥＤＤＴに対応するデータ信号ＭＥＤＴが書込まれる。

次に、タイミング信号Ｐ６がｌ”になると、信号Ｒ５Ｔ
２　も“１”となり、Ｄフリップフロップ３５にリセッ
トがかかり、その出力Ｑは＠０”となる。次にまたタイ
ミング信号Ｐ４が′１″になると、Ｄラッチ３６の出力
Ｑはｏ″となり、セレクタ２９が切替わり、楽音用のア
ドレスＭＵＡＤがメモ１月２に対するアドレス信号ＭＥ
ＡＤとして出力される。また、メモリ１２のデータ出力
が可能となり、トライステートバッフ１３７の出力が禁
止され。

通常の波形演算が行なわれる。

以上のようにｆｉｌｌの実施例によれば、内部動作に同
期してメモ＋７１２へのアドレスを切替えるセレフタ２
９とメモリ１２へのデータの書込み手段を設けることに
より、楽音発生中にも、メモリ１２に新たな楽音発生用
データを書込むことができる。したがって、発音開始後
も自由に楽音の音色や音色の笈化の仕方を変えることが
できる。

なお、第１の実施例では、メモリ１２への書込みが可能
なチャンネルであるか否かの判定を、そのチャンネルが
発音中であるか否かを示すＢＵＳＹ信号に基づいて行な
ったが、アサイナ１１が、メモリ１２への書込みが可能
なチャンネルを示したデータを与え、そのデータに基づ
いて相定してもよい。

次に、本発明の第２の実・施例について図面を参照しな
がら説明する。全体の構成は、第１の実施例の第１図と
同じであり、またインターフェース部１３も第１の実施
例の第２図と同じであり、説明を省略する。

＠ｌの実施例と異なる構成は、アクセス管理部だけであ
る。第６図は第２の実施例におけるアクセス管理部のブ
ロック図を示す。＠６図においてアクセス管理部４１は
、インバータ４２、リセット付Ｄフリップフロップ４３
．Ｄラッチ４４、にΦゲート４５　、４６．バッファ４
７から構成されており、複数のチャンネルの演算が時分
割で行なわれているが。

１チヤンネルの演算に割り当てられている時間を２つの
時間に区切り、メモリ１２からのデータの読出しのため
の時間とメモリ１２へのデータの書込みのための時間に
振り分けている。

以下、上記構成における動作を説明する。アサイナ１１
がアドレスラッチ２６とデータラッチ２７にデータを書
込む動作についての説明は第１の実施例と同じなので省
略する。実際のメモリ１２への書込み動作について第７
図のタイミング波形図に基づいて説明する。

データラッチ信号Ｓ２の立ち下がりで、Ｄフリップフロ
ップ４３の出力が＠ｌ”となる。次にタイミング信号Ｐ
７が′ｌ”になるとＤラッチ４４の出力Ｑも１１”とな
る。次にタイミング信号Ｐ９がｌ”になると。

メモリ書込み制御信号Ｓ５が′″ｌ”となり、メモリ１
２ヘデータの書込みが可能である。このとき、タイミン
グ信号Ｐ８はすでに１１”になっているので切替信号Ｓ
４も＠１”になっている、つまり、アドレスラッチ２６
の内容のアドレスＥＤＡＤがメモリ１２に対するアドレ
ス信号ＭＥＡＤとして出力されており、またメモリ１２
のデータ出力が禁止され、データラッチ２７の内容の楽
音発生用データＥＤＤＴがトライステートバッファ３７
を介してメモリ１２に対するデータ信号ＭＥＤＴとして
出力されている。したがって。

アドレスＥＤＡＤに対応するメモリ１２のアドレスに楽
音発生用データＥＤＤＴが書込まれたことになる。

次にタイミング信号ＰＩＯが′″ｌ″になると、信号Ｒ
８Ｔ３も１”となり、Ｄフリップフロップ４３にリセッ
トがかかり、その出力Ｑは′０”になる。次にまたタイ
ミング信号Ｐ７が′１”になると、Ｄラッチ４４の出力
Ｑは′０”になり１次にデータラッチ２７にデータが書
込まれるまで′０”になっている。したがって、メモリ
書込み制御信号Ｓ５は２この間＠ｌ”にはならないので
、メモリ１２への書込みは起こらない。

以上のように第２の実施例によれば、１チヤンネルの演
算に割り当てられている時間を２メモリ１２の読み出し
と書き込みのための２つの時間に分ける構成をもつこと
により、すべてのチャンネルが発音中であっても、メモ
リ１２への書込みを行うことができる。

なお、ｌｉｌの実施例および第２の実施例とも、アサイ
ナ１１とインターフェース部１３の間のバスは。

アドレス信号ＡＳＡＤ用とデータ信号ＡＳＤＴ用に分離
したが、これを多重化してアドレス／データ兼用のバス
として、アドレスラッチイネーブル信号を追加してもよ
い。この場合、信号の本数を減らすことができ、　ＬＳ
Ｉとして構成したときにビン数を削減することができる
。また、セレクタ２９とメモリ１２の間のアドレスに対
するバスとトライステートバッファ３７とメモリ１２の
間のデータに対するバスを多重化し、アドレスのラッチ
とアドレスラッチイネーブル信号を追加してもよい。こ
の場合もＬＳＩとして構成したときにビン数を削減する
ことができる。

発明の効果 以上のように本発明によれば、判定手段からの信号によ
り選択手段によってメモリへの読出しアドレス信号とメ
モリへの書込みアドレス信号を内部動作に同期して切替
え、書込み手段によってメモリへデータの書込む仁とに
より、楽音発生中も楽音発生用データを自由にメモリに
書き込むことができ、楽音の音色や音色の変化の仕方を
変えることができる。

さらに２選択手段にて内部動作に同期してアドレス信号
を一定の周期毎Ｃζ切替えるξとによってすべてのチャ
ンネルが発音中であってもメモリに楽音発生用データを
書込む仁とができる。

【図面の簡単な説明】

１１１図は本発明の一実施例を示す楽音発生装置のブロ
ック図、ｔ１Ｍｚ図は同楽音発生装置のインターフェイ
ス部の回路図、＠３因は同一音発生装置のアクセス管理
部の回路図、第４図は第２図のインターフェイス部の動
作を説明するタイ主ング溝形図、Ｉｉ５図は第３図のア
クセス管理部の動作を説明するタイミング波形図、１１
６図は発明の他の実施例を示す楽音発生装置のアクセス
管理部の回路図、１［７図は第６図のアクセス管理部の
動作を説明するタイミング波形図、第８図は従来の楽音
発生装置のブロック図である。 １１・・・アサイナ、１２・・・メモリ％１３・・・イ
ンターフェイス部、２４・・・楽音用アドレス供給部、
２５−・・波形演算部、２６−・・アドレスラッチ、２
７・・・データラッチ、２８・・・アクセス管理部、２
９・・・セレクタ、３７−・・トライステートバッファ
、３８・・・サウンドシステム。

Claims (1)

1. 【特許請求の範囲】 １、楽音発生用データを記憶するメモリと、楽音発生用
   データを前記メモリから読出すアドレス信号を供給する
   第１のアドレス信号供給手段と、楽音発生用データを前
   記メモリに書込むアドレス信号を供給する第２のアドレ
   ス信号供給手段と、前記２つのアドレス信号供給手段か
   ら供給される２つのアドレス信号を内部動作に同期して
   切替えて前記メモリに供給する選択手段と、前記選択手
   段により選択された第２のアドレス信号が示す前記メモ
   リのアドレスに楽音発生用データを書込むメモリ書込み
   手段と、前記選択手段のアドレス信号の切替えが可能か
   否かを判定しアドレス信号の切替えを前記選択手段に指
   示し、かつ前記メモリ書込み手段に前記メモリへの書込
   みを指示する判定手段とを備えた楽音発生装置。 ２、楽音発生用データを記憶するメモリと、楽音発生用
   データを前記メモリから読出すアドレス信号を供給する
   第１のアドレス信号供給手段と、楽音発生用データを前
   記メモリに書込むアドレス信号を供給する第２のアドレ
   ス信号供給手段と、前記２つのアドレス信号供給手段か
   ら供給される２つのアドレス信号を内部動作に同期して
   一定の周期毎に切替えて前記メモリに供給する選択手段
   と、前記選択手段により選択された第２のアドレス信号
   が示す前記メモリのアドレスに、楽音発生用データを書
   込むメモリ書込み手段と、前記メモリ書込み手段に前記
   メモリへの書込みを指示する判定手段とを備えた楽音発
   生装置。