JPS635773B2 - - Google Patents
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- JPS635773B2 JPS635773B2 JP57219769A JP21976982A JPS635773B2 JP S635773 B2 JPS635773 B2 JP S635773B2 JP 57219769 A JP57219769 A JP 57219769A JP 21976982 A JP21976982 A JP 21976982A JP S635773 B2 JPS635773 B2 JP S635773B2
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- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
本発明はデータ変換処理装置に関する。
パターン情報処理等においては、メモリ装置に
格納されているデータのデータ変換を伴つた情報
処理がよく行なわれるが、この様な場合にデータ
変換処理の比重が大きくなるとデータ処理装置で
のソフトウエアによるデータ変換処理時間の占め
る比率が大となり全体の処理時間が長くなる。こ
のため従来のデータ変換処理装置では、ハードウ
エアによる変換回路を別途設けて、該変換回路に
よりデータ変換を行ない、データ変換処理時間を
短縮するとともにデータ処理部での処理効率の向
上を図つている。
格納されているデータのデータ変換を伴つた情報
処理がよく行なわれるが、この様な場合にデータ
変換処理の比重が大きくなるとデータ処理装置で
のソフトウエアによるデータ変換処理時間の占め
る比率が大となり全体の処理時間が長くなる。こ
のため従来のデータ変換処理装置では、ハードウ
エアによる変換回路を別途設けて、該変換回路に
よりデータ変換を行ない、データ変換処理時間を
短縮するとともにデータ処理部での処理効率の向
上を図つている。
しかしながら、前述の従来装置においては更に
全体の処理時間を短縮するためには、メモリ装置
からの読出し時間および変換回路でのデータ変換
時間の短縮を図る必要があり、そのために高速な
メモリ素子および高速な論理素子が必要となり高
価な装置となるという欠点がある。
全体の処理時間を短縮するためには、メモリ装置
からの読出し時間および変換回路でのデータ変換
時間の短縮を図る必要があり、そのために高速な
メモリ素子および高速な論理素子が必要となり高
価な装置となるという欠点がある。
本発明の目的は、上述の従来装置の欠点を除去
し従来装置と同等のメモリ素子および論理素子等
を使用しても従来装置に比し大幅に全体の処理時
間を短縮することができるデータ変換処理装置を
提供することにある。
し従来装置と同等のメモリ素子および論理素子等
を使用しても従来装置に比し大幅に全体の処理時
間を短縮することができるデータ変換処理装置を
提供することにある。
本発明の装置は、データ変換をして使用する第
１の種類のデータとデータ変換をしないで使用す
る第２の種類のデータとを格納する第１の記憶手
段と、データ処理装置から供給されるパラメータ
セツト信号に応答して該データ処理装置から供給
されるパラメータを格納する第２の記憶手段と、
前記第１の記憶手段から前記第１の種類のデータ
の供給をうけ第３の信号の供給に応答して前記第
２の記憶手段から供給されるパラメータにより第
３の種類のデータに変換するデータ変換手段と、
前記データ変換手段から第３の種類のデータの供
給をうけ第４の信号の供給に応答して指定された
アドレスに格納する第３の記憶手段と、前記パラ
メータセツト信号の供給に応答して二値信号のう
ちの第１の信号値に初期設定され前記第４の信号
の供給に応答して指定されたアドレスに二値信号
のうちの第２の信号値を情報として格納する第４
の記憶手段と、前記第１の記憶手段から第２の種
類のデータと前記データ変換手段から第３の種類
のデータと前記第３の記憶手段から該記憶手段に
格納されている第３の種類のデータとの供給をう
け第１の信号の供給をうけたときには前記第２の
種類のデータを選択し前記第４の信号の供給をう
けたときには前記データ変換手段から供給される
第３の種類のデータを選択し第２の信号の供給を
うけたときには前記第３の記憶手段から供給され
る第３の種類のデータを選択して前記データ処理
装置に供給するデータ選択供給手段と、前記デー
タ処理装置がアドレス信号を前記第１の記憶手段
に供給して第２の種類のデータを要求するときに
は該データ処理装置から読取り要求信号の供給を
うけて前記第１の信号を発生し該データ処理装置
がアドレス信号を前記第１、第３および第４の記
憶手段に供給して第３の種類のデータを要求する
ときには該データ処理装置から読取り変換要求信
号の供給をうけて前記第４の記憶手段の指定され
たアドレスの情報が前記二値信号の第２の信号値
のときには前記第２の信号を発生し前記情報が前
記二値信号の第１の信号値のときには前記第３の
信号と前記第４の信号とを発生する信号発生手段
とを含む。
１の種類のデータとデータ変換をしないで使用す
る第２の種類のデータとを格納する第１の記憶手
段と、データ処理装置から供給されるパラメータ
セツト信号に応答して該データ処理装置から供給
されるパラメータを格納する第２の記憶手段と、
前記第１の記憶手段から前記第１の種類のデータ
の供給をうけ第３の信号の供給に応答して前記第
２の記憶手段から供給されるパラメータにより第
３の種類のデータに変換するデータ変換手段と、
前記データ変換手段から第３の種類のデータの供
給をうけ第４の信号の供給に応答して指定された
アドレスに格納する第３の記憶手段と、前記パラ
メータセツト信号の供給に応答して二値信号のう
ちの第１の信号値に初期設定され前記第４の信号
の供給に応答して指定されたアドレスに二値信号
のうちの第２の信号値を情報として格納する第４
の記憶手段と、前記第１の記憶手段から第２の種
類のデータと前記データ変換手段から第３の種類
のデータと前記第３の記憶手段から該記憶手段に
格納されている第３の種類のデータとの供給をう
け第１の信号の供給をうけたときには前記第２の
種類のデータを選択し前記第４の信号の供給をう
けたときには前記データ変換手段から供給される
第３の種類のデータを選択し第２の信号の供給を
うけたときには前記第３の記憶手段から供給され
る第３の種類のデータを選択して前記データ処理
装置に供給するデータ選択供給手段と、前記デー
タ処理装置がアドレス信号を前記第１の記憶手段
に供給して第２の種類のデータを要求するときに
は該データ処理装置から読取り要求信号の供給を
うけて前記第１の信号を発生し該データ処理装置
がアドレス信号を前記第１、第３および第４の記
憶手段に供給して第３の種類のデータを要求する
ときには該データ処理装置から読取り変換要求信
号の供給をうけて前記第４の記憶手段の指定され
たアドレスの情報が前記二値信号の第２の信号値
のときには前記第２の信号を発生し前記情報が前
記二値信号の第１の信号値のときには前記第３の
信号と前記第４の信号とを発生する信号発生手段
とを含む。
次に、本発明について図面を参照して詳細に説
明する。
明する。
従来装置では前述のように、変換されたデータ
を必要とするときは必ずそれに必要なデータXk
をメモリ装置から読み出して変換回路でデータ変
換を行なつて後、データ処理部に変換されたデー
タTkが供給されており、そのため一つの変換さ
れたデータTkがｎ回使用される場合には、メモ
リ装置からのXkの読出し時間をt1，Tkへのデー
タ変換時間をt2とすれば、変換されたデータTk
がデータ処理部に供給されるまでの総時間はｎ×
（t1＋t2）となる。
を必要とするときは必ずそれに必要なデータXk
をメモリ装置から読み出して変換回路でデータ変
換を行なつて後、データ処理部に変換されたデー
タTkが供給されており、そのため一つの変換さ
れたデータTkがｎ回使用される場合には、メモ
リ装置からのXkの読出し時間をt1，Tkへのデー
タ変換時間をt2とすれば、変換されたデータTk
がデータ処理部に供給されるまでの総時間はｎ×
（t1＋t2）となる。
しかし、一度変換されたデータTkを格納する
バツフアメモリを別途用意しておけば二度目以降
にTkを使用する場合にはメモリ装置から再度デ
ータXkを読み出すことなく前記の新たに設けた
バツフアメモリに格納されているTkを供給すれ
ばよく、データ変換時間t2だけ短縮されかくして
Tkのｎ回の使用に対しての総供給時間はバツフ
アメモリからTkを読み出す時間をt3（これはほぼ
t1に等しい）とすればt1＋t2＋（ｎ−１）t3≒nt1＋
t2（t1≒t3）となり、従来装置に比し（ｎ−１）t2
だけ短縮することができ、ｎが大である場合に極
めて効果が大となり、更に頻繁に使用される変換
データの数が多ければ効果はより顕著となる。
バツフアメモリを別途用意しておけば二度目以降
にTkを使用する場合にはメモリ装置から再度デ
ータXkを読み出すことなく前記の新たに設けた
バツフアメモリに格納されているTkを供給すれ
ばよく、データ変換時間t2だけ短縮されかくして
Tkのｎ回の使用に対しての総供給時間はバツフ
アメモリからTkを読み出す時間をt3（これはほぼ
t1に等しい）とすればt1＋t2＋（ｎ−１）t3≒nt1＋
t2（t1≒t3）となり、従来装置に比し（ｎ−１）t2
だけ短縮することができ、ｎが大である場合に極
めて効果が大となり、更に頻繁に使用される変換
データの数が多ければ効果はより顕著となる。
第１図は本発明の一実施例を示すブロツク図で
ある。本発明の一実施例はデータを格納するメモ
リ装置１、メモリ装置１に格納されているデータ
Xkの供給をうけ変換指示信号S3の供給に応答し
て与えられたパラメータＰを介して一定のデータ
変換（Tk＝Ｆ（Xk，Ｐ）：Ｐはパラメータ）を行
ない変換されたデータTkを供給する変換回路２、
変換されたデータTkを変換データ書込み信号S4
の供給に応答して格納する変換バツフア（TRB）
３、変換バツフア３に格納されている各データ
Tkに対応してその有効、無効を記憶するバリツ
ドビツトVkを前記変換データ書込み信号S4の供
給に応答して格納しパラメータセツト信号PSの
供給に応答して全Vkを“０”にセツトするデイ
レクトリ４（Vkが“１”のときはTkは有効、
Vkが“０”のときにTkは無効とする）、メモリ
装置１と変換回路２と変換バツフア３とからデー
タの供給をうけ後述するタイミング発生部９０か
らの信号S1の供給に応答してメモリ装置１からの
データを選択し、信号S2の供給に応答して変換バ
ツフア３からのデータを選択し、信号S4の供給に
応答して変換回路２からのデータを選択する切換
回路５、データ変換に必要なパラメータＰをパラ
メータセツト信号PSの供給に応答して格納する
パラメータレジスタ６、データ処理を行なうデー
タ処理装置７、変換を必要とするデータXkを一
時格納する変換用レジスタ（TRR）８、供給さ
れたデータをデータセツト信号S0の供給に応答し
て一時格納する読出しレジスタ９、上記各部の動
作に必要な各種タイミングパルス（S0，S1，S2，
S4その他）を発生するタイミング発生部９０とか
ら構成される。
ある。本発明の一実施例はデータを格納するメモ
リ装置１、メモリ装置１に格納されているデータ
Xkの供給をうけ変換指示信号S3の供給に応答し
て与えられたパラメータＰを介して一定のデータ
変換（Tk＝Ｆ（Xk，Ｐ）：Ｐはパラメータ）を行
ない変換されたデータTkを供給する変換回路２、
変換されたデータTkを変換データ書込み信号S4
の供給に応答して格納する変換バツフア（TRB）
３、変換バツフア３に格納されている各データ
Tkに対応してその有効、無効を記憶するバリツ
ドビツトVkを前記変換データ書込み信号S4の供
給に応答して格納しパラメータセツト信号PSの
供給に応答して全Vkを“０”にセツトするデイ
レクトリ４（Vkが“１”のときはTkは有効、
Vkが“０”のときにTkは無効とする）、メモリ
装置１と変換回路２と変換バツフア３とからデー
タの供給をうけ後述するタイミング発生部９０か
らの信号S1の供給に応答してメモリ装置１からの
データを選択し、信号S2の供給に応答して変換バ
ツフア３からのデータを選択し、信号S4の供給に
応答して変換回路２からのデータを選択する切換
回路５、データ変換に必要なパラメータＰをパラ
メータセツト信号PSの供給に応答して格納する
パラメータレジスタ６、データ処理を行なうデー
タ処理装置７、変換を必要とするデータXkを一
時格納する変換用レジスタ（TRR）８、供給さ
れたデータをデータセツト信号S0の供給に応答し
て一時格納する読出しレジスタ９、上記各部の動
作に必要な各種タイミングパルス（S0，S1，S2，
S4その他）を発生するタイミング発生部９０とか
ら構成される。
メモリ装置１、変換バツフア３およびデイレク
トリ４に対するデータの書込み読出しのためのア
ドレス信号は、エントリ番号Mk（Ｋ＝０〜ｎ−
１の自然数）およびワード番号Wl（ｌ＝０，１）
から構成されている。第２図はメモリ装置１のデ
ータの格納状態を示す配置図であり、アドレス
（Mk，W0）にXkすなわち変換を要するデータが
格納され、アドレス（Mk，W1）にAkすなわち
変換を要しないデータが格納される。第３図は第
１図のメモリアクセスのアドレス信号経路図であ
り、メモリ装置１ではアドレス信号としてエント
リ番号Mkとワード番号Wlとが使用され、デイレ
クトリ４と変換バツフア３とではアドレス信号と
してエントリ番号Mkのみが使用され、いづれも
データ処理装置７からアドレス線５０を介して供
給されデータの書込みまたは読出しのアドレスを
指定する。
トリ４に対するデータの書込み読出しのためのア
ドレス信号は、エントリ番号Mk（Ｋ＝０〜ｎ−
１の自然数）およびワード番号Wl（ｌ＝０，１）
から構成されている。第２図はメモリ装置１のデ
ータの格納状態を示す配置図であり、アドレス
（Mk，W0）にXkすなわち変換を要するデータが
格納され、アドレス（Mk，W1）にAkすなわち
変換を要しないデータが格納される。第３図は第
１図のメモリアクセスのアドレス信号経路図であ
り、メモリ装置１ではアドレス信号としてエント
リ番号Mkとワード番号Wlとが使用され、デイレ
クトリ４と変換バツフア３とではアドレス信号と
してエントリ番号Mkのみが使用され、いづれも
データ処理装置７からアドレス線５０を介して供
給されデータの書込みまたは読出しのアドレスを
指定する。
次に実施例の動作について第１図を参照して説
明する。
明する。
初期状態においてはデータ処理に必要なデータ
X0〜Xo-1およびA0〜Ao-1がメモリ装置１に前記
の第２図に示す配置のように格納されている。次
いでパラメータＰがデータ処理装置７からパラメ
ータレジスタ６に供給されパラメータセツト信号
PSの供給に応答してパラメータレジスタ６にパ
ラメータＰがセツトされる。またデイレクトリ４
へのパラメータセツト信号PSの供給に応答して
デイレクトリ４に格納されているV0〜Xo-1の各
ビツトは全部クリアされ“０”にセツトされる。
X0〜Xo-1およびA0〜Ao-1がメモリ装置１に前記
の第２図に示す配置のように格納されている。次
いでパラメータＰがデータ処理装置７からパラメ
ータレジスタ６に供給されパラメータセツト信号
PSの供給に応答してパラメータレジスタ６にパ
ラメータＰがセツトされる。またデイレクトリ４
へのパラメータセツト信号PSの供給に応答して
デイレクトリ４に格納されているV0〜Xo-1の各
ビツトは全部クリアされ“０”にセツトされる。
この状態でメモリ装置１から処理に必要なデー
タが読みだされ或るデータは変換されてデータ処
理装置７に供給され処理が進行する。データ処理
装置７に供給されるデータが変換を要しないデー
タAkであるか変換されたデータTkであるか、さ
らに後者の場合にTkが変換バツフア３から供給
される場合とXkからTkに変換されて変換回路２
から供給される場合の合計３つの場合があるの
で、それぞれにわけて説明する。
タが読みだされ或るデータは変換されてデータ処
理装置７に供給され処理が進行する。データ処理
装置７に供給されるデータが変換を要しないデー
タAkであるか変換されたデータTkであるか、さ
らに後者の場合にTkが変換バツフア３から供給
される場合とXkからTkに変換されて変換回路２
から供給される場合の合計３つの場合があるの
で、それぞれにわけて説明する。
ａ Akが供給される場合
データ処理装置７からアドレス信号（Mk，
W1）がメモリ装置１に供給されアドレス（Mk，
W1）に格納されているAkが読み出されて切換回
路５に供給される。タイミング発生部９０からの
信号S1の供給に応答して切換回路５はAkを選択
して読出しレジスタ９に供給し、読出しレジスタ
９はタイミング発生部９０からのデータセツト信
号S0の供給に応答してAkをセツトする。
W1）がメモリ装置１に供給されアドレス（Mk，
W1）に格納されているAkが読み出されて切換回
路５に供給される。タイミング発生部９０からの
信号S1の供給に応答して切換回路５はAkを選択
して読出しレジスタ９に供給し、読出しレジスタ
９はタイミング発生部９０からのデータセツト信
号S0の供給に応答してAkをセツトする。
ｂ XkからTkに変換されて供給される場合
データ処理装置７からアドレス信号（Mk，
W0）がメモリ装置１に供給されアドレス（Mk，
W0）に格納されているXkが読出されて変換回路
２に供給される。またデイレクトリ４にはデータ
処理装置７からアドレス信号（Mk）が供給され
アドレス（Mk）に格納されているデータVkが
読出されタイミング発生部９０に供給される。
Vk＝“０”（デイレクトリ４はパラメータセツト
信号PSで全Vkが“０”にリセツトされている）
であるので、タイミング発生部９０から変換指示
信号S3が変換回路２に供給される。信号S3の供給
に応答して変換用レジスタ８はXkを格納し変換
回路２は変換動作を開始してXkをパラメータＰ
を介して変換したデータTkを作成し、これを切
換回路５と変換バツフア３とに供給する。次いで
タイミング発生部９０から変換データ書込み信号
S4が変換バツフア３とデイレクトリ４と切換回路
５とに供給される。切換回路５は信号S4の供給に
応答して変換回路２からデータ線２０を介して供
給されているTkを選択して読出しレジスタ９に
供給する。読出しレジスタ９はタイミング発生部
９０から供給されるデータセツト信号S0の供給に
応答してTkを格納する。変換バツフア３は信号
S4の供給に応答してアドレス線５０を介して供給
されているアドレス信号（Mk）の指定するアド
レスMkに変換回路２から供給されているTkを
格納し、デイレクトリ４は信号S4の供給に応答し
て供給されているアドレス信号（Mk）の指定す
るアドレスにあるVkを“１”に書きかえ、以後
のデイレクトリ４に対するTkの有効無効の問合
せに対し有効であることを表示する用意をする。
W0）がメモリ装置１に供給されアドレス（Mk，
W0）に格納されているXkが読出されて変換回路
２に供給される。またデイレクトリ４にはデータ
処理装置７からアドレス信号（Mk）が供給され
アドレス（Mk）に格納されているデータVkが
読出されタイミング発生部９０に供給される。
Vk＝“０”（デイレクトリ４はパラメータセツト
信号PSで全Vkが“０”にリセツトされている）
であるので、タイミング発生部９０から変換指示
信号S3が変換回路２に供給される。信号S3の供給
に応答して変換用レジスタ８はXkを格納し変換
回路２は変換動作を開始してXkをパラメータＰ
を介して変換したデータTkを作成し、これを切
換回路５と変換バツフア３とに供給する。次いで
タイミング発生部９０から変換データ書込み信号
S4が変換バツフア３とデイレクトリ４と切換回路
５とに供給される。切換回路５は信号S4の供給に
応答して変換回路２からデータ線２０を介して供
給されているTkを選択して読出しレジスタ９に
供給する。読出しレジスタ９はタイミング発生部
９０から供給されるデータセツト信号S0の供給に
応答してTkを格納する。変換バツフア３は信号
S4の供給に応答してアドレス線５０を介して供給
されているアドレス信号（Mk）の指定するアド
レスMkに変換回路２から供給されているTkを
格納し、デイレクトリ４は信号S4の供給に応答し
て供給されているアドレス信号（Mk）の指定す
るアドレスにあるVkを“１”に書きかえ、以後
のデイレクトリ４に対するTkの有効無効の問合
せに対し有効であることを表示する用意をする。
ｃ 変換バツフア３からTkが供給される場合
この場合はすでに一度Xkが読出されてTkに変
換されて使用され、Tkが変換バツフア３に格納
されている場合でありVk＝“１”である。データ
処理装置７からアドレス信号（Mk）がデイレク
トリ４および変換バツフア３に供給される。デイ
レクトリ４はアドレス信号（Mk）の指定するア
ドレスMkにあるデータVkを読出しタイミング
発生部９０にこれを供給する。変換バツフア３は
アドレス信号（Mk）の供給に応答してアドレス
Mkに格納しているTkを読み出し切換回路５に
これを供給する。タイミング発生部９０はVk＝
“１”であるので信号S2を切換回路５に供給し切
換回路５はこの信号S2の供給に応答して変換バツ
フア３から供給されるTkを選択して読出しレジ
スタ９にこれを供給し、タイミング発生部９０か
ら供給されるデータセツト信号S0に応答して読出
しレジスタ９はTkを格納する。
換されて使用され、Tkが変換バツフア３に格納
されている場合でありVk＝“１”である。データ
処理装置７からアドレス信号（Mk）がデイレク
トリ４および変換バツフア３に供給される。デイ
レクトリ４はアドレス信号（Mk）の指定するア
ドレスMkにあるデータVkを読出しタイミング
発生部９０にこれを供給する。変換バツフア３は
アドレス信号（Mk）の供給に応答してアドレス
Mkに格納しているTkを読み出し切換回路５に
これを供給する。タイミング発生部９０はVk＝
“１”であるので信号S2を切換回路５に供給し切
換回路５はこの信号S2の供給に応答して変換バツ
フア３から供給されるTkを選択して読出しレジ
スタ９にこれを供給し、タイミング発生部９０か
ら供給されるデータセツト信号S0に応答して読出
しレジスタ９はTkを格納する。
上記の動作を制御するS0〜S4なる信号はタイミ
ング発生部９０により発生される。第４図はタイ
ミング発生部９０の回路図であり第５図はその動
作を第１図の動作と関連して示したタイムチヤー
トである。
ング発生部９０により発生される。第４図はタイ
ミング発生部９０の回路図であり第５図はその動
作を第１図の動作と関連して示したタイムチヤー
トである。
カウンタ１０１は時間発生回路であり起動して
から接続線２０１に論理“１”が現われるまでの
時間t3は変換バツフア３からデータTkを読み出
すに十分な時間、接続線２０２に論理“１”が現
われるまでの時間t1はメモリ装置１からデータ
Akを読み出すに十分な時間および接続線２０３
に論理“１”が現われるまでの時間t4はメモリ装
置１からデータXkを読み出し変換回路２で変換
が行なわれてTkを切換回路５に供給するまでに
十分な時間（これは前述のt1＋t2に相当する）に
なるように設定されている。カウンタ１０１はア
ンドゲート１２０から論理“０”の供給をうけて
リセツトされる。フリツプフロツプ１０２，１０
３、および１０４はＳ端子に論理“１”の供給を
うけてセツトされ、Ｒ端子に論理“０”の供給を
うけてリセツトされる。初期状態はすべてのフリ
ツプフロツプはリセツト状態にありカウンタ１０
１もリセツトされている。
から接続線２０１に論理“１”が現われるまでの
時間t3は変換バツフア３からデータTkを読み出
すに十分な時間、接続線２０２に論理“１”が現
われるまでの時間t1はメモリ装置１からデータ
Akを読み出すに十分な時間および接続線２０３
に論理“１”が現われるまでの時間t4はメモリ装
置１からデータXkを読み出し変換回路２で変換
が行なわれてTkを切換回路５に供給するまでに
十分な時間（これは前述のt1＋t2に相当する）に
なるように設定されている。カウンタ１０１はア
ンドゲート１２０から論理“０”の供給をうけて
リセツトされる。フリツプフロツプ１０２，１０
３、および１０４はＳ端子に論理“１”の供給を
うけてセツトされ、Ｒ端子に論理“０”の供給を
うけてリセツトされる。初期状態はすべてのフリ
ツプフロツプはリセツト状態にありカウンタ１０
１もリセツトされている。
便宜上（）Akが供給される場合、（）変換
バツフア３からTkが供給される場合ついで（）
XkからTkに変換されてデータ処理装置７に供給
される場合の順に説明する。第５図のタイムチヤ
ートの（），（），（）はこれにのつとつてい
る。
バツフア３からTkが供給される場合ついで（）
XkからTkに変換されてデータ処理装置７に供給
される場合の順に説明する。第５図のタイムチヤ
ートの（），（），（）はこれにのつとつてい
る。
（） Akが供給される場合
データ処理装置７からAkを読出すための読出
し要求信号RDRQ（論理“１”のパルス）がタイ
ミング発生回路９０に供給されてカウンタ１０１
を起動しフリツプフロツプ１０２をセツトする。
接続線Ｔは論理“１”となり、Akを読み出すに
十分な時間t1の経過後接続線２０２に論理“１”
のパルスが与えられる。これによりナンドゲート
１１４およびインバータ１１１とを介して論理
“１”の信号S1とナンドゲート１１４およびナン
ドゲート１１６とを介して論理“１”のデータセ
ツト信号S0とが外部に供給され読出しレジスタ
（DR）９にデータAkが格納される。またナンド
ゲート１１４およびアンドゲート１２０を介して
カウンタ１０１に論理“０”が供給されカウンタ
１０１をリセツトする。さらにナンドゲート１１
４およびアンドゲート１１８を介して論理“０”
がフリツプフロツプ１０２のＲ端子に供給されフ
リツプフロツプ１０２をリセツトする。
し要求信号RDRQ（論理“１”のパルス）がタイ
ミング発生回路９０に供給されてカウンタ１０１
を起動しフリツプフロツプ１０２をセツトする。
接続線Ｔは論理“１”となり、Akを読み出すに
十分な時間t1の経過後接続線２０２に論理“１”
のパルスが与えられる。これによりナンドゲート
１１４およびインバータ１１１とを介して論理
“１”の信号S1とナンドゲート１１４およびナン
ドゲート１１６とを介して論理“１”のデータセ
ツト信号S0とが外部に供給され読出しレジスタ
（DR）９にデータAkが格納される。またナンド
ゲート１１４およびアンドゲート１２０を介して
カウンタ１０１に論理“０”が供給されカウンタ
１０１をリセツトする。さらにナンドゲート１１
４およびアンドゲート１１８を介して論理“０”
がフリツプフロツプ１０２のＲ端子に供給されフ
リツプフロツプ１０２をリセツトする。
（） 変換バツフアからTkが供給される場合
データ処理装置７から要変換データXkを読出
すための読出しおよび変換要求信号RTRQ（論理
“１”のパルス）がタイミング発生回路９０に供
給されてカウンタ１０１を起動しかつフリツプフ
ロツプ１０２および１０３をセツトする。接続線
ＴおよびC1は論理“１”となり変換バツフア３
からTkを読出すに十分な時間t3の経過後接続線
２０１に論理“１”のパルスが与えられる。なお
この間にデイレクトリ４から読みだされたVkが
このタイミング発生部９０に与えられている。
Vkは論理“１”となつている。接続後２０１へ
の論理“１”のパルスの供給に応答してナンドゲ
ート１１５およびインバータ１１０とを介して論
理“１”のS2信号と、ナンドゲート１１５および
ナンドゲート１１６とを介して論理“１”のS0信
号とが外部に供給され読出しレジスタ（DR）９
に変換バツフア３に格納されているデータTkが
格納される。またナンドゲート１１５およびアン
ドゲート１２０とを介して論理“０”がカウンタ
１０１に供給されカウンタ１０１をリセツトす
る。さらにナンドゲート１１５およびアンドゲー
ト１１８を介してフリツプフロツプ１０２のＲ端
子に論理“０”が供給され、インバータ１０８を
介してフリツプフロツプ１０３のＲ端子に論理
“０”が供給され両方のフリツプフロツプ１０２
および１０３をリセツトする。
すための読出しおよび変換要求信号RTRQ（論理
“１”のパルス）がタイミング発生回路９０に供
給されてカウンタ１０１を起動しかつフリツプフ
ロツプ１０２および１０３をセツトする。接続線
ＴおよびC1は論理“１”となり変換バツフア３
からTkを読出すに十分な時間t3の経過後接続線
２０１に論理“１”のパルスが与えられる。なお
この間にデイレクトリ４から読みだされたVkが
このタイミング発生部９０に与えられている。
Vkは論理“１”となつている。接続後２０１へ
の論理“１”のパルスの供給に応答してナンドゲ
ート１１５およびインバータ１１０とを介して論
理“１”のS2信号と、ナンドゲート１１５および
ナンドゲート１１６とを介して論理“１”のS0信
号とが外部に供給され読出しレジスタ（DR）９
に変換バツフア３に格納されているデータTkが
格納される。またナンドゲート１１５およびアン
ドゲート１２０とを介して論理“０”がカウンタ
１０１に供給されカウンタ１０１をリセツトす
る。さらにナンドゲート１１５およびアンドゲー
ト１１８を介してフリツプフロツプ１０２のＲ端
子に論理“０”が供給され、インバータ１０８を
介してフリツプフロツプ１０３のＲ端子に論理
“０”が供給され両方のフリツプフロツプ１０２
および１０３をリセツトする。
（） XkからTkに変換されて供給される場合
データ処理装置７から要変換データXkを読出
すための読出しおよび変換要求信号RTRQ（論理
“１”のパルス）がタイミング発生回路９０に供
給されてカウンタ１０１を起動しかつフリツプフ
ロツプ１０２および１０３をセツトする。接続後
ＴおよびC1は論理“１”となり変換バツフア３
からTkを読出すに十分な時間t3の経過後接続線
２０１に論理“１”のパルスが与えられる。なお
この間にデイレクトリ４から読みだされたVkが
このタイミング発生部９０に与えられている。今
度はVkは論理“０”となつている。したがつて
接続線２０１に与えられた論理“１”のパルスに
応答してアンドゲート１１７を介してフリツプフ
ロツプ１０４がセツトされ、インバータ１０８を
介してフリツプフロツプ１０３のＲ端子に論理
“０”が供給されフリツプフロツプ１０３のみが
リセツトされる。接続線C1には論理“０”が与
えられ接続線C2には論理“１”が与えられる。
接続線Ｔには依然として論理“１”が与えられて
いる。これは要求するデータTkが変換バツフア
３にはなくなお引続きメモリ装置１からXkを読
み出していることを意味する。次いでXkを読み
だすに十分な時間t1の経過後接続線２０２に論理
“１”のパルスが与えられる。このパルスの供給
に応答してアンドゲート１１９を介して論理
“１”の変換指示信号S3が外部（変換回路２）に
供給され変換用レジスタ（TRR）８にXkを格納
し変換動作が開始される。またナンドゲート１１
４およびアンドゲート１１８とを介してフリツプ
フロツプ１０２のＲ端子に論理“０”が供給され
フリツプフロツプ１０２がリセツトされる。次い
でXkがTkに変換され切換回路５に供給されるに
十分な時間（t1＋t2）の経過後接続線２０３に論
理“１”のパルスが与えられる。このパルスの供
給に応答してアンドゲート１２１を介して論理
“１”の変換データ書込み信号S4とアンドゲート
１２１、インバータ１１２およびナンドゲート１
１６を介して論理“１”のデータセツト信号S0が
外部に供給され読出しレジスタ（DR）９にTkが
セツトされ変換バツフア（TRB）３のアドレス
MkにTkが書込まれ、また、デイレクトリ４の
アドレスMkにあるVkを論理“０”から論理
“１”に書きかえる。さらにアンドゲート１２１、
インバータ１１２およびアンドゲート１２０を介
してカウンタ１０１に論理“０”が供給されカウ
ンタ１０１をリセツトし、アンドゲート１２１、
インバータ１１２を介してフリツプフロツプ１０
４のＲ端子に論理“０”が供給されフリツプフロ
ツプ１０４をリセツトする。
すための読出しおよび変換要求信号RTRQ（論理
“１”のパルス）がタイミング発生回路９０に供
給されてカウンタ１０１を起動しかつフリツプフ
ロツプ１０２および１０３をセツトする。接続後
ＴおよびC1は論理“１”となり変換バツフア３
からTkを読出すに十分な時間t3の経過後接続線
２０１に論理“１”のパルスが与えられる。なお
この間にデイレクトリ４から読みだされたVkが
このタイミング発生部９０に与えられている。今
度はVkは論理“０”となつている。したがつて
接続線２０１に与えられた論理“１”のパルスに
応答してアンドゲート１１７を介してフリツプフ
ロツプ１０４がセツトされ、インバータ１０８を
介してフリツプフロツプ１０３のＲ端子に論理
“０”が供給されフリツプフロツプ１０３のみが
リセツトされる。接続線C1には論理“０”が与
えられ接続線C2には論理“１”が与えられる。
接続線Ｔには依然として論理“１”が与えられて
いる。これは要求するデータTkが変換バツフア
３にはなくなお引続きメモリ装置１からXkを読
み出していることを意味する。次いでXkを読み
だすに十分な時間t1の経過後接続線２０２に論理
“１”のパルスが与えられる。このパルスの供給
に応答してアンドゲート１１９を介して論理
“１”の変換指示信号S3が外部（変換回路２）に
供給され変換用レジスタ（TRR）８にXkを格納
し変換動作が開始される。またナンドゲート１１
４およびアンドゲート１１８とを介してフリツプ
フロツプ１０２のＲ端子に論理“０”が供給され
フリツプフロツプ１０２がリセツトされる。次い
でXkがTkに変換され切換回路５に供給されるに
十分な時間（t1＋t2）の経過後接続線２０３に論
理“１”のパルスが与えられる。このパルスの供
給に応答してアンドゲート１２１を介して論理
“１”の変換データ書込み信号S4とアンドゲート
１２１、インバータ１１２およびナンドゲート１
１６を介して論理“１”のデータセツト信号S0が
外部に供給され読出しレジスタ（DR）９にTkが
セツトされ変換バツフア（TRB）３のアドレス
MkにTkが書込まれ、また、デイレクトリ４の
アドレスMkにあるVkを論理“０”から論理
“１”に書きかえる。さらにアンドゲート１２１、
インバータ１１２およびアンドゲート１２０を介
してカウンタ１０１に論理“０”が供給されカウ
ンタ１０１をリセツトし、アンドゲート１２１、
インバータ１１２を介してフリツプフロツプ１０
４のＲ端子に論理“０”が供給されフリツプフロ
ツプ１０４をリセツトする。
本実施例では要変換データXkの使用に際して
は最初の使用時のみXkをTkに変換して使用し、
変換されたデータTkは変換バツフア３に格納し
ておき第２回目以降の使用に際しては再度Xkを
読みだしてTkに変換して使用するのでなく変換
バツフア３に格納されているTkを使用すること
となり、第２回目以降のTkの使用に際しては従
来装置に比し特に高速の回路素子を使用すること
なく使用の度毎に前記変換に要する時間t2を短縮
することができ大幅に全体の処理時間を短縮する
ことができる。
は最初の使用時のみXkをTkに変換して使用し、
変換されたデータTkは変換バツフア３に格納し
ておき第２回目以降の使用に際しては再度Xkを
読みだしてTkに変換して使用するのでなく変換
バツフア３に格納されているTkを使用すること
となり、第２回目以降のTkの使用に際しては従
来装置に比し特に高速の回路素子を使用すること
なく使用の度毎に前記変換に要する時間t2を短縮
することができ大幅に全体の処理時間を短縮する
ことができる。
以上のように本発明には変換されたデータを格
納する変換バツフアを使用することにより従来装
置と同等のメモリ素子および論理素子等を使用し
ても従来装置に比し大幅に処理時間を短縮するこ
とができるという効果がある。
納する変換バツフアを使用することにより従来装
置と同等のメモリ素子および論理素子等を使用し
ても従来装置に比し大幅に処理時間を短縮するこ
とができるという効果がある。
第１図は本発明の一実施例を示すブロツク図、
第２図は第１図のメモリ装置のデータの格納状態
を示す配置図、第３図は第１図のメモリアクセス
のアドレス信号経路図、第４図は第１図のタイミ
ング発生部の回路図および第５図は第１図の動作
を示すタイミングチヤートである。 図において、、１……メモリ装置、２……変換
回路、３……変換バツフア（TRB）、４……デイ
レクトリ、５……切換回路、６……パラメータレ
ジスタ、７……データ処理装置、８……変換用レ
ジスタ（TRR）、９……読出しレジスタ（DR）、
１０，２０，３０，４０，６０，７０……データ
線、５０……アドレス線、９０……タイミング発
生部、１０１……カウンタ、１０２〜１０４……
フリツプフロツプ、１０６〜１１２……インバー
タ、１１３〜１１６……ナンドゲート、１１７〜
１２１……アンドゲート、M0〜Mo-1……エント
リ番号、W0，W1……ワード番号、X0〜Xo-1，
A0〜Ao-1，T0〜To-1……データ、V0〜Vo-1……
バリツドビツト、RDRQ……読出し要求信号、
RTRQ……読出し変換要求信号、PS……パラメ
ータ設定信号、Ｔ，C1，C2，C3……接続線、S1，
S2……切換信号、S3……変換指示信号、S4……変
換データ書込み信号、S0……データセツト信号。
第２図は第１図のメモリ装置のデータの格納状態
を示す配置図、第３図は第１図のメモリアクセス
のアドレス信号経路図、第４図は第１図のタイミ
ング発生部の回路図および第５図は第１図の動作
を示すタイミングチヤートである。 図において、、１……メモリ装置、２……変換
回路、３……変換バツフア（TRB）、４……デイ
レクトリ、５……切換回路、６……パラメータレ
ジスタ、７……データ処理装置、８……変換用レ
ジスタ（TRR）、９……読出しレジスタ（DR）、
１０，２０，３０，４０，６０，７０……データ
線、５０……アドレス線、９０……タイミング発
生部、１０１……カウンタ、１０２〜１０４……
フリツプフロツプ、１０６〜１１２……インバー
タ、１１３〜１１６……ナンドゲート、１１７〜
１２１……アンドゲート、M0〜Mo-1……エント
リ番号、W0，W1……ワード番号、X0〜Xo-1，
A0〜Ao-1，T0〜To-1……データ、V0〜Vo-1……
バリツドビツト、RDRQ……読出し要求信号、
RTRQ……読出し変換要求信号、PS……パラメ
ータ設定信号、Ｔ，C1，C2，C3……接続線、S1，
S2……切換信号、S3……変換指示信号、S4……変
換データ書込み信号、S0……データセツト信号。
Claims (1)
- 【特許請求の範囲】 １ データ変換をして使用する第１の種類のデー
タとデータ変換をしないで使用する第２の種類の
データとを格納する第１の記憶手段と、 データ処理装置から供給されるパラメータセツ
ト信号に応答して該データ処理装置から供給され
るパラメータを格納する第２の記憶手段と、 前記第１の記憶手段から前記第１の種類のデー
タの供給をうけ第３の信号の供給に応答して前記
第２の記憶手段から供給されるパラメータにより
第３の種類のデータに変換するデータ変換手段
と、 前記データ変換手段から第３の種類のデータの
供給をうけ第４の信号の供給に応答して指定され
たアドレスに格納する第３の記憶手段と、 前記パラメータセツト信号の供給に応答して二
値信号のうちの第１の信号値に初期設定され前記
第４の信号の供給に応答して指定されたアドレス
に二値信号のうちの第２の信号値を情報として格
納する第４の記憶手段と、 前記第１の記憶手段から第２の種類のデータと
前記データ変換手段から第３の種類のデータと前
記第３の記憶手段から該記憶手段に格納されてい
る第３の種類のデータとの供給をうけ第１の信号
の供給をうけたときには前記第２の種類のデータ
を選択し前記第４の信号の供給をうけたときには
前記データ変換手段から供給される第３の種類の
データを選択し第２の信号の供給をうけたときに
は前記第３の記憶手段から供給される第３の種類
のデータを選択して処理装置に供給するデータ選
択供給手段と、 前記データ処理装置がアドレス信号を前記第１
の記憶手段に供給して第２の種類のデータを要求
するときには該データ処理装置から読取り要求信
号の供給をうけて前記第１の信号を発生し該デー
タ処理装置がアドレス信号を前記第１、第３およ
び第４の記憶手段に供給して第３の種類のデータ
を要求するときには該データ処理装置から読取り
変換要求信号の供給をうけて前記第４の記憶手段
の指定されたアドレスの情報が前記二値信号の第
２の信号値のときには前記第２の信号を発生し前
記情報が前記二値信号の第１の信号値のときには
前記第３の信号と前記第４の信号とを発生する信
号発生手段とを含むことを特徴とするデータ変換
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57219769A JPS59109968A (ja) | 1982-12-15 | 1982-12-15 | デ−タ変換処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57219769A JPS59109968A (ja) | 1982-12-15 | 1982-12-15 | デ−タ変換処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59109968A JPS59109968A (ja) | 1984-06-25 |
| JPS635773B2 true JPS635773B2 (ja) | 1988-02-05 |
Family
ID=16740711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57219769A Granted JPS59109968A (ja) | 1982-12-15 | 1982-12-15 | デ−タ変換処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59109968A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6198405A (ja) * | 1984-10-19 | 1986-05-16 | Tokico Ltd | ロボツトデ−タ記憶装置 |
-
1982
- 1982-12-15 JP JP57219769A patent/JPS59109968A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59109968A (ja) | 1984-06-25 |
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