JPH01109452A - 変換索引バッファ情報の消去制御方式 - Google Patents
変換索引バッファ情報の消去制御方式Info
- Publication number
- JPH01109452A JPH01109452A JP62267121A JP26712187A JPH01109452A JP H01109452 A JPH01109452 A JP H01109452A JP 62267121 A JP62267121 A JP 62267121A JP 26712187 A JP26712187 A JP 26712187A JP H01109452 A JPH01109452 A JP H01109452A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- conversion index
- index buffer
- erasion
- processing
- Prior art date
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- Pending
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- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
メモリを共用するマルチプロセッサ構成における記憶管
理制御方式に関し、 変換索引バッファ情輯の全プロセッサにわたる消去の効
率化を目的とし、 メモリを共用し、命令プロセッサごとに仮想ページと実
ページの変換を行う変換索引バッファを備え、システム
の制御を行うシステムプロセッサを備えたマルチプロセ
ッサシステムにおける変換索引バッファ情報の消去制御
方式であってニーつの命令プロセッサが変換索引バッフ
ァ消去命令を発行した時、システムプロセッサが行う処
理において、他の命令プロセッサに変換索引バッファ消
去指示を発行した時これを示す指示フラグをオンとし該
指示を受けた命令プロセッサが該消去処理を終了した時
該指示フラグをオフとするフラグ処理手順と、前記指示
フラグを調べることにより前の変換索引バッファ消去処
理が完了したことを検出する完了確認手順を備え、変換
索引バッファ消去命令を受けたシステムプロセッサは、
前記完了確認手順により前の変換索引バッファ消去処理
の完了を確認したならば該命令の受付を通知し、変換索
引バッファ消去命令を発行したプロセッサは自己の変換
索引バッファの消去を実行し、変換索引バッファ消去命
令の受付を確認すれば、他プロセッサからの消去処理完
了通知を受けることなく直ちに次処理を開始するよう構
成する。
理制御方式に関し、 変換索引バッファ情輯の全プロセッサにわたる消去の効
率化を目的とし、 メモリを共用し、命令プロセッサごとに仮想ページと実
ページの変換を行う変換索引バッファを備え、システム
の制御を行うシステムプロセッサを備えたマルチプロセ
ッサシステムにおける変換索引バッファ情報の消去制御
方式であってニーつの命令プロセッサが変換索引バッフ
ァ消去命令を発行した時、システムプロセッサが行う処
理において、他の命令プロセッサに変換索引バッファ消
去指示を発行した時これを示す指示フラグをオンとし該
指示を受けた命令プロセッサが該消去処理を終了した時
該指示フラグをオフとするフラグ処理手順と、前記指示
フラグを調べることにより前の変換索引バッファ消去処
理が完了したことを検出する完了確認手順を備え、変換
索引バッファ消去命令を受けたシステムプロセッサは、
前記完了確認手順により前の変換索引バッファ消去処理
の完了を確認したならば該命令の受付を通知し、変換索
引バッファ消去命令を発行したプロセッサは自己の変換
索引バッファの消去を実行し、変換索引バッファ消去命
令の受付を確認すれば、他プロセッサからの消去処理完
了通知を受けることなく直ちに次処理を開始するよう構
成する。
本発明は、メモリを共用するマルチプロセ・ノサ構成に
おける記憶管理制御方式に関する。
おける記憶管理制御方式に関する。
仮想記憶を採用するプロセッサにおいては、仮想ページ
から実ページへの動的アドレス変換を高速に行うための
ハードウェアである変換索引バ・ノファ（Ｔｒａｎｓｌ
ａｔｉｏｎ Ｌｏｏｋａｓｉｄｅ Ｂｕｆｆｅｒ ニ一
般ＧこＴＬＢと呼ばれ、ここでも以後ＴＬＢと称する）
を備えているのが一般である。
から実ページへの動的アドレス変換を高速に行うための
ハードウェアである変換索引バ・ノファ（Ｔｒａｎｓｌ
ａｔｉｏｎ Ｌｏｏｋａｓｉｄｅ Ｂｕｆｆｅｒ ニ一
般ＧこＴＬＢと呼ばれ、ここでも以後ＴＬＢと称する）
を備えているのが一般である。
第３図に示すように、各プロセッサ（ＩＰＵ−０、ＩＰ
Ｕ−１，ＩＰＵ−２）ごとにＴＬＢ（ＴＬＢ−０，ＴＬ
Ｂ−１，ＴＬ：Ｂ−２）を持つマルチプロセッサシステ
ムでは、主記憶上にあり仮想ページと実ページの対応を
示すセグメントテーブルから取り込んだ各プロセッサの
ＴＬＢにおける仮想ページと実ページの一意性を保証す
るために、対応しなくなった仮想ページと実ページの対
応項目を全プロセッサにわたって同時に消去する必要が
ある。
Ｕ−１，ＩＰＵ−２）ごとにＴＬＢ（ＴＬＢ−０，ＴＬ
Ｂ−１，ＴＬ：Ｂ−２）を持つマルチプロセッサシステ
ムでは、主記憶上にあり仮想ページと実ページの対応を
示すセグメントテーブルから取り込んだ各プロセッサの
ＴＬＢにおける仮想ページと実ページの一意性を保証す
るために、対応しなくなった仮想ページと実ページの対
応項目を全プロセッサにわたって同時に消去する必要が
ある。
本発明は、その消去の効率的処理方式に関するものであ
る。
る。
ＴＬＢを備えたマルチプロセッサ構成において、対応し
なくなった仮想ページと実ページの対応項目を全プロセ
ッサにわたって同時に消去する必要があり、第４図に示
す例のように処理されていた。
なくなった仮想ページと実ページの対応項目を全プロセ
ッサにわたって同時に消去する必要があり、第４図に示
す例のように処理されていた。
第４図において、ＩＰＵ−０，１ＰＵ−１，１ＰＵ−２
はマルチプロセッサシステムを構成する命令プロセッサ
（Ｉｎｓｔｒｕｃｔｉｏｎ Ｐｒｏｃｅｓｓｉｎｇ Ｕ
ｎｉｔ）であり、ＳＰＵはシステムを制御するシステム
プロセッサ（Ｓｙｓｔｅｍ Ｐｒｏｃｅｓｓｉｎｇ Ｕ
ｎｉｔ）である。
はマルチプロセッサシステムを構成する命令プロセッサ
（Ｉｎｓｔｒｕｃｔｉｏｎ Ｐｒｏｃｅｓｓｉｎｇ Ｕ
ｎｉｔ）であり、ＳＰＵはシステムを制御するシステム
プロセッサ（Ｓｙｓｔｅｍ Ｐｒｏｃｅｓｓｉｎｇ Ｕ
ｎｉｔ）である。
■各ＩＰＵは自身のＴＬＢを用いてアドレス変換を行っ
ているが、例えばページフォルトを起こしてページ置換
えを行うため、ページを無効化したい時には（例えばＩ
ＰＵ−１）、消去命令Ｐ Ｐ Ｔ Ｌ Ｂ （Ｐａｒｔ
ｉａｌ Ｐｕｒｇｅ ＴＬＢ）を発行し、Ｓｐｕに他Ｉ
ＰＵへのＰＰＴＬＢ処理指示を依頼する。
ているが、例えばページフォルトを起こしてページ置換
えを行うため、ページを無効化したい時には（例えばＩ
ＰＵ−１）、消去命令Ｐ Ｐ Ｔ Ｌ Ｂ （Ｐａｒｔ
ｉａｌ Ｐｕｒｇｅ ＴＬＢ）を発行し、Ｓｐｕに他Ｉ
ＰＵへのＰＰＴＬＢ処理指示を依頼する。
■ｓｐｕはＩＰＵ−０およびＩＰＵ−２に対し一旦スト
ップ（ＳＴＯＰ）を指示し、ついでＴＬＢパージ（ｆ！
Ａ効化）を指示する。
ップ（ＳＴＯＰ）を指示し、ついでＴＬＢパージ（ｆ！
Ａ効化）を指示する。
■各ＩＰＵは指示されたページのノず−ジを行う。
■各ＩＰＵは処理を再開する（ＲＩＪＮ）。
（発明が解決しようとする問題点〕
実際の消去処理（ＰＰＴＬＢ処理）は、消去の同時性を
保証するため、第５図に示すようＧこ、ＳＰＵ経出で他
のプロセッサと通信して、各プロセッサの対応項目の消
去の完了を待ち合わせなければならない。
保証するため、第５図に示すようＧこ、ＳＰＵ経出で他
のプロセッサと通信して、各プロセッサの対応項目の消
去の完了を待ち合わせなければならない。
そのため、通信処理と消去完了の待ち合わせＧこ要する
時間が長くかかつてしまうという問題点がある。
時間が長くかかつてしまうという問題点がある。
本発明は、このような従来の問題点を解消した変換索引
バッファの消去制御方式を提供しようとするものである
。
バッファの消去制御方式を提供しようとするものである
。
第１図は、本発明の変換索引バッファの消去制ステムを
構成する命令プロセッサ（ＩＰＵ）である。
構成する命令プロセッサ（ＩＰＵ）である。
４はシステムを制御するシステムプロセッサ（ＳＰＵ）
である。
である。
１１、２１．３１は変換索引バッファ（ＴＬＢ）であり
、各命令プロセッサに備えられ仮想ページと実ページの
動的変換を行う。
、各命令プロセッサに備えられ仮想ページと実ページの
動的変換を行う。
４１はフラグ処理手順であり、システムプロセッサ４が
他の命令プロセッサ２．３に変換索引バッファ消去指示
を発行した時これを示す指示フラグをオンとし該指示を
受けた命令プロセッサ２，３が該消去処理を終了した時
該指示フラグをオフとする。
他の命令プロセッサ２．３に変換索引バッファ消去指示
を発行した時これを示す指示フラグをオンとし該指示を
受けた命令プロセッサ２，３が該消去処理を終了した時
該指示フラグをオフとする。
４２は完了確認手順であり、前記指示フラグを調べるこ
とにより前の変換索引バッファ消去処理が完了したこと
を検出する。
とにより前の変換索引バッファ消去処理が完了したこと
を検出する。
各ＩＰＵＩ、２．３は、自身のＴＬＢを用いてアドレス
変換を行ってジョブを実行しているが、一つのＩＰＵ
（例えば１）においてページフォルトを起こし、ページ
の置換えのため、Ｔ Ｌ Ｉ３消去命令（ＰＰＴＬＢ）
が発行された時は、５ＰＵ４にＰＰＴＬＢ指示を出す。
変換を行ってジョブを実行しているが、一つのＩＰＵ
（例えば１）においてページフォルトを起こし、ページ
の置換えのため、Ｔ Ｌ Ｉ３消去命令（ＰＰＴＬＢ）
が発行された時は、５ＰＵ４にＰＰＴＬＢ指示を出す。
（蔦１図（ｂ）参ヒφ）。
５ＰＬＪ４では、完了確認手順４２により前のｐｐＴＬ
Ｂの完了を確認すれば、ＰＰＴＬＢ受付通知を出し、他
のＩＰＵ （２，３）に停止指示を出し、他ｒｐｕ （
２，３）が停止すれば、ＰＰＴＬＢを指示し、フラグ処
理手順４１は指示フラグをオンとする。
Ｂの完了を確認すれば、ＰＰＴＬＢ受付通知を出し、他
のＩＰＵ （２，３）に停止指示を出し、他ｒｐｕ （
２，３）が停止すれば、ＰＰＴＬＢを指示し、フラグ処
理手順４１は指示フラグをオンとする。
他ＩＰＵ （２，３）からＰＰＴＬＢの終了が報告され
れば指示フラグをオフとし、他ＩＰＵ（２゜３）にジョ
ブ再開を指示する。
れば指示フラグをオフとし、他ＩＰＵ（２゜３）にジョ
ブ再開を指示する。
Ｐｒ’ＴＬＢを発行したＩＰＵＩは、自己のＴ ＬＢの
消去を行った後、５ＰＵ４からのＰＰＴＬＩ３受付を確
認すれば、他ＩＰＵのＰ Ｐ Ｔ Ｌ Ｂ終了を待ち合
わせることなく直ちに、次の命令の実行を開始する。
消去を行った後、５ＰＵ４からのＰＰＴＬＩ３受付を確
認すれば、他ＩＰＵのＰ Ｐ Ｔ Ｌ Ｂ終了を待ち合
わせることなく直ちに、次の命令の実行を開始する。
ＴＬＢ情報の消去には、■使用を終わった仮想記憶上の
領域を開放する場合と、■ページング（仮想記憶管理を
行うスーパバイザが必要に応じて実ページ領域と仮想ペ
ージ領域間でのページの置換えを行う処理）などのペー
ジ制御で、実ページを他の仮想ページと置き換える場合
とがある。■の場合は当該ページを他のプロセッサでア
クセスしていることはない。■の場合には、（ａ）入出
力を伴う場合と、伽）入出力を伴わない場合とがある。
領域を開放する場合と、■ページング（仮想記憶管理を
行うスーパバイザが必要に応じて実ページ領域と仮想ペ
ージ領域間でのページの置換えを行う処理）などのペー
ジ制御で、実ページを他の仮想ページと置き換える場合
とがある。■の場合は当該ページを他のプロセッサでア
クセスしていることはない。■の場合には、（ａ）入出
力を伴う場合と、伽）入出力を伴わない場合とがある。
いま、ＰＰＴＬＢを発行して、他プロセッサがＰＰＴＬ
Ｂ実行するまでの時間を、Ｔａとする。
Ｂ実行するまでの時間を、Ｔａとする。
一方ＰＰＴＬＢを発行したプロセッサで上記■の場合に
、ＰＰＴＬＢを発行してからページ制御の完了を待ち合
わせているジョブが再開するまでの時間を、Ｔｂとする
。
、ＰＰＴＬＢを発行してからページ制御の完了を待ち合
わせているジョブが再開するまでの時間を、Ｔｂとする
。
このとき、
Ｔａ ＜ ＜ ’ｌ’ｂ（入出力なし）くくＴｂ （入
出力あり） の関係が成立する。代表的な例では、Ｔａが約５０ステ
ツプ×（平均命令実行時間）、Ｔｂが入出力のない場合
で約３００ステツプ×（平均命令実行時間）である。
出力あり） の関係が成立する。代表的な例では、Ｔａが約５０ステ
ツプ×（平均命令実行時間）、Ｔｂが入出力のない場合
で約３００ステツプ×（平均命令実行時間）である。
従って、ＰＰＴＬＢの処理は、他プロセッサに対してＰ
ＰＴＬＢを依頼するだけで、完了を待ち合わせる必要が
ないことになる。
ＰＴＬＢを依頼するだけで、完了を待ち合わせる必要が
ないことになる。
これによって、プロセッサ間の通信回数を減らし、他プ
ロセッサの処理待ち合わせを時間を削減し、システム効
率を向上することができる。
ロセッサの処理待ち合わせを時間を削減し、システム効
率を向上することができる。
第２図は、本発明の一実施例の処理を示すフローチャー
トである。
トである。
以下、フローチャートの各ステップに従って本実施例に
よる処理を説明する。
よる処理を説明する。
■ある一つのＩＰＵがページを無効化したい時は、ＰＰ
ＴＬＢ命令を発行する。
ＴＬＢ命令を発行する。
■ＳＰＵに他ＩＰＵへのＰＰＴＬＢ指示を依頼する。
■ＳＰＵはＰＰＴＬＢ指示を受けつける。
■ＳＰＵは、前に受けつけたＰＰＴＬＢが完了している
かを指示フラグがオフとなっているかを 。
かを指示フラグがオフとなっているかを 。
検出することにより調べ、オフであればステップ■へ飛
び、オンであればステップ０へ進む。
び、オンであればステップ０へ進む。
■前ＰＰＴＬＢの完了（指示フラグがオフ）を待ち合わ
せ、完了すればステップ■へ進む。
せ、完了すればステップ■へ進む。
■ＰＰＴＬＢ発行のＩＰＵは、自ＩＰＵのＰＰＴＬＢを
実行する。
実行する。
■ＰＰＴＬＢの完了を待ち合わせ、完了すればステップ
■へ進む。
■へ進む。
■ＳＰＵは待ち合わせが終了すれば、ＰＰＴＬＢを発行
したＩＰＵへＰＰＴＬＢ指示の受付通知を送出し、ステ
ップ［相］へ進む。
したＩＰＵへＰＰＴＬＢ指示の受付通知を送出し、ステ
ップ［相］へ進む。
■ＰＰＴＬＢを発行したＩＰＵは、ＳＰＵからのＰＰＴ
ＬＢ受付通知を確認したならば、次の命令の処理をスタ
ートする。
ＬＢ受付通知を確認したならば、次の命令の処理をスタ
ートする。
＠ＳＰＵは他ＩＰＵヘストップ指釆を送出する。
０他ＩＰＵは現在実行中のマクロ命令の終わりでストッ
プし、ストップしたことをＳＰＵへ通知する。
プし、ストップしたことをＳＰＵへ通知する。
ｏｓｐｕはＩＰＵのストップの報告を受け、そのＩＰＵ
にＰＰＴＬＢを指示する。
にＰＰＴＬＢを指示する。
◎ＰＰＴＬＢを指示したＩＰＵに対応する指示フラグを
オンとする。
オンとする。
［相］ＰＰＴＬＢを指示したｔｐｕからのＰＰＴＬＢ終
了報告を待ち合わせる。
了報告を待ち合わせる。
＠ＰＰＴＬＢを指示されたＩＰＵは自己のＴＬＢの指示
されたページを消去する。（ＰＰＴＬＢ）＠ＰＰＴＬＢ
を終了したＩＰＵは、ＳＰＵに終了を報告する。
されたページを消去する。（ＰＰＴＬＢ）＠ＰＰＴＬＢ
を終了したＩＰＵは、ＳＰＵに終了を報告する。
ｏｓｐｕは、ＰＰＴＬＢ終了を報告したＩＰＵに対応す
る指示フラグをオフとする。
る指示フラグをオフとする。
＠ＳＰＵは他ＩＰＵにスタート指示を出して、次の処理
を待ち杏わせをする。スタート指示を受けたＩＰＵは実
行中断中のジョブをスタートする。
を待ち杏わせをする。スタート指示を受けたＩＰＵは実
行中断中のジョブをスタートする。
以上説明のように本発明によれば、プロセッサ間の通信
回数を減らし、共用資源の排他獲得時間を縮めることが
でき、メモリ資源が少なく、ページングが頻発するよう
なシステムにおいて、特に有効であり、システム効率の
向上に寄与する効果は極めて大である。
回数を減らし、共用資源の排他獲得時間を縮めることが
でき、メモリ資源が少なく、ページングが頻発するよう
なシステムにおいて、特に有効であり、システム効率の
向上に寄与する効果は極めて大である。
第１図は本発明の原理ブロック図、
第２図は本発明の一実施例の動作を示すフローチャート
、 第３図はマルチプロセッサ構成におけるＴＬＢ報の無効
化を説明する図、 第５図は従来のＰＰＴＬＢ処理を示すフローチャートで
ある。 図面において、 １．２．３は命令プロセッサ（ＩＰＵ）、４はシステム
プロセッサ（Ｓ Ｐ Ｕ）、１１、２１．３１は変換索
引バッファ（ＴＬＢ）、４１はフラグ処理手順、 ４２は完了確認手順、 をそれぞれ示す。 本発明の原理ブロック図 ｆｆｉ １ 回 ＰＰＴＬＢを興行するＩＰＵ ５旦Ｍ
偵に見本発明の一実施例による処理を
示すフローチャート― マルチプロセッサ構成におけるＴＬＢの動作を説明する
図第 ３ 図 マルチプロセッサ構成におけるＴ！、Ｂ情報の無】冒ヒ
を説明する図第 ４ 図
、 第３図はマルチプロセッサ構成におけるＴＬＢ報の無効
化を説明する図、 第５図は従来のＰＰＴＬＢ処理を示すフローチャートで
ある。 図面において、 １．２．３は命令プロセッサ（ＩＰＵ）、４はシステム
プロセッサ（Ｓ Ｐ Ｕ）、１１、２１．３１は変換索
引バッファ（ＴＬＢ）、４１はフラグ処理手順、 ４２は完了確認手順、 をそれぞれ示す。 本発明の原理ブロック図 ｆｆｉ １ 回 ＰＰＴＬＢを興行するＩＰＵ ５旦Ｍ
偵に見本発明の一実施例による処理を
示すフローチャート― マルチプロセッサ構成におけるＴＬＢの動作を説明する
図第 ３ 図 マルチプロセッサ構成におけるＴ！、Ｂ情報の無】冒ヒ
を説明する図第 ４ 図
Claims (1)
- 【特許請求の範囲】 メモリを共用し、命令プロセッサ（１）、（２）、（３
）ごとに仮想ページと実ページの変換を行う変換索引バ
ッファ（１１）、（２１）、（３１）を備え、システム
の制御を行うシステムプロセッサ（４）を備えたマルチ
プロセッサシステムにおける変換索引バッファ情報の消
去制御方式であって、 一つの命令プロセッサ（１）が変換索引バッファ消去命
令を発行した時、システムプロセッサ（４）が行う処理
において、 他の命令プロセッサ（２）、（３）に変換索引バッファ
消去指示を発行した時これを示す指示フラグをオンとし
該指示を受けた命令プロセッサ（２）、（３）が該消去
処理を終了した時該指示フラグをオフとするフラグ処理
手順（４１）と、前記指示フラグを調べることにより前
の変換索引バッファ消去処理が完了したことを検出する
完了確認手順（４２）を備え、変換索引バッファ消去命
令を受けたシステムプロセッサ（４）は、前記完了確認
手順（４２）により前の変換索引バッファ消去処理の完
了を確認したならば該命令の受付を通知し、変換索引バ
ッファ消去命令を発行したプロセッサ（１）は自己の変
換索引バッファの消去を実行し、変換索引バッファ消去
命令の受付を確認すれば、他プロセッサ（２）、（３）
からの消去処理完了通知を受けることなく直ちに次処理
を開始するよう構成したことを特徴とする変換索引バッ
ファ情報の消去制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62267121A JPH01109452A (ja) | 1987-10-22 | 1987-10-22 | 変換索引バッファ情報の消去制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62267121A JPH01109452A (ja) | 1987-10-22 | 1987-10-22 | 変換索引バッファ情報の消去制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01109452A true JPH01109452A (ja) | 1989-04-26 |
Family
ID=17440361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62267121A Pending JPH01109452A (ja) | 1987-10-22 | 1987-10-22 | 変換索引バッファ情報の消去制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01109452A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06187241A (ja) * | 1992-10-09 | 1994-07-08 | Internatl Business Mach Corp <Ibm> | 変換索引バッファのコヒーレンス維持方法及びシステム |
| JPH06231043A (ja) * | 1992-12-22 | 1994-08-19 | Internatl Business Mach Corp <Ibm> | 仮想記憶システムにおけるデータ転送装置及びその方法 |
| US5928353A (en) * | 1994-01-28 | 1999-07-27 | Nec Corporation | Clear processing of a translation lookaside buffer with less waiting time |
| JP2004326798A (ja) * | 2003-04-28 | 2004-11-18 | Internatl Business Mach Corp <Ibm> | マルチプロセッサ・データ処理システム |
| JP2017220211A (ja) * | 2016-06-08 | 2017-12-14 | グーグル エルエルシー | ハードウェア内で変換索引バッファ（ｔｌｂ）シュートダウンを指示および追跡するための方法およびシステム、並びに非一時的なコンピュータ可読媒体 |
| US10540292B2 (en) | 2016-06-08 | 2020-01-21 | Google Llc | TLB shootdowns for low overhead |
-
1987
- 1987-10-22 JP JP62267121A patent/JPH01109452A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06187241A (ja) * | 1992-10-09 | 1994-07-08 | Internatl Business Mach Corp <Ibm> | 変換索引バッファのコヒーレンス維持方法及びシステム |
| JPH06231043A (ja) * | 1992-12-22 | 1994-08-19 | Internatl Business Mach Corp <Ibm> | 仮想記憶システムにおけるデータ転送装置及びその方法 |
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| US10540292B2 (en) | 2016-06-08 | 2020-01-21 | Google Llc | TLB shootdowns for low overhead |
| US10977191B2 (en) | 2016-06-08 | 2021-04-13 | Google Llc | TLB shootdowns for low overhead |
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