JPH01110760A - ＢｉＣＭＯＳ半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＢｉＣＭＯＳ半導体装置すなわちバイポーラト
ランジスタとＭＯＳトランジスタとが同一半導体基板内
に作り込まれる半導体装置に関する。

〔従来の技術〕

前述のＢｉＣＭＯＳ半導体装置とくに集積回路装置は、
そのＣＭＯ３回路部でディジタルの信号やデータに対す
る複雑な処理ないし演算を行なった上で、処理結果信号
に基づいてバイポーラ回路部により所望の電圧、電流条
件で外部回路を駆動するような用途に適しており、ＣＭ
Ｏ３，バイポーラ両回路部をそれぞれ別個の半導体装置
とじて構成するよりも回路装置全体を小形化しかつ経済
的に製作することができ、しかも両回路部を実装後に相
互接続する手間を省くことができるので、近時その実用
化が盛んに進められ各種の用途で重用されるに至ってい
る。

このＢ　ｉＣＭＯ３半導体装置の設計および製造に当た
っては、バイポーラ回路部°およびＣＭＯ３回路部それ
ぞれについて現在までにすでに確立された技術やブラク
ティスがあるから、自然それらをそのまま利用すること
になる。すなわち、両種の半導体回路部内に作り込まれ
る半導体層には各回路それぞれに通した不純物のドーピ
ングの濃度や深さがあり、しかもそれらの最適値が両回
路について電歇することが少ないので、同一半導体基板
内に組み込まれるものでありながらバイポーラ。

ＣＭＯ３両回路両回本部うはそれぞれ別の設計でかつ別
の工程を経て作り込まれることが多い０例えば、バイポ
ーラ回路部は通常アナログ回路として用いられ、これに
対しては高耐圧が要求されるので、そのベース層ないし
はエミッタ屡の拡散深さを２〜３　ａｍと深くすること
によってそのコレクタ・エミッタ間耐圧が高められる。

一方、ＣＭＯ３回路はもちろんディジタル回路として用
いられ、これに対しては何よりも高速動作が要求される
ので、低耐圧にはなるがそのソースおよびドレイン（以
下本発明ではソース・ドレインという）層の拡散深さは
０．２〜０．８　ｔｎａとかなり浅くし、かつそれに対
する不純物のドーピング濃度も比較的高くとられる。

〔発明が解決しようとする問題点〕

前述のようにＢ　ｉ　ＣＭＯ３半導体装置では、そのＣ
ＭＯ３回路部から出力されるディジタル信号をバイポー
ラ回路部が入力してそれに基づいてアナログ動作を行な
うことが多く、従って両回路部間の信号の受は渡しを円
滑にすることが望ましい。

よく知られｔいるように、ＭＯＳトランジスタは入力抵
抗が高い利点をもつ反面入力抵抗が一般には高い問題点
があり、逆にバイポーラトランジスタは出力抵抗が低い
利点をもつ反面入力抵抗も低い問題点があるので、Ｂｉ
ＣＭＯＳ回路では高い出力抵抗をもつＭＯＳトランジス
タで低い入力抵抗をもつバイポーラトランジス多を駆動
しなければならない問題点が本質的にある。この点を解
決する一つの手段として、極力低出力抵抗に設計ないし
構成されたＭ　ＯＳ’　トランジスタをアナログ回路部
の初段トランジスタとして用いればディジタル信号に対
する入力抵抗を高めることができるが、前述のようにＢ
ｉＣＭＯＳ半導体装置内に組み込まれるＭＯＳトランジ
スタはふつう低耐圧であるから、ふつうその１０倍程度
の電圧下で動作するアナログ回路にそのままで組み入れ
ることはできない。

従来のＢｉＣＭＯＳ半導体装置に関するもう一つの問題
点は、前述のようにその製作時にバイポーラ回路部とＣ
Ｍ　ＯＳ回路部とに対する工程が若干の基礎工程を除い
てはほぼ別個になされている点であって、このためにど
うしても工程数が増えて製作コストが高（つきやすいこ
とである、この点を解決して両回路部に対する工程をで
きるだけ共通化しようとしても、バイポーラトランジス
タとＭＯＳトランジスタそれぞれを構成する半導体層に
対する拡散の濃度や深さを揃えるように設計し直さない
限り不可能であり、両種トランジスタの設計にはそれぞ
れの意味なり必然性が前述のようにあるからそう簡単に
設計し直すわけにも行かない。

本発明は前述のような問題点を解決して、ディジタル回
路部とアナログ回路部との間の信号の受は渡しが入出力
抵抗に関してむりがなく、かつその際バイポーラ回路部
とＣＭＯ３回路部に対する工程を極力共通化することが
できるＢｉＣＭＯＳ半導体装置を得ることを目的ないし
は課題とする。

〔問題点を解決するための手段〕 本発明は、Ｂ　ｉ　ＣＭＯ３半導体装置に含まれるｎチ
ャネルおよびｐチャネルＭＯ３トランジスタの少なくと
も一部に対して該ＭＯ３トランジスタのソース・ドレイ
ン層を外側層と内側層とからなる二重拡散構造とし、該
二重拡散ソース・ドレイン層中の外側ソース・ドレイン
層に対する拡散をバイポーラトランジスタのそれと同一
の導電形を有する半導体層に対する拡散と同時にかつ同
一の濃度および深さですることにより、前述の目的の達
成に成功したものである。

〔作用〕

上述のＭＯＳ）ランラスタのソース・ドレイン層に対す
る二重拡散構造はＭＯＳトランジスタの耐圧値を従来よ
りも向上してパイ・ポーラトランジスタの前段ないしは
アナログ回路部の初段として使用できるようにするため
のもので、その外側ソース・ドレイン層の拡散深さを従
来のソース・ドレインよりも数倍程度に深くすることに
よって、ＭＯＳトランジスタのふつうは６〜７ｖの耐圧
値をバイポーラトランジスタが動作する５０−１００　
Ｖのレベルまでほぼ１桁向上させることができる。

また、この外側ソース・ドレイン層の不純物拡散濃度は
内側ソース・ドレイン層程高くする要はなく、むしろそ
の耐圧値を向上させるにはソース・ドレイン層よりかな
り低くする方が有利である。

このように外側ソース・ドレイン層に適する拡散は内側
ソース・ドレインつまりふつうのソース・ドレインに対
するより深くかつ低い不純物拡散濃度になるので、本発
明ではこれを利用してこのソース・ドレイン層に対する
拡散工程をバイポーラトランジスタ用の半導体層に対す
る拡散工程と共通化して製作を合理化する。もちろん、
この共通化には上記構成にいうように外側ソース・ドレ
インの導電形とバイポーラトランジスタの半導体層の導
電形が同じでなければならないが、幸い外側ソース・ド
レインに必要なｎ形もｐ形もバイポーラトランジスタの
半導体層内に含まれており、いずれの導電形の外側ソー
ス・ドレインについてもバイポーラトランジスタ用の半
導体層と拡散工程を共通化できる０例えばバイポーラト
ランジスタが縦形のｎｐｎ　　トランジスタであるとき
、ｐチャネルＭＯ３トランジスタの外側ソース・ドレイ
ン層の拡散はバイポーラトランジスタのベース層の拡散
と、ｎチャネルＭＯ３トランジスタの外側ソース・ドレ
イン層の拡散はバイポーラトランジスタのエミッタ層の
拡散とそれぞれ共通化できる。

また、バイポーラトランジスタが横形のｐｎｌ）　　ト
ランジスタであるとき、ｐチャネルＭＯ３トランジスタ
の外側ソース・ドレイン層の拡散はバイポーラトランジ
スタのコレクタ層およびエミッタ層の拡散と、ｎチャネ
ルＭＯＳトランジスタの外側ソース・ドレインの拡散は
バイポーラトランジスタのベース接Ｖｔ層の拡散とそれ
ぞれ共通化できる。

以上のように本発明によれば、二重拡散構造のソース・
ドレインにより耐圧値が向上されたＭＯＳトランジスタ
をバイポーラトランジスタの前段に利用してディジタル
信号に対する入力抵抗を高めることができ、かつ該二重
拡散構造のソース・ドレインの外側ソース・ドレイン層
に対する拡散をバイポーラトランジスタ用の半導体層に
対する拡散と共通化することができ、これによって前述
の課題が解決される。

（実施例〕 以下、図を参照しながら本発明の詳細な説明する０図は
本発明の一実施例におけるＢｉＣＭＯＳ半導体装置の一
部拡大断面を製作工程別に示すもので、図の（ｄｌに１
よそのほぼ完全状態が示されている。

図の（ａ）はいわば準備工程の終了時の状態を示すもの
である。基板１としては２〜３Ω１程度の比抵抗をもつ
ｐ形のウェハが用いられ、まずその表面から数−程度の
深さの埋込拡散層２を強いｎ形で拡散した上で、例えば
１０１５原子／−程度の不純物濃度をもつｎ形のエピタ
キシャル１１３を７〜１０ｐの厚みに成長させる。つい
で、分Ｈｆｉｌ域４が強いｐ形でエピタキシャル層３の
表面から基板１に達するよう深く拡散され、エピタキシ
ャル層３を図の左側のバイポーラトランジスタ４１が作
り込まれる部分領域と図の右側のＭＯＳトランジスタ５
１〜５４が作り込まれる部分領域とに接合分離する。

この内の左側の部分領域として分離されたエピタキシ中
ル層３はバイポーラトランジスタ４Ｉのコレクタ層とな
る。さらに右側のエピタキシャル層の部分領域内にはｎ
チャネルＭＯＳトランジスタ５２゜５４用のｐ形のウェ
ル層５とｐチャネルＭＯＳトランジスタ５１．５３用の
ｎ形のウェルＭ６とが順次に、いずれもＩＱＩＳ、ｌＱ
ｌ＆原子／ｄ程度の不純物濃度３〜５Ｉ！ｍの深さに拡
散される０以上でバイポーラトランジスタとＭＯ３トラ
ンジスタを作り込む準備が終了する。

図の中）に示す工程では縦形のｎｐｎバイポーラトラン
ジスタ４１のベース１１１１とｐチャネルＭＯＳトラン
ジスタ５１の二重拡散構造用の外側ソース・ドレインｊ
Ｗ１２とを同時にｐ形で２〜３−の深さに拡散する。こ
の際の不純物濃度としてはバイポーラトランジスタのベ
ース層として抵当なｌＱｌ＆原子／−台とすることによ
り、外側ソース・ドレイン層に対しても好適な値となる
。また、拡散深さを上のようにＭＯ−３トランジスタと
してはかなり大きい目にすることにより、ｐチャネルＭ
Ｏ３トランジスタ５１に対してバイポーラトランジスタ
並みの高い耐圧値を付与することができる。なお、同一
半導体基板上に横形のｐｎｐ　　トランジスタを作り込
むときには、この工程と同時にそのコレクタ層おヨヒエ
ミッタ層もｐ形で拡散される０次の図の（ｃ）に示す工
程では、バイポーラトランジスタ４１のエミッタ層２１
およびコレクタ接続層２２と同時にｎチャネルＭＯＳト
ランジスタ５２の二重拡散構造用の外側ソース・ドレイ
ン７１２３を比較的強いエミッタ形で１．５〜２．５μ
の深さに拡散する。この際の不純物濃度としては、バイ
ポーラトランジスタのエミッタ層としての役目とＭＯ３
トランジスタの外側ソース・ドレイン層としての役目と
の双方に通するよう、１０′″原子／ｄ台とするのがよ
い０以上でバイポーラトランジスタ４１用の半導体層の
拡散が終了する。

図の（ｄ）に示す最終状態にするにはＭＯ３トランジス
タ部の拡散を終わらせる要があるが、その前に各ＭＯ３
トランジスタ５１〜５４のチャネルとなる部分の表面に
薄いゲート酸化膜３１を付けた上で通常のようにポリシ
リコンのゲート３２を成長させる。

ｐチャネルＭＯ３）ランジメタ５１．５３用のｐ形のソ
ース・ドレイン３３．３４およびｎチャネルＭＯＳトラ
ンジスタ５２．５４のｎ形のソース・ドレイン３５゜３
６は、通例のようにいずれもゲート３２をセルファライ
ニングマスクとするイオン注入法で不純物導入される。

これによって同時拡散されるｐ形のソース・ドレイン３
３．３４の内の二重拡散構造ＭＯＳトランジスタ５１用
のソース・ドレイン３３と、同様に同時拡散されるｎ形
のソース・ドレイン３５．３６の内の二重拡散構造ＭＯ
３トランジスタ５２用のソース・ドレイン３５とは、い
ずれも、内側ソース・ドレインであってそれぞれ外側ソ
ース・ドレイン層１２．２３の内側に作り込まれるので
あるが、その拡散幅は外側ソース・ドレイン層の幅に近
くただしそれを超えないようにするのが、これら二重拡
散構造のＭＯ３トランジスタの動作時間を極力短縮する
上で望ましい、なお、これらのソース・ドレイン３３〜
３６の拡散深さはいずれも０．５　ｔｎａ程度とするの
が適当である。

以上のように構成されたバイポーラトランジスタ４１は
従来と同様に高耐圧で電流増幅器等の緒特性についても
従来と同等の性能を有する０通常のｐチャネルＭＯ３ト
ランジスタ５３とｎチャネル間Ｏ５トランジスタ５４も
従来と同じく低耐圧ではあるが高速動作性能を有する。

一方、二重拡散構造のソース・ドレインを有するｐチャ
ネルＭＯＳトランジスタ５１とｎチャネルＭＯ３トラン
ジスタ５２とは、動作速度の点では若干通常のＭＯＳト
ランジスタ５３，５４よりは劣るが、゛バイポーラトラ
ンジスタ４１と比敵する高耐圧性能をこれに持たせるこ
とができ、バイポーラトランジスタ４１等の前段トラン
ジスタとして用いるに適する通常のＭＯ３トランジスタ
と同様な高い人力抵抗値を有する。もちろんその出力抵
抗の方はＭＯ３トランジスタ５１゜５２のチャネルの設
計によって決り、チャネルの寸法つまりそのソースとド
レインの長さと相互間隔を適宜に選定することによりバ
イポーラトランジスタとの結合に通ずる出力抵抗値を持
たせることができる。ソース・ドレインを二重拡散構造
にすることによりＭＯ３トランジスタの寸法がとくに大
きくなることはなく、むしろ出力抵抗値の選定によって
その寸法が左右される。

これら高耐圧のＭＯ３トランジスタ５１，５２はその高
入力抵抗により、例えば演算増幅器ないしは差動増幅器
の入力トランジスタとして適する。これら増幅器の入力
トランジスタとしては従来からダーリントランジスタが
用いられることが多いが、特別な高ゲインを要する場合
を癩いてこれを本発明による高耐圧ＭＯＳトランジスタ
とふつうのバイポーラトランジスタとで置き換えて、従
来よりも格段に入力抵抗の高い増幅器を構成することが
できる。

なお、以上の実施例ではＢｉＣＭＯＳ半導体装置内のＭ
ＯＳトランジスタとして二重拡散構造のソース・ドレイ
ンをもつ高耐圧ＭＯ３トランジスタと従来からの低耐圧
で動作速度が早いＭＯＳトランジスタとの双方を組み込
む例を示したが、必要に応じてＢ　ｉ　ＣＭＯ３半導体
装置をいわばアナログ回路専用として高耐圧ＭＯＳトラ
ンジスタとバイポーラトランジスタとだけをこれに組み
込むようにしてもよいことはもちろんである。

〔発明の効果〕

以上の説明のとおり本発明によれば、ＢＩＣ’ＭＯ８半
導体装置内に組み込むｎチャネルおよびｐチャネルＭＯ
３トランジスタの少なくとも一部に対して冨亥ＭＯ３ト
ランジスタのソース・ドレイン層を外側層と内側層とか
らなる二重拡散構造とし、該二重拡散ソース・ドレイン
層中の外側ソース・ドレイン層に対する拡散をバイポー
ラトランジスタのそれと同一の導電形を有する半導体層
に対する拡散と同時にかつ同一の濃度および深さでする
ことにより、二重拡散構造のソース・ドレインをもつＭ
ＯＳトランジスタの耐圧値を従来よりほぼ１桁向上する
ことができるので、これとバイポーラトランジスタを組
み合わせて従来より格段に入力抵抗が高いアナログ回路
をＢ　ｉ　ＣＭＯ３半導体装置に作り込むことが可能に
なる。かつ該ＭＯＳトランジスタとバイポーラトランジ
スタとの拡散工程の主要部を共通化してＢｉＣＭＯＳ半
導体装置の製作工程の合理化を図ることができる。

本発明のもつこれらの利点は、高い動作速度のディジタ
ル回路と入力抵抗が高い演算増幅器等のアナログ回路と
をＢｉＣＭＯＳ集積回路装置内に作り込むのにとくに通
し、ＢｉＣＭＯＳ半導体装置の性能を一層向上させてそ
の発展と用途拡大に貢献することが期待される。

【図面の簡単な説明】

図は本発明によるＢｉＣＭＯＳ半導体装置の実施例を主
な製作工程ごとに示すその一部拡大断面図である。図に
おいて、 １：基板、２：埋込拡散層、３：エピタキシャル層、４
：分離領域、５．６：ウェル層、１１：ベース層、１２
：外側ソース・ドレイン層、２１：エミソタ層、２２：
ベース接続】、２３：外側ソース・ドレイン層、３１：
ゲート酸化膜、３２：ゲート、３３，３５：内側ソース
・ドレイン層、３４，３６：ソース・ドレイン、４１：
縦形のエピタキシャルバイポーラトランジスタ、５１：
二重拡散構造のソース・ドレインをもつｐチャネルＭＯ
Ｓトランジスタ、５２：二重拡散構造のソース・ドレイ
ンをもつｎチャネルＭＯＳトランジスタ、５３：ｐチャ
ネルＭＯＳトランジスタ、５４：ｎチャネルＭＯ３トラ
ンジスタ、であ手続補正書彷式） ６３１２　　　＠ ％式％ ： １、事件の表示　　特頓昭／λ−／り？ρλＬ３、補正
をする者 事件との関係　　　　　　　　出顆人 住　　所　　川崎市川崎区田辺新田１番１号名　称　＋
５２Ｊ富士電機株式会社 ４、代　理　人 住　　所　　川崎市川崎区田辺新田１番１号補正の内容 明細書第１７頁第２行目に１図はｊとあるのをｒ第１図
は」と補正する。

Claims (1)

1. 【特許請求の範囲】 １）バイポーラトランジスタとＭＯＳトランジスタとが
   同一半導体基板内に作り込まれる半導体装置であって、
   ｎチャネルおよびｐチャネルＭＯＳトランジスタの少な
   くとも一部に対して該ＭＯＳトランジスタのソース・ド
   レイン層を外側層と内側層とからなる二重拡散構造とし
   、該二重拡散ソース・ドレイン層中の外側ソース・ドレ
   イン層に対する拡散をバイポーラトランジスタのそれと
   同一の導電形を有する半導体層に対する拡散と同時にか
   つ同一の濃度および深さでするようにしたことを特徴と
   するＢｉＣＭＯＳ半導体装置。 ２）特許請求の範囲第１項記載の半導体装置において、
   ＭＯＳトランジスタの外側ソース・ドレイン層に対する
   拡散が縦形バイポーラトランジスタのそれと同一導電形
   をもつベース層ないしはエミッタ層と同時になされるこ
   とを特徴とするＢｉＣＭＯＳ半導体装置。 ３）特許請求の範囲第１項記載の半導体装置において、
   ＭＯＳトランジスタの外側ソース・ドレイン層に対する
   拡散が横形バイポーラトランジスタのそれと同一導電形
   をもつコレクタ層およびエミッタ層ないしはベース接続
   層と同時になされることを特徴とするＢｉＣＭＯＳ半導
   体装置。