JPH04324973A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH04324973A
JPH04324973A JP3174202A JP17420291A JPH04324973A JP H04324973 A JPH04324973 A JP H04324973A JP 3174202 A JP3174202 A JP 3174202A JP 17420291 A JP17420291 A JP 17420291A JP H04324973 A JPH04324973 A JP H04324973A
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conductive
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oxide film
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Dong J Kim
キム、　ドン−ジュン
Jun Eui Song
ソン、　ジュン−ウイ
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Original Assignee
Samsung Electronics Co Ltd
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    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体装置及びその製
造方法に関し、特に高電圧ＢｉＭＯＳ素子と低電圧Ｂｉ
ＭＯＳ素子を同一チップ内に形成した半導体装置及びそ
の製造方法に関する。
【０００２】
【従来の技術】最近、家電製品等の電子製品は高速動作
及び軽薄短小化される傾向にあることから、相異なる機
能又は駆動電圧を持つ半導体素子を同一チップ上に形成
した多様な機能を持つ半導体装置が開発が競って行なわ
れている。一般に、バイポーラトランジスタ（Ｂｉｐｏ
ｌａｒ　　Ｔｒａｎｓｉｓｔｏｒ）とＣＭＯＳトランジ
スタ（Ｃｍｏｓ　　Ｔｒａｎｓｉｓｔｏｒ）が同一なチ
ップ内に形成された半導体装置をＢｉＣＭＯＳという。
【０００３】従来のＶＬＳＩ（Ｖｅｒｙ　　Ｌａｒｇｅ
　　Ｓｃａｌｅ　　Ｉｎｔｅｇｒａｔｅｄｃｉｒｃｕｉ
ｔ）級ＢｉＣＭＯＳは、１９８６年２月に発行されたＩ
ＳＳＣＣＤｉｇｅｓｔ　　ｏｆ　　Ｔｅｃｈｎｉｃａｌ
　　Ｐａｐａｅｒｓ　　第２１２頁及び１９８６年５月
に発行されたＣＩＣＣ　　Ｔｅｃｈ．Ｄｉｇ．第６８頁
に開示されているように、低電圧で駆動し高性能メモリ
や高性能論理を持つように開発されたために、高集積度
及び高速論理の用途に適した。また、出力及びノイズマ
ージン（Ｎｏｉｓｅ　　Ｍａｒｇｉｎ）を大きくするた
めに、高電圧で駆動し、大電力化及びノイズに強いＢｉ
ＣＭＯＳも開発されている。しかし、上記のような高電
圧ＢｉＣＭＯＳと低電圧ＢｉＣＭＯＳ等を利用した家庭
用等の電子製品は、多数個の半導体装置を装着しなけれ
ばならないので高速動作及び軽薄短小化を成しにくいと
いう問題点があった。
【０００４】
【発明が解決しようとする課題】従って、この発明の目
的は、高電圧ＢｉＣＭＯＳと低電圧ＢｉＣＭＯＳを同一
のチップ上に形成し、装着される電子製品の高速動作及
び軽薄短小化を成すことができる半導体装置を提供する
ことにある。またこの発明の他の目的は、上記のような
半導体装置の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに本発明に係る半導体装置は、第１導電性半導体基板
の一側に低濃度で形成された第２導電性の第７及び第９
領域と、上記第７及び第９領域との間に低濃度で形成さ
れた第１導電性の第８領域と、上記第７、第８及び第９
領域の下部と接触しこれらの領域と同一な導電性を持つ
低濃度の第１、第２及び第３領域と、上記第７及び第８
領域の所定部分にこれらの領域と反対の導電性を有し、
高濃度領域とこの高濃度領域を取り囲む低濃度領域とを
有するソース及びドレーン領域と、上記ソース及びドレ
ーン領域の間の表面に第１ゲート酸化膜を介して形成さ
れた第１多結晶シリコン層と、前記ソース及びドレイン
領域と第１多結晶シリコン層とに電気的に接触するソー
ス及びドレーン電極及びゲート電極と、上記第７及び第
８領域に基板電圧を印加するための接触電極と、上記第
９領域の所定部分の表面に形成された低濃度の第１導電
性のベース領域と、上記ベース領域内に形成された高濃
度の第２導電性のエミッタ領域と、フィールド酸化膜に
より上記ベース領域と隔離され、上記第３領域に形成さ
れた高濃度の第２導電性のコレクタ領域と、上記エミッ
タ及びコレクタ及びベース領域と電気的に接触するエミ
ッタ電極、コレクタ電極及びベース電極とを備える高電
圧ＢｉＣＭＣＳ素子；及び上記第１導電性半導体基板の
他側に形成された低濃度の第２導電性の第１０及び第１
２領域と、上記第１０及び第１２領域の間に形成された
低濃度の第１導電性の第１１領域と、上記第１０及び第
１１領域の下部と接触し、これらの領域と同一な導電性
を持つ高濃度の第４及び第５及び第６領域と、上記第１
０及び第１１領域の所定部分に形成されたソース及びド
レイン領域と、上記ソース及びドレーン領域との間の表
面に第２ゲート酸化膜を介して形成された第２多結晶シ
リコン層と、上記ソース及びドレーン領域と第２多結晶
シリコン層とに電気的に接触するソース電極、ドレーン
電極及びゲート電極と、上記第１０及び第１１領域に基
板電圧を印加するための接触電極と、上記第１２領域の
所定部分の表面に形成された低濃度の第１導電性のベー
ス領域と、上記ベース領域に形成された高濃度の第２導
電性のエミッタ領域と、上記ベース領域とフィールド酸
化膜により隔離され、上記第６領域と接触して高濃度で
形成された第２導電性のコレクタ領域と、上記エミッタ
及びコレクタ及びベース領域と電気的に接触されるエミ
ッタ電極、コレクタ電極ベース電極を備える低電圧Ｂｉ
ＣＭＯＳ素子とを有している。
【０００６】また、上記の他の目的を達成するために本
発明に係る半導体装置の製造方法は、第１導電性半導体
基板の一側の所定部分において低濃度の第２導電性の第
１及び第３領域を形成するためのイオン注入領域を形成
する第１工程と、上記第１導電性半導体基板の他側の所
定部分において高濃度の第２導電性の第４及び第６領域
との間に高濃度の第１導電性の第５領域を形成するため
のイオン注入領域を形成する第２工程と、上記イオン注
入領域の不純物を活性化させ第１〜第６領域を形成する
第３工程と、上述した構造の全表面にエピタキシャル層
を形成する第４工程と、上記第１及び第３領域上部のエ
ピタキシャル層に低濃度の第２導電性イオン注入領域を
形成する第５工程と、上記第４及び第６領域上部のエピ
タキシャル層に低濃度の第２導電性イオン注入領域を形
成する第６工程と、上記第３及び第５領域上部のエピタ
キシャル層に低濃度の第１導電性イオン注入領域を形成
する第７工程と、上記イオン注入領域を活性化させ第１
〜第６領域の上部に第７〜第１２領域を形成する第８工
程と、上記第９及び第１２領域の所定部分にバイポーラ
トランジスタのコレクタ領域を形成するために、上記第
９及び第１２領域の所定部分に高濃度の第２導電性の不
純物を注入する第９工程と、高電圧ＭＯＳトランジスタ
の低濃度ソース及びドレーン領域を形成するために上記
第７及び第８領域の所定部分に低濃度の第１及び第２導
電性の不純物を注入する第１０工程と、上記第７及び第
８領域に厚い第１酸化膜を形成し、続いて該酸化膜の上
部に第１多結晶シリコン層を形成する第１１工程と、上
記第１０及び第１１領域に第２酸化膜を形成し、続いて
該酸化膜の上部に第２多結晶シリコン層を形成する第１
２工程と、高電圧及び低電圧の第１及び第２導電性ＭＯ
Ｓトランジスタのソース及びドレイン領域を形成するた
めの高電圧及び低電圧のバイポーラトランジスタのエミ
ッタ及びベース領域を形成するためのイオン注入領域を
形成する第１３工程と、上記イオン注入領域における不
純物を活性化させ電極を形成する第１４過程とから成る
。
【０００７】
【実施例】以下の添付の図面を参照して本発明の実施例
について説明する。
【０００８】図１は本発明の一実施例に係る半導体装置
の断面図であって、低電圧ＢｉＣＭＯＳと高電圧ＢｉＣ
ＭＯＳが同一なチップ上に形成されたことを示している
。先ず、Ｐ型の半導体基板１が低電圧素子領域ＬＶと高
電圧素子領域ＨＶとで区分され、この低電圧素子領域Ｌ
Ｖには低電圧ＢｉＣＭＯＳが、高電圧素子領域ＨＶには
高電圧ＢｉＣＭＯＳが形成されている。
【０００９】上記低電圧素子領域ＬＶには、不純物が低
濃度でドーピングされた第１０、第１１及び第１２領域
５０，５１，５２がそれぞれ１．５〜２．５μｍ程の厚
さで形成されている。上記第１０及び第１１領域５０，
５１は、それぞれＮ型及びＰ型ウェル領域であって、そ
こには低電圧ＰＭＯＳ及びＮＭＯＳトランジスタが形成
されている。一方、上記第１２領域５２はＮ型ウェル領
域であって、低電圧ＮＰＮバイポーラトランジスタが形
成されている。上記第１０領域５０の表面にはＰＭＯＳ
トランジタのソース及びドレーン領域８６が形成されて
おり、このソース及びドレーン領域８６の表面にはソー
ス及びドレーン電極１１６，１１７が形成されている。 上記ソース及びドレーン１１６，１１７の間の表面には
、第２ゲート酸化膜６３を介して第２多結晶シリコン層
６５が形成されており、この第２多結晶シリコン層６５
の上部にはゲート電極１１５が形成されている。また、
上記第１０領域５０の上部には、この領域の基板電圧を
印加するための接触電極１１８がフィールド酸化膜５４
によって上述したＰＭＯＳトランジスタと隔離されて設
けられている。そして、上記第１１領域５１には、ＮＭ
ＯＳトランジスタが形成され、このＮＭＯＳトランジス
タとフィールド酸化膜５４で隔離された状態で接触電極
１１４が形成されている。また、上記ＰＭＯＳトランジ
スタとＮＭＯＳトランジスタとは、フィールド酸化膜５
４によって隔離されている。そして、上記第１２領域５
２の一側の表面には、ＮＰＮバイポーラトランジスタの
ベース領域９０が形成されており、このベース領域９０
の内部にはエミッタ領域８８が形成されている。さらに
、上記第１２領域５２の他側の表面には、上記ベース領
域９０とフィールド酸化膜５４により隔離されたコレク
タ領域６９とが形成されている。そして上記第１０、第
１１及び第１２領域５０，５１，５２の下部には、この
領域５０，５１，５２と同一な導電形の不純物が高濃度
でドーピングされた第４、第５及び第６領域２４，２５
，２６が形成されている。
【００１０】上記第４及び第５領域２４，２５は、上記
ＰＭＯＳ及びＮＭＯＳトランジスタのラッチアップ（ｒ
ａｃｈ−ｕｐ）を防止するためのものであり、第６領域
２６はＮＰＮバイポーラトランジスタの埋没層（Ｂｕｒ
ｉｅｄ　　Ｌａｙｅｒ）として利用される。また上記第
５領域２５は、上記第４領域２４と第６領域２６とを電
気的に分離するので集積度を向上させることができる。
【００１１】上記半導体基板１の高電圧素子領域ＨＶに
は、低濃度でドーピングされた第７及び第８及び第９の
領域４７，４８，４９が１．５〜２．５μｍ程の厚さで
形成されている。また上記第７、第８及び第９領域４７
，４８，４９の下部には、この領域４７，４８，４９と
同一の導電性の不純物が低濃度でドーピングされた第１
、第２及び第３領域８，９，１０が３．５〜５μｍ程の
厚さで形成されている。上記第１及び第７領域８，４７
は、Ｎ型ウェル領域であって、ＰＭＯＳトランジスタで
形成されており、そこは低濃度でドーピングされている
のでブレーキダウン電圧（Ｂｒｅａｋ　　ｄｏｗｎ　　
Ｖｏｌｔａｇｅ）が高まることになる。
【００１２】上記第７領域４７の表面には、ＰＭＯＳト
ランジスタのソース及びドレーン領域９５が形成されて
いる。上記ソース及びドレーン領域９５は、高電圧印加
時に破壊されないように、第１低濃度領域７３によって
取り囲まれたＰ型の不純物が高濃度でドーピングされて
いる第１高濃度領域８５から形成されている。このソー
ス及びドレーン領域９５との間の上部には、第１ゲート
酸化膜５９を介して第１多結晶シリコン層６１が形成さ
れている。上記第１ゲート酸化膜５９は、高電圧を印加
した際に破壊されないように５００〜１５０００Å程に
厚く形成されている。上記第１高濃度領域８５の表面に
は、ソース及びドレーン電極１０５，１０６が形成され
ており、第１多結晶シリコン層６１の表面にはゲート電
極１０４が形成されている。また、上記第１０領域４７
に基板電圧を印加するための接触電極１０７がフィール
ド酸化膜５４によって上述したＰＭＯＳトランジスタと
隔離されて設けられている。上述したＰＭＯＳトランジ
スタは、上記第１領域８がデップレッションタイプに構
成されているので、上記第１ゲート電極５２に高電圧が
印加されても破壊されることはない。
【００１３】上記第２及び第８領域９，４８は、ＮＭＯ
Ｓトランジスタが形成される領域であり、該ＮＭＯＳト
ランジスタはフィールド酸化膜５４によりＰＭＯＳトラ
ンジスタと隔離されて設けられている。上記第３及び第
９領域１０，４９には、高電圧用ＮＰＮバイポーラトラ
ンジスタが形成されている。上記高電圧用ＮＰＮバイポ
ーラトランジスタは、埋没層の代りに第３領域１０を有
している点を除き、上記低電圧用ＮＰＮバイポーラトラ
ンジスタと同一な構造を持つ。また、コレクタ領域６７
がこの第３領域１０にかけて形成されている。上記高電
圧用ＮＰＮバイポーラトランジスタは、高電圧を印加し
た際第３領域１０まで空乏化されるので、破壊されるこ
とが防止される。
【００１４】図２〜１０は、図１に示した半導体装置の
製造工程図である。
【００１５】先ず、図２に示すように、結晶面が＜１０
０＞であり、非抵抗が２〜２０Ω・ｃｍ程度であるＰ型
の半導体基板１の全表面に、４０００Å程度の厚い第１
パッド酸化膜３と第１感光膜５とを形成する。その次に
、通常の写真工程により高電圧素子領域の半導体基板１
を所定部分露出させ、全面に隣（Ｐｈｏｓｐｈｏｒｕｓ
）などのＮ型不純物を、約１８０ＫｅＶにおいて１×１
０１３〜１×１０１４／ｃｍ２　程のドウズ（ｄｏｓｅ
）で注入して、第１イオン注入領域６，７を形成する。
【００１６】次に図３に示すように、上記第１感光膜５
及び第１パッド酸化膜３を除去した後、上記第１イオン
注入領域６，７の不純物を活性化させ、ＰＭＯＳトラン
ジスタとＮＰＮバイポーラトランジスタが形成される第
１及び第３のＮ型領域８，１０を３．５〜５μｍ程度に
形成する。この時、上記第１及び第３領域８，１０の間
にある半導体基板は、ＮＭＯＳトランジスタが形成され
る第９領域になる。その次に、上記半導体基板１の全表
面に２００〜５００Å程度の第２パッド酸化膜１１、及
び１０００〜１５００Å程度の第１窒化膜１３及び第２
感光膜１５を順次に形成した後、通常の写真工程により
低電圧素子領域上の第２パッド酸化膜１１を所定部分露
出させる。続いて、上述した全表面に砒素（Ａｒｓｅｎ
ｉｃ）等のＮ型不純物を１００ＫｅＶにおいて１×１０
１５〜１×１６１６／ｃｍ２　程のドウズで注入して第
２イオン注入領域１６，１７を形成する。
【００１７】次に図４に示すように、上記第２感光膜１
５を除去した後、上記第１窒化膜１３をマスクとして用
いることによって上記第２パッド酸化膜１１の露出され
た部分を熱酸化させ、厚い第３パッド酸化膜１９を形成
する。その次に、上記第１窒化膜１３を除去した高電圧
素子領域の上部に第３酸化膜２１を形成すると共に、上
述した構造の全表面に硼素（Ｂｏｒｏｎ）等のＰ型不純
物を８０ＫｅＶにおいて１×１０１３〜１×１０１４／
ｃｍ２程のドウズで注入して第３イオン注入領域２３を
形成する。
【００１８】次に図５に示すように、上記第３感光膜２
１を除去した後、上記第２及び第３イオン注入領域１６
，１７，２３の不純物を活性化させることによって、高
濃度Ｎ型の第４及び第６領域２４，２６と高濃度Ｐ型の
第５領域２５とを形成する。その次に上記第２及び第３
パッド酸化膜１１，１９を除去した後、全表面に１．５
〜２．５μｍ程度の厚さのエピタキシャル層２７を形成
する。続いて、上記エピタキシャル層２７の上部に、第
４パッド酸化膜２９、第２窒化膜３１及び第４感光膜３
３を順次に形成した後、通常の写真工程によって上記第
１及び第３領域８，１０上部の第４パット酸化膜２９を
露出させる。その次に、全表面に燐（Ｐ）等を１８０Ｋ
ｅＶ程度の電圧で５×１０１１〜５×１０１２／ｃｍ２
　程度のドウズで注入して第４イオン注入領域３５，３
６を形成する。
【００１９】次に図６に示すように、上記第４感光膜３
３を除去した後、再び全表面に第５感光膜３７を形成す
る。続いて、通常の写真工程により上記第４及び第６領
域２４，２６上部の第４パッド酸化膜２９を露出させた
後、全面に燐（Ｐ）等の不純物を１８０ＫｅＶ程度の電
圧で１×１０１２〜１×１０１３／ｃｍ２　程のドウズ
で注入して第５イオン注入領域３９，４０を形成する。
【００２０】次に図７に示すように、上記第５感光膜３
７を除去した後、第４パット酸化膜２９の露出された部
分を熱酸化して、厚い第５パッド酸化膜４１を形成する
。その次に、上記第２窒化膜３１を除去し全表面に硼素
等の不純物を６０ＫｅＶ程度の電圧で５×１０１１〜５
×１０１２／ｃｍ２　程度のドウズで注入して、第２及
び第５領域９，２５の上部に第６及び第７イオン注入領
域４３，４４を形成する。続いて、上記第６イオン注入
領域４３の上部に、通常の方法により第６感光膜４５を
形成した後、上記第７イオン注入領域４４に再び硼素等
の不純物を６０ＫｅＶ程度の電圧で５×１０１１〜５×
１０１２／ｃｍ２　程のドウズで注入して、不純物の濃
度を高める。
【００２１】次に図８に示すように、上記第６感光膜４
５を除去した後、第４〜第７イオン注入領域３５，３６
，３９，４０，４３，４４の不純物を活性化させて第７
〜第１２領域４７，４８，４９，５０，５１，５２を形
成する。その次に、通常のＬＯＣＯＳ（Ｌｏｃａｌ　　
Ｕｘｉｄａｔｉｏｎ　　ｏｆ　　Ｓｉｌｉｃｏｎ）工程
によりフィールド酸化膜５４を形成した後、通常のイオ
ン注入方法により上記第９及び第１２領域４９，５２の
所定部分に燐（Ｐ）等を４０ＫｅＶ程度の電圧で１×１
０１５〜１×１０１６／ｃｍ２　程のドウズで注入して
、高電圧及び低電圧ＮＰＮバイポーラトランジスタのコ
レクタ領域を形成するための第８及び第９イオン注入領
域５５，５６を形成する。その次に、上記の方法と同一
な方法により第１０及び第１１領域４７，４８の所定部
分に、第１０及び第１１イオン注入領域５７，５８を形
成する。上記第１０及び第１１イオン注入領域５７，５
８は、二度のイオン注入工程により形成される。硼素と
燐を各々６０ＫｅＶ程度の電圧で１０１２〜１０１３／
ｃｍ２　程のドウズで注入する。
【００２２】次に図９に示すように、上記第１０イオン
注入領域５７及び第１１イオン注入領域５８との間の表
面上に、通常の方法により５００〜１５００Å程の厚さ
の第１ゲート酸化膜５９と第１多結晶シリコン層６１を
形成する。その次に、上記第１０及び第１１領域５０，
５１の所定部分上に、２００〜５００Å程の厚さの第２
ゲート酸化膜６３と第２多結晶シリコン層６５等を形成
する。その次に、上記第８及び第１１領域４８，５１の
所定部分に燐（Ｐ）等の不純物を６０ＫｅＶ程度の電圧
で１×１０１５〜５×１０１５／ｃｍ２　程のドウズで
注入して、第１２及び第１３イオン注入領域７５，７６
を形成する。続いて、上記第７及び第１０領域４７，５
０の所定部分に硼素等の不純物を６０ＫｅＶ程度の電圧
で１×１０１５〜５×１０１５／ｃｍ２　程のドウズで
注入して、第１４及び第１５イオン注入領域７７，７８
を形成する。 この時、上記第９及び第１２領域４９，５２の所定部分
に高電圧及び低電圧ＮＰＮバイポーラトランジスタのエ
ミッタ領域を形成するための第１６及び第１７イオン注
入領域７９，８０が形成される。その次に、上記９及び
第１２領域４９，５２の所定部分に高電圧及び低電圧Ｎ
ＰＮバイポーラトランジスタのベース領域を形成するた
めの第１８及び第１９イオン注入領域８１，８２を上記
第１６及び第１７及び第イオン注入領域７９，８０と所
定部分が重なるように形成する。
【００２３】次に図１０に示すように、上記第８〜第１
９イオン注入領域５６，５７，５８，５９，７５，７６
，７７，７８，７９，８０，８１，８２の不純物を活性
化させる。従って、上記第８及び第８領域５６，５７は
、高電圧及び低電圧ＮＰＮバイポーラトランジスタのコ
レクタ領域６７，６９になり、第１０及び第１１領域５
８，５９は、高電圧ＰＭＯＳ及びＮＭＯＳトランジスタ
のソース及びドレーン領域を形成するための第１及び第
２低濃度領域７１，７３になる。そして第１２及び第１
４イオン注入領域７５，７７は、第１及び第２高濃度領
域８３，８５になり、上記第１及び第２低濃度領域７１
，７３は高電圧ＰＭＯＳ及びＮＭＯＳトランジスタのソ
ース及びドレーン領域９３，９５になる。また、第１３
及び第１５イオン注入領域７６，７８は、低電圧ＰＭＯ
Ｓ及びＮＭＯＳトランジスタのソース及びドレーン領域
８４，８６になり、第１６〜第１９イオン注入領域７９
，８０，８１，８２は高電圧及び低電圧ＮＰＮバイポー
ラトランジスタのエミッタ及びベース領域８７，８８，
８９，９０になる。その次に、上述した構造の全表面に
通常のＣＶＤ方法により酸化膜９１を形成した後、通常
の方法により電極を形成するための窓（ｗｉｎｄｏｗ）
を形成する。続けて、上述した構造の全表面に金属膜を
形成した後、通常の写真平版（ｐｈｏｔｏｌｉｔｈｏｇ
ｒｕｐｈｙ）方法によって電極１００〜１２１を形成す
る。
【００２４】
【発明の効果】本発明によれば、上述したように、同一
な半導体基板に低電圧及び高電圧ＢｉＣＭＯＳトランジ
スタを形成するので、高性能メモリ及び高性能論理を持
つばかりでなく出力及びノイズマージンを高められるよ
うになり多様な機能と駆動電圧を持つようになる。
【００２５】従って、この発明は多様な機能を持つよう
に低電圧及び高電圧ＢｉＣＭＯＳを同一のチップ上に形
成するので電子製品の軽薄短小化を成すことができ、か
つ信号処理速度が速くなるので高速動作をする利点があ
る。
【図面の簡単な説明】
【図１】本発明による半導体装置の断面図である。
【図２】本発明に係る半導体装置の製造工程図である。
【図３】本発明に係る半導体装置の製造工程図である。
【図４】本発明に係る半導体装置の製造工程図である。
【図５】本発明に係る半導体装置の製造工程図である。
【図６】本発明に係る半導体装置の製造工程図である。
【図７】本発明に係る半導体装置の製造工程図である。
【図８】本発明に係る半導体装置の製造工程図である。
【図９】本発明に係る半導体装置の製造工程図である。
【図１０】本発明に係る半導体装置の製造工程図である
。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】　　第１導電性半導体基板の一側に低濃度
    で形成された第２導電性の第７及び第９領域と、上記第
    ７及び第９領域との間に低濃度で形成された第１導電性
    の第８領域と、上記第７、第８及び第９領域の下部と接
    触しこれらの領域と同一な導電性を持つ低濃度の第１、
    第２及び第３領域と、上記第７及び第８領域の所定部分
    にこれらの領域と反対の導電性を有し、高濃度領域とこ
    の高濃度領域を取り囲む低濃度領域とを有するソース及
    びドレーン領域と、上記ソース及びドレーン領域の間の
    表面に第１ゲート酸化膜を介して形成された第１多結晶
    シリコン層と、前記ソース及びドレイン領域と第１多結
    晶シリコン層とに電気的に接触するソース及びドレーン
    電極及びゲート電極と、上記第７及び第８領域に基板電
    圧を印加するための接触電極と、上記第９領域の所定部
    分の表面に形成された低濃度の第１導電性のベース領域
    と、上記ベース領域内に形成された高濃度の第２導電性
    のエミッタ領域と、フィールド酸化膜により上記ベース
    領域と隔離され、上記第３領域に形成された高濃度の第
    ２導電性のコレクタ領域と、上記エミッタ及びコレクタ
    及びベース領域と電気的に接触するエミッタ電極、コレ
    クタ電極及びベース電極とを備える高電圧ＢｉＣＭＯＳ
    素子；及び上記第１導電性半導体基板の他側に形成され
    た低濃度の第２導電性の第１０及び第１２領域と、上記
    第１０及び第１２領域の間に形成された低濃度の第１導
    電性の第１１領域と、上記第１０及び第１１領域の下部
    と接触し、これらの領域と同一な導電性を持つ高濃度の
    第４及び第５及び第６領域と、上記第１０及び第１１領
    域の所定部分に形成されたソース及びドレイン領域と、
    上記ソース及びドレーン領域との間の表面に第２ゲート
    酸化膜を介して形成された第２多結晶シリコン層と、上
    記ソース及びドレーン領域と第２多結晶シリコン層とに
    電気的に接触するソース電極、ドレーン電極及びゲート
    電極と、上記第１０及び第１１領域に基板電圧を印加す
    るための接触電極と、上記第１２領域の所定部分の表面
    に形成された低濃度の第１導電性のベース領域と、上記
    ベース領域に形成された高濃度の第２導電性のエミッタ
    領域と、上記ベース領域とフィールド酸化膜により隔離
    され、上記第６領域と接触して形成された高濃度の第２
    導電性のコレクタ領域と、上記エミッタ及びコレクタ及
    びベース領域と電気的に接触されるエミッタ電極、コレ
    クタ電極及びベース電極とを備える低電圧ＢｉＣＭＯＳ
    素子とから成ることを特徴とする半導体装置。
  2. 【請求項２】　　上記第１ゲート酸化膜が５００〜１５
    ００Åに形成されたことを特徴とする請求項１記載の半
    導体装置。
  3. 【請求項３】　　上記第１及び第３領域を第４、第５及
    び第６領域より厚く形成したことを特徴とする請求項１
    記載の半導体装置。
  4. 【請求項４】　　第１導電性半導体基板の一側の所定部
    分において低濃度の第２導電性の第１及び第３領域を形
    成するためのイオン注入領域を形成する第１工程と、上
    記第１導電性半導体基板の他側の所定部分において高濃
    度の第２導電性の第４及び第６領域との間に高濃度の第
    １導電性の第５領域を形成するためのイオン注入領域を
    形成する第２工程と、上記イオン注入領域の不純物を活
    性化させ第１〜第６領域を形成する第３工程と、上述し
    た構造の全表面にエピタキシャル層を形成する第４工程
    と、上記第１及び第３領域上部のエピタキシャル層に低
    濃度の第２導電性イオン注入領域を形成する第５工程と
    、上記第４及び第６領域上部のエピタキシャル層に低濃
    度の第２導電性イオン注入領域を形成する第６工程と、
    上記第３及び第５領域上部のエピタキシャル層に低濃度
    の第１導電性イオン注入領域を形成する第７工程と、上
    記イオン注入領域を活性化させ第１〜第６領域の上部に
    第７〜第１２領域を形成する第８工程と、上記第９及び
    第１２領域の所定部分にバイポーラトランジスタのコレ
    クタ領域を形成するために、上記第９及び第１２領域の
    所定部分に高濃度の第２導電性の不純物を注入する第９
    工程と、高電圧ＭＯＳトランジスタの低濃度ソース及び
    ドレーン領域を形成するために上記第７及び第８領域の
    所定部分に低濃度の第１及び第２導電性の不純物を注入
    する第１０工程と、上記第７及び第８領域に厚い第１酸
    化膜を形成し、続いて該酸化膜の上部に第１多結晶シリ
    コン層を形成する第１１工程と、上記第１０及び第１１
    領域に第２酸化膜を形成し、続いて該酸化膜の上部に第
    ２多結晶シリコン層を形成する第１２工程と、高電圧及
    び低電圧の第１及び第２導電性ＭＯＳトランジスタのソ
    ース及びドレイン領域を形成するための高電圧及び低電
    圧のバイポーラトランジスタのエミッタ及びベース領域
    を形成するためのイオン注入領域を形成する第１３工程
    と、上記イオン注入領域における不純物を活性化させ電
    極を形成する第１４過程とから成ることを特徴とする半
    導体装置の製造方法。
  5. 【請求項５】　　上記第１工程は、第１導電性の半導体
    基板上に厚いパッド酸化膜と感光膜とを形成する段階と
    、上記第１導電性の半導体の基板の所定部分を露出させ
    る段階と、全表面に第２導電性の不純物をイオン注入す
    る段階と、上記厚いパッド酸化膜と感光膜を除去する段
    階とから成ることを特徴とする請求項４記載の半導体装
    置の製造方法。
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