JPH01111343A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH01111343A JPH01111343A JP62270838A JP27083887A JPH01111343A JP H01111343 A JPH01111343 A JP H01111343A JP 62270838 A JP62270838 A JP 62270838A JP 27083887 A JP27083887 A JP 27083887A JP H01111343 A JPH01111343 A JP H01111343A
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- JP
- Japan
- Prior art keywords
- semiconductor integrated
- integrated circuit
- bonding
- operation device
- circuit operation
- Prior art date
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- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5453—Dispositions of bond wires connecting between multiple bond pads on a chip, e.g. daisy chain
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に消費電力の
大きい論理回路素子を有する半導体集積回路装置の配線
構造に関する。
大きい論理回路素子を有する半導体集積回路装置の配線
構造に関する。
従来の半導体集積回路装置では、電力の供給は、第３図
に示すように、半導体集積回路素子ｌＡ内に形成された
ボンディングパッド２とパッケージのリード端子３間を
拡散工程終了後にボンディングワイヤー４により接続し
て電力の供給源とし、ボンディングパッド２より拡散工
程で形成される配線層１１，１２．１３Ａ、１３Ｂを用
いて論理回路素子全体に電力を供給していた。
に示すように、半導体集積回路素子ｌＡ内に形成された
ボンディングパッド２とパッケージのリード端子３間を
拡散工程終了後にボンディングワイヤー４により接続し
て電力の供給源とし、ボンディングパッド２より拡散工
程で形成される配線層１１，１２．１３Ａ、１３Ｂを用
いて論理回路素子全体に電力を供給していた。
上述した従来の半導体集積回路では、電力を電源用のボ
ンディングパッドから遠い部分に位置する論理回路素子
に供給する場合、拡散工程により形成される配線が長く
なり抵抗が大きくなる。このとき回路素子が動作して電
流が流れると電源配線には、配線抵抗と電流で決まる電
位降下が発生し、電源電位の低下あるいは、接地電位の
浮き上りとなって表われる。これが電源ノイズであり、
同じ電源配線につながる論理回路素子の動作に悪影響を
与えることが多い。この電源ノイズを減らすために、抵
抗を減らそうとして拡散工程により形成される配線の幅
を太くすると、半導体集積回路素子の面積が大きくなる
という欠点がある。
ンディングパッドから遠い部分に位置する論理回路素子
に供給する場合、拡散工程により形成される配線が長く
なり抵抗が大きくなる。このとき回路素子が動作して電
流が流れると電源配線には、配線抵抗と電流で決まる電
位降下が発生し、電源電位の低下あるいは、接地電位の
浮き上りとなって表われる。これが電源ノイズであり、
同じ電源配線につながる論理回路素子の動作に悪影響を
与えることが多い。この電源ノイズを減らすために、抵
抗を減らそうとして拡散工程により形成される配線の幅
を太くすると、半導体集積回路素子の面積が大きくなる
という欠点がある。
本発明の目的は、回路動作素子が受ける電源ノイズによ
る影響を緩和し、かつ素子面積の縮小化された半導体集
積回路装置を提供することである。
る影響を緩和し、かつ素子面積の縮小化された半導体集
積回路装置を提供することである。
本発明の半導体集積回路装置は、半導体基板に形成され
た半導体素子とボンディングパッドとを有する半導体集
積回路装置であって、前記ボンディングパッドの少くと
も一組はボンディングワイヤーにより相互に接続されて
いるものである。
た半導体素子とボンディングパッドとを有する半導体集
積回路装置であって、前記ボンディングパッドの少くと
も一組はボンディングワイヤーにより相互に接続されて
いるものである。
以下本発明の実施例を図面を参照して説明する。
第１図は本発明の一実施例の平面図であり、本発明を半
導体記憶装置に適用した場合である。
導体記憶装置に適用した場合である。
半導体基板に形成された半導体集積回路素子１は表面が
絶縁膜で覆われており、ボンディングパッド２はパッケ
ージのリード端子３とボンディングワイヤー４で接続さ
れている。そして特に同−半導体集積回路素子上の電源
用のボンディングパッド２Ａ、２Ｂ間及び２Ｃ，２Ｄ間
がボンディングワイヤー９，１０により接続されている
。
絶縁膜で覆われており、ボンディングパッド２はパッケ
ージのリード端子３とボンディングワイヤー４で接続さ
れている。そして特に同−半導体集積回路素子上の電源
用のボンディングパッド２Ａ、２Ｂ間及び２Ｃ，２Ｄ間
がボンディングワイヤー９，１０により接続されている
。
第２図は第１図の拡大図であり、入力信号用のボンディ
ングパッド２を有する領域を分割し、拡散工程により形
成される配線層１１Ａ、ＩＩＢを回路動作素子Ａと回路
動作素子Ｂに分割して信号を入力するようにしているた
め、回路動作素子Ａで発生したノイズが回路動作素子Ｂ
に与える影響は小さい。同様に回路動作素子Ｂで発生し
たノイズが回路動作素子Ａに与える影響は小さい。
ングパッド２を有する領域を分割し、拡散工程により形
成される配線層１１Ａ、ＩＩＢを回路動作素子Ａと回路
動作素子Ｂに分割して信号を入力するようにしているた
め、回路動作素子Ａで発生したノイズが回路動作素子Ｂ
に与える影響は小さい。同様に回路動作素子Ｂで発生し
たノイズが回路動作素子Ａに与える影響は小さい。
このように構成された本実施例においては、第３図に示
したように外部入力信号を供給源から離れた回路動作素
子へ供給するための拡散工程により形成される配線層１
３Ａ、１３Ｂは必要なくなるため、半導体集積回路素子
１の面積の縮小を図ることが出来る。例えば、拡散工程
により形成される配線層は厚みが１．Ｑ、＋１ｍ程度で
あり、１００μｍの幅をとるとすると断面積は１００μ
ｍ２である。これに対してボンディングワイヤーは直径
３０μｍ程度であるため断面積は７００μｍ２以上にな
る。このことからボンディングワイヤーのほうが拡散工
程により形成される配線層よりも抵抗を１／７にするこ
とが出来る。加えて拡散工程により形成される配線層は
必要なくなりが、右で２００μｍはど１辺を短くするこ
とが出来る。 このように本実施例では、電力の供給だ
けでなく、外部入力信号を供給源より離れた論理回路素
子に供給する場合に使用することで、信号線の抵抗の低
減を図ることができる。
したように外部入力信号を供給源から離れた回路動作素
子へ供給するための拡散工程により形成される配線層１
３Ａ、１３Ｂは必要なくなるため、半導体集積回路素子
１の面積の縮小を図ることが出来る。例えば、拡散工程
により形成される配線層は厚みが１．Ｑ、＋１ｍ程度で
あり、１００μｍの幅をとるとすると断面積は１００μ
ｍ２である。これに対してボンディングワイヤーは直径
３０μｍ程度であるため断面積は７００μｍ２以上にな
る。このことからボンディングワイヤーのほうが拡散工
程により形成される配線層よりも抵抗を１／７にするこ
とが出来る。加えて拡散工程により形成される配線層は
必要なくなりが、右で２００μｍはど１辺を短くするこ
とが出来る。 このように本実施例では、電力の供給だ
けでなく、外部入力信号を供給源より離れた論理回路素
子に供給する場合に使用することで、信号線の抵抗の低
減を図ることができる。
以上説明したように本発明は、半導体集積回路素子内の
ボンディングパッドの少くとも１組をボンディングワイ
ヤーによって相互に接続することにより、配線の抵抗を
低減できる効果がある。また、本来の外部入力信号用の
ボンディングパッドから離れた部分に外部入力信号用の
ボンディングパッドを設けることが出来るため、論理回
路素子に信号を供給する配線を分割できる。このことか
ら、回路動作素子が受ける一部の回路動作素子が発生す
るノイズによる影響を緩和できるという効果がある。さ
らに拡散工程により形成される配線層を引き回さないた
め、半導体集積回路素子の面積の縮小を図ることができ
るという効果もある。
ボンディングパッドの少くとも１組をボンディングワイ
ヤーによって相互に接続することにより、配線の抵抗を
低減できる効果がある。また、本来の外部入力信号用の
ボンディングパッドから離れた部分に外部入力信号用の
ボンディングパッドを設けることが出来るため、論理回
路素子に信号を供給する配線を分割できる。このことか
ら、回路動作素子が受ける一部の回路動作素子が発生す
るノイズによる影響を緩和できるという効果がある。さ
らに拡散工程により形成される配線層を引き回さないた
め、半導体集積回路素子の面積の縮小を図ることができ
るという効果もある。
第１図は本発明の一実施例の平面図、第２図は第１１の
拡大図、第３図は従来の半導体集積回路装置の一例の平
面図である。 １、ＩＡ・・・半導体集積回路素子、２，２Ａ〜２Ｄ・
・・ボンディングパッド、３・・・リード端子、４．９
．１０・・・ボンディングワイ六・−１１１゜１１Ａ、
ＩＩＢ・・・配線層、１３Ａ、１３Ｂ・・・配線層、Ａ
、Ｂ・・・回路動作素子、Ｃ・・・メモリーセル。
拡大図、第３図は従来の半導体集積回路装置の一例の平
面図である。 １、ＩＡ・・・半導体集積回路素子、２，２Ａ〜２Ｄ・
・・ボンディングパッド、３・・・リード端子、４．９
．１０・・・ボンディングワイ六・−１１１゜１１Ａ、
ＩＩＢ・・・配線層、１３Ａ、１３Ｂ・・・配線層、Ａ
、Ｂ・・・回路動作素子、Ｃ・・・メモリーセル。
Claims (1)
- 半導体基板に形成された半導体素子とボンディングパ
ッドとを有する半導体集積回路装置において、前記ボン
ディングパッドの少くとも一組はボンディングワイヤー
により相互に接続されていることを特徴とする半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62270838A JPH01111343A (ja) | 1987-10-26 | 1987-10-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62270838A JPH01111343A (ja) | 1987-10-26 | 1987-10-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01111343A true JPH01111343A (ja) | 1989-04-28 |
Family
ID=17491712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62270838A Pending JPH01111343A (ja) | 1987-10-26 | 1987-10-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01111343A (ja) |
-
1987
- 1987-10-26 JP JP62270838A patent/JPH01111343A/ja active Pending
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