JPH01112341A - パリティチェック回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 複数ビットのデータが書込まれると共に、該データを書
込むためのアドレスが指示するメモリ領域内の任意のビ
ットが書替えられるビットマップメモリで、任意のビッ
トの書替えが行われないデータのみ選択して、パリティ
チェックを行うパリティチェック回路に関し、 ビット書きがなされない８ビツトのデータを選択して、
パリティチェックを行うことで、可能な限りメモリ素子
によるデータの破壊を検出することを目的とし、 前記ビットマツプメモリを備え、データを書込むアドレ
スとメモリの各チップ毎にデータの各ビットを夫々書込
ませるイネーブル信号を送出して、データ又は任意のビ
ットを書込ませると共に、チエツクビットを作成してパ
リティチェックを行う回路において、チップに供給され
るイネーブル信号が総て“１”の時“１”を送出する検
出手段と、検出手段が“１”を送出した時、ビットマツ
プメモリにデータを書込むアドレスに対応してイネーブ
ルビットを記憶する記憶手段と、ビットマツプメモリか
らデータを読出す際、記憶手段からイネーブルビットを
３売出したアドレスにより、データが続出された時、パ
リティチェックの結果の送出を許可する許可手段を設け
、データの複数のビットの中の任意のビットが書替えら
れていない場合にのみ、パリティチェックを行う構成と
する。

〔産業上の利用分野〕

本発明は複数のビットから構成されるデータが書込まれ
ると共に、該データを書込むためのアドレスが指示する
メモリ領域内の任意のビットが書替えられるビットマツ
プメモリに係り、特に該任意のビットの書替えが行われ
ないデータのみ選択して、パリティチェックを行うパリ
ティチェック回路に関する。

メモリ素子におけるデータの破壊を知るために、メモリ
にデータを書込む時にパリティチェックビットを作成し
て書込み、メモリがらデータを読出す際には、該当する
データのパリティチェックビットを読出して、パリティ
チェックを行うことが一般的に実施されている。

ところで、図形データを記憶させるビットマツプメモリ
には、メモリに書込まれているデータを読出すこと無く
、任意のビットのみを書替えるピント書きがある。即ち
、メモリにデータを書込む場合、通常は例えば８ビット
単位で書込むが、ピント書きを行う場合、８ビツト中の
例えば任意の１ビツトのみ書替えることが行われる。

このようなピント書きが行われた場合、８ビツト毎にパ
リティチェックビットが作成されるため、読出した８ビ
ツトのデータをパリティチェックすると、エラーとなる
。従って、ビット書きされた８ビツトのデータはパリテ
ィチェックが行えない。

しかし、ビット書きされていない８ビツトのデータはパ
リティチェックすることが出来るため、これを選別して
パリティチェックを行うことが望ましい。

〔従来の技術〕

第３図は表示装置の一例を示すブロック図である。

プロセッサ１はＲＯＭ２に格納されているプログラムを
読出して動作し、インタフェース回路３を経て上位装置
から入力されるコマンドや表示データをＲＡＭ４に格納
してから読出す。そして、コマンドを解析したプロセッ
サ１は、表示データをビットマツプメモリ５に一画面分
展開し、表示制御回路６を制御して、このビットマツプ
メモリ５に展開した表示データを読出させ、表示部７に
表示させる。

第４図はビット書きを説明する図である。

ビットマツプメモリ５に展開した表示データが第４図に
示す如く、格子が描画されており、この格子の上に、例
えばＸを書込むとすると、ピッ１ヘマソプメモリ５にＸ
を書込む際、該Ｘを書込むために送出するアドレスで、
ビットマツプメモリ５から例えば８ビット単位にデータ
を読出し、この８ビツトのデータにＸを書込むためのビ
ットを重畳し、再びピントマツプメモリ５に書込む必要
がある。

これは、Ｘをそのままビットマツプメモリ５に書込むと
、Ｘを書込むための８ビツトが書込まれるビットマツプ
メモリ５の領域内のデータが書替えられ、それまで書込
まれていた格子が消去されてしまうからである。従って
、ビットマツプメモリ５に対するアクセスが２回必要で
、時間がかかるため、Ｘを書込む場合、８ビット単位で
無く、Ｘをビットマツプメモリ５に書込む際に、ビット
マツプメモリ５上で対応するビットのみを書替えること
で、ビットマツプメモリ５に対するアクセスを１回で済
ませるようにしている。

第５図はパリティチェック回路の一例を示すブロック図
である。

第５図は第３図のビットマツプメモリ５の詳細ブロック
図である。データをビットマツプメモリｌＯに書込む場
合、端子Ａからプロセッサ１が送出する例えば８ビツト
のデータがレシーバ８に入力し、端子Ｂから書込み信号
が入力する。従って、レシーバ８はイネーブルとなって
、ビットマツプメモリ１０とパリティ作成器１１に、こ
の８ビツトのデータを送出する。

同時に端子Ｅからプロセッサ１が送出するアドレスが、
ビットマツプメモリ１０とパリティメモリ１２に人力し
、端子りからはビットマツプメモリ１０を構成する各チ
ップのライトイネーブル信号が入力し、ビットマツプメ
モリ１０の各チップに供給される。

従って、ビットマツプメモリ１０には、８ビツトのデー
タが書込まれ、この８ビツトのデータに基づき、パリテ
ィ作成器１１はパリティチェックビットを作成して、パ
リティメモリ１２に書込む。

ビットマツプメモリ１０からデータを読出す場合、プロ
セッサ１又は表示制御回路６から、端子Ｅを経てアドレ
スが入力し、端子Ｃを経て読出し信号がドライバ９に入
力する。

従って、ドライバ９はイネーブルとなって、ビットマツ
プメモリ１０から続出された８ビツトのデータを端子Ａ
に送出し、同時にビットマツプメモリ■０から読出され
た８ビツトのデータは、パリティチエッカ１３において
、端子Ｅから入力したアドレスで、パリティメモリ１２
から読出されたパリティチェックビットと共にチエツク
される。

パリティチエッカ１３でパリティチェックを行った結果
、パリティエラーがあれば、フリップフロップ１４に“
１″が送出される。従って、フリップフロップ１４は端
子Ｇから入るクロックによりセットされ、端子Ｆにパリ
ティエラー信号を送出する。

〔発明が解決しようとする問題点〕

上記の如く、従来のビットマツプメモリ１０のメモリ素
子によるデータの破壊を検出するパリティチェック回路
は、例えば８ビット単位のデータがビットマツプメモリ
１０に書込まれる必要がある。従って、ビット書きの如
（、この８ビツトの中の１ビツト乃至７ビツト迄が書替
えられると、パリティメモリ１２に書き込んだパリティ
チェックビットを用いてパリティチエッカ１３がパリテ
ィチェックを行うことが出来ない。

これは、メモリ素子でデータの破壊が無いにもかかわら
ず、パリティエラーが送出されるからである。このため
、ビット書きを行うビットマツプメモリ１０では、パリ
ティチェックを行うことが出来ないという問題がある。

本発明はビット書きがなされない８ビツトのデータを選
択して、パリティチェックを行うことで、ビット書きを
行うビットマツプメモリ１０においても、可能な限りメ
モリ素子によるデータの破壊を検出するようにすること
を目的としている。

〔問題点を解決するための手段〕

第１図は本発明の原理ブロック図である。

第１図は第５図に検出手段１５と記憶手段１６と許可手
段１７を追加したものである。ビットマツプメモリ１０
にデータが書込まれる場合、検出手段１５は端子りから
入力するビットマツプメモリ１０の各チップをイネーブ
ルとするライトイネーブル信号が総て“ド、即ち、デー
タが８ビツト総て書込まれる場合、イネーブルビットと
して“ｌ”を記憶手段１６に送出する。

そして、ライトイネーブル信号がｉ、ｅで“１”で無い
場合、即ち、ビット書きがなされる場合、イネーブルビ
ットを記憶手段１６に送出しない。

記憶手段１６はこのイネーブルビットを端子Ｅから入力
するアドレスで記憶する。

ビットマツプメモリ１０からデータが読出される場合、
端子Ｅから入力するアドレスで、ビットマツプメモリ１
０からデータが読出される。この時、記憶手段１６から
イネーブルビットが読出される場合と、読出されない場
合がある。即ち、ビットマツプメモリ１０から読出され
るデータが書込み時に８ピント書込まれた場合にイネー
ブルビットが読出され、ピント書きされたデータであれ
ばイネーブルビットは読出されない。

許可手段１７は端子Ｃから読出し信号が入力して、デー
タの読出しを指示しており、且つ、記憶手段１６からイ
ネーブルビットが読出された場合、パリティチエッカ１
３の出力をフリップフロップ１４に送出させる二 〔作用〕 上記の如く構成することにより、検出手段１５はデータ
の書込み時に８ビツト総て書込まれたデータを検出して
、記憶手段１６に記憶させ、記憶手段１６はデータ読出
し時に、８ビツト総て書込まれ、正しいパリティチェッ
クが可能なデータを許可手段１７に通知するため、許可
手段１７は正しいパリティチェックが行われた結果をフ
リップフロップ１４を経て端子Ｆに送出させる。従って
、ビット書きを行うビットマツプメモリ１０においても
、可能な限りメモリ素子によるデータの破壊を検出する
ことが出来る。

〔実施例〕

第２図は本発明の一実施例を示す回路のブロック図であ
る。

第５図と同一符号は同一機能のものを示す。データをビ
ットマツプメモリ１０に書込む場合、端子Ａからプロセ
ッサｌが送出する例えば８ビツトのデータがレシーバ８
に入力し、端子Ｂから書込み信号が人力する。従って、
レシーバ８はビットマツプメモリ１０とパリティ作成器
１１に、この８ビツトのデータを送出する。

同時に端子Ｅからプロセッサ１が送出するアドレスがビ
ットマツプメモリ１０とパリティメモリ１２とイネーブ
ルビットメモリ１９に入力し、端子りからはビットマツ
プメモリｌＯを構成する各チップのライトイネーブル信
号が入力し、ビットマツプメモリ１０の各チップと、Ａ
ＮＤ回路１８に供給される。

従って、ビットマツプメモリ１０には、８ビツトのデー
タが書込まれ、この８ビツトのデータに基づき、パリテ
ィ作成器１１はパリティチェックビットを作成して、パ
リティメモリ１２に書込む。

そして、ＡＮＤ回路１８は８ビツト総てをビットマツプ
メモリ１０に書込むためのライトイネーブル信号が入力
するため、“１”をイネーブルビットメモリ１９に送出
する。

ピント書きが行われる場合、端子Ａからは書込むための
ビットのみ入力し、端子りからは該ビットを書込むチッ
プに対するライトイネーブル信号が入力する。従って、
ＡＮＤ回路１８は“０”をイネーブルビットメモリ１９
に送出する。従って、イネーブルビットメモリ１９はビ
ット書きの行われたアドレスのイネーブルビットを消去
する。

ビットマツプメモリ１０からデータを読出す場合、プロ
セッサ１又は表示制御回路６から、端子Ｅを経てアドレ
スがビットマツプメモリ１０とパリティメモリ１２とイ
ネーブルビットメモリ１９に入力し、端子Ｃを経て読出
し信号がドライバ９に入力する。

従って、ドライバ９はイネーブルとなって、ビットマツ
プメモリ１０から読出された８ビツトのデータを端子Ａ
に送出し、同時にビソトマ・７プメモリ１０から読出さ
れた８ビツトのデータはパリティチエッカ１３において
、端子Ｅから人ノｊしたアドレスでパリティメモリ１２
から読出されたパリティチェックビットと共にチエツク
される。

イネーブルビットメモリ１９には、端子Ｅから入力した
アドレスが入力し、イネーブルビットメモリ１９の内容
が読出される。この場合、ビット書きされたアドレスで
あると、イネーブルビットは読出されない。従って、Ａ
ＮＤ回路２０に“０”が入力するため、ＡＮＤ回路２０
は“０″を送出し、ＡＮＤ回路２１はパリティチエフカ
１３の出力を阻止するため、フリップフロップ１４はパ
リティチェック結果の送出を行わない。

イネーブルビットメモリ１９からイネーブルビットが読
出された場合、ＡＮＤ回路２０に“１″が送出され、Ａ
ＮＤ回路２０は端子Ｃから読出し信号が入力しているた
め、“１”を送出し、ＡＮＤ回路２１はパリティチエッ
カ１３の出力をフリップフロップ１４に送出する。従っ
て、パリティチエッカ１３でパリティチェックを行った
結果、パリティエラーがあれば、クリップフロップ１４
に“１”が送出される。従って、フリップフロップ１４
は端子Ｇから入るクロックによりセットされ、端子Ｆに
パリティエラー信号を送出する。

〔発明の効果〕

以上説明した如く、本発明はビット書きがなされない８
ビツトのデータを選択して、パリティチェックを行うこ
とが可能となるため、ビット書きを行うビットマツプメ
モリ１０においても、可能な限りメモリ素子によるデー
タの破壊を検出することが出来る。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す回路のブロック図、 第３図は表示装置の一例を示すブロック図、第４図はビ
ット書きを説明する図、 第５図はパリティチェック回路の一例を示すブロック図
である。 図において、 １はブロモ・ンサ、　　２はＲＯＭ、 ３はインタフェース回路、 ４はＲＡＭ、　　　　　５．１０はビットマツプメモリ
、６は表示制御回路、　７は表示部、 ８はレシーバ、　　　　９はドライバ、１１はパリティ
作成器、１２はパリティメモリ、１３はパリティチエッ
カ、 １４はフリップフロップ、 １５は検出手段、　　　１６は記憶手段、１７は許可手
段、 １８．２０．２１はＡＮＤ回路である。 に）−（Ｉ−ｖ− ＼　　ロー　　　　　リ　　　　　に　　　　悶表ホ若
）己の一例とホず２′口・ソ２図榮　３　ｎ ビ゛・・／ト＠Ｓ　よ畜兇υ月りろＧコ予　４【

Claims (1)

1. 【特許請求の範囲】 複数のビットから構成されるデータが書込まれると共に
   、該データを書込むためのアドレスが指示するメモリ領
   域内の任意のビットが書替えられるビットマップメモリ
   （１０）を備え、該ビットマップメモリ（１０）に該デ
   ータを書込むアドレスを送出すると共に、該ビットマッ
   プメモリ（１０）を構成する各チップ毎に該データの各
   ビットを夫々書込ませるイネーブル信号を送出して、該
   データ又は任意のビットを書込ませると共に、該データ
   毎にパリテイチェックビットを作成した後、該データを
   該ビットマップメモリ（１０）に書込み、該データを該
   ビットマップメモリ（１０）から読出す時は、該データ
   用に作成されたパリテイチェックビットを読出してパリ
   テイチェックを行う回路において、 該全チップに該イネーブル信号が供給されている時検出
   信号を送出する検出手段（１５）と、該検出手段（１５
   ）が検出信号を送出した時、該ビットマップメモリ（１
   ０）にデータを書込むアドレスに対応してイネーブルビ
   ットを記憶する記憶手段（１６）と、該ビットマップメ
   モリ（１０）からデータを読出す際、該記憶手段（１６
   ）からイネーブルビットを読出したアドレスにより、該
   ビットマップメモリ（１０）のデータが読出された時、
   パリテイチェックの結果の送出を許可する許可手段（１
   ７）とを設け、 該ビットマップメモリ（１０）から読出されたデータの
   複数のビットの中の任意のビットが書替えられていない
   場合に、パリテイチェックを行った結果を送出させるこ
   とを特徴とするパリテイチェック回路。