JPH01205357A - メモリエラー検出回路テスト方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔（既　　要〕 本発明は、メモリユニットに格納されたデータのエラー
を検出するエラー検出回路をテストするメモリエラー検
出回路テスト方式に関し、メモリユニットに任意のテス
ト用データを書き込むことができるようにし、メモリエ
ラーを検出する回路をテストする方式を提供することを
を目的とし、 記憶データを格納するデータ部と、該データに対応する
チェックデータを格納するチェックビット部とからなり
、書き込み禁止信号によってデータ部に入力するデータ
の書き込みを禁止する手段を有するメモリユニットと、
該メモリユニットのデータ部に入力するデータの一部と
、チェックビット生成部で生成した該入力データのチェ
ックデータを選択して前記チェックビット部に出力する
データ選択部と、前記メモリユニットのデータ部とチェ
ックビット部のそれぞれ対応するデータを読み出して、
読み出した両データのエラーの有無を検出するデータチ
ェック部とを備えて構成する。

〔産業上の利用分野〕

本発明は、メモリユニットに格納されたデータのエラー
を検出するエラー検出回路をテストするメモリエラー検
出回路テスト方式に関するものである。

メモリユニットに格納されるデータは、データ処理装置
のプログラム、入出力するデータ、あるいは処理の中間
データ等であって、メモリユニットのエラーの発生は、
データ処理装置における処理データの信頼度を失わせる
。

そのため、メモリユニットから読み出されるデータに対
して、ＥＣＣ（Ｅｒｒｏｒ　　Ｃｈｅｃｋ　ａｎｄ　’
Ｃｏｒｒｅｃｔ）　＋　あるいはパリティチエツクを行
ってエラー検出を行っている。

これらのチエツク回路が十分に機能していないと、メモ
リユニットに格納されたデータの信頼度は保障されなく
なるので、チエツク回路は常に確実な機能の保障が要求
される。

〔従来の技術〕

第３図は従来のメモリエラーを検出回路のテスト方法を
説明する図である。

以下、先ず、メモリデータのエラーが修復される過程を
説明する（第３図のチェックデータ用レジスタ５とデー
タ選択部６は無視し、メモリユニット１のチェックビッ
ト部１２の出力はデータチェック部３に直結される）。

第３図に示すように、メモリユニット１はデータ部１１
とチェックビット部１２とを有し、例えば１６ビツトの
書き込みデータが入力すると、データ部１１に書き込ま
れるとともに、チェックビット生成部２、例えばＥＣＣ
回路であれば入力データ１６ビツトに対する６ビツトの
冗長データをチェックデータとして生成する。

そして、メモリユニット１のチェックビット部１２に格
納される。

メモリユニットに格納されたデータは読み出される時、
データチェック部３でチエツクされ、エラーが検出され
ると、データチェック部３はエラー信号を発生して図示
しないエラー処理部に通知し、データ修正部４にはエラ
ー修正情報を送出する。

そして、Ｓ売み出されたデータに１ビツトのエラーが生
じていても、データ修正部４はデータチェック部３から
送出されたエラー修正情報に基づいてデータを修復する
。

次いで、このエラー検出回路のテスト方法を説明する。

第３図のようにチェックデータ用レジスタ５とデータ選
択部６を接続する。

そして、データ選択部６はデータチェック部３のテスト
の時、チェックデータ用レジスタ５に格納された任意の
データを選択し、メモリユニット１のデータ部１１から
読み出したデータとチェックデータ用レジスタ６から読
み出したチェックデータがデータチェック部３に送出さ
れる。

データチェック部３は、メモリユニットｌのデータ部１
１から入力したデータとデータ選択部６から入力したデ
ータとの相応性をチエツクし、検出回路の検出機能を確
認する。

〔発明が解決しようとする課題〕

この従来の方式では、チェックデータ用レジスタ、デー
タ選択部を付加することになり、回路が複雑になるとと
もに、メモリユニットからのデータの読み出しタイミン
グと、チェックデータ用レジスタからの読み出しタイミ
ングとは通常界なるので、このタイミングを一致させる
のが困難である。

しかも、付加したチェックデータ用レジスタ、データ選
択部の制御が煩わしい。

本発明はこのような点に鑑みて創作されたものであって
、メモリユニットに任意のテスト用データを書き込むこ
とができるようにし、メモリエラーを検出する回路をテ
ストする方式を提供することを目的としている。

〔課題を解決するための手段〕

上記した目的を達成するため、記憶データを格納するデ
ータ部と、チェックビット部とからなり、データ部に人
力するデータの書き込みを禁止する手段を有するメモリ
ユニットと、入力するデータの一部と、チェックビット
生成部で生成したチェックデータを選択して出力するデ
ータ選択部と、メモリユニットを制御するメモリ制御部
とからなり、前記メモリユニットから読み出したデータ
部とチェックデータ部のデータの相応性ををデータチェ
ック部で比較チエツクする。

〔作　用〕

通常のプログラム処理するアドレス領域（プログラム領
域）と、テスト用データのアドレス領域（テスト用領域
）の２つのアドレス領域からメモリユニットの１つのデ
ータをアクセスできるようにする。

プログラム領域のアドレスでデータを書き込む場合、プ
ログラム領域／テスト用領域デコード回路によりプログ
ラム領域選択信号が送出され、メモリユニット内のデー
タ部には書き込みたいデータが書き込まれるとともに、
チェックビット部にはデータ部に書き込まれたデータに
相応するチェックデータが言き込まれる。

エラー検出回路のテストに使用するテスト用領域でデー
タを書き込む場合、プログラム領域／テスト用領域デコ
ード回路により、テスト用領域選択信号が送出され、デ
ータ部には書き込み禁止信号によって書き込まれず、プ
ログラム領域で書かれたデータはそのままであるが、そ
のデータに対応するチェックビット部には任意のデータ
を書き込むことが可能である。

このような操作によって、メモリユニット内のデータ部
、チェックビット部の全てのピットに任意のデータを書
き込むことができる。　そして、テストで、このメモリ
ユニットからテスト用データとして読み出した時、メモ
リ制御部の制御プログラムによって、読み出されたデー
タが経由するデータチェック部の動作確認が詳細且つ容
易に可能となる。

〔実施例〕

第１図は本発明のメモリエラー検出回路テスト方式の一
実施例の構成を示すブロック図、第２図はメモリユニッ
トの書き込み／読み出しを説明する図である。

なお、全図を通じて同一符号は同一対象物を示す。

メモリユニット１は、プログラム領域とテスト用領域の
アドレスで同じ１つのデータをアクセスすることができ
る。

プログラム領域／テスト用領域デコード回路りはメモリ
ユニット１に両頭域からアクセスするアドレスが入力す
ると、そのアドレスがプログラム領域かテスト用領域か
を弁別してプログラム領域選択信号Ｐあるいはテスト用
領域選択信号Ｔをオア回路８を介してメモリ制御部１０
へ送出する。

テスト用領域からのアドレスはこのテスト用領域選択信
号Ｔはメモリユニット１の書き込み禁止信号にとなる。

プログラム領域のアドレスで任意のデータを書き込む場
合、データ部１１に書き込みたいデータ（ＤＢＯＯ〜Ｄ
Ｂ１５）１６ビソトを書き込みデータ線に出力する〔第
２図（ａｌ参照〕。

メモリユニットｌのデータ部１１には直接そのデータが
人力される。

一方、同じデータはチエツクピット生成部２でチェック
データ（ＣＢＯ〜ＣＢ５）６ビツトが生成され、データ
選択部７でこのチェックデータが選択されて、メモリユ
ニット１のチェックビット部１２に入力する。

即ち、この状態ではメモリ制御部１０は制御線Ｃを制御
してメモリユニット１に書き込み動作をし、また、書き
込み禁止信号線には「０」となっており、データ部１１
に書き込まれる。

次ぎにテスト用領域のアドレスで任意のデータを書き込
む場合は、チェックビット部１２に書き込みたいテスト
用データ（ＤＢＯＯ〜ＤＢＯ５）を書き込みデータ線に
出力すると、データ選択部７で選択され、チェックビッ
ト部１２に入力する〔第２図（Ｃ１参照〕。

この状態でメモリ制御部１０は制御線Ｃを制御してメモ
リユニット１に書き込み動作をさせる。

但し、書き込み禁止信号線には「１」となっており、デ
ータ部１１には何も書き込まれず、もとのデータが残っ
て、チェックビット部１２にのみ書き込まれる。

上記したように、メモリユニット１のデータ部１１、チ
ェックビット部１２は共に任意のデータが書き込むこと
ができる。

−そして、メモリユニット１からデータのｊ売み出しを
行うことによって、データチエ’）り部３のエラー通知
機能およびデータ修正部４のデータ修正機能が全てのデ
ータパターンについてチエツク可能となる〔第２図（ｂ
）〕。

なお、データチェック部３は、ＦＣＣとパリティチエツ
ク等があるが、データ修正機能がないパリティチエツク
の場合は、データ修正部４は接続されない。

また、オア回路８によってプログラム領域選択信号、テ
スト用領域選択信号いずれの信号でもメモリ制御部１０
が駆動される。

〔発明の効果〕

以−Ｆ述べてきたように、本発明によれば、メモリ制御
部が行う制御プログラムによって僅かな付加回路でエラ
ー検出回路の十分なテスト効果を得ることができ、更に
テスト工数の削減、ハードウェアの信頼性の向上に顕著
な効果があり、工業的には極めて有用である。

【図面の簡単な説明】

第１図は本発明のメモリエラー検出回路テスト方式の一
実施例の構成を示すブロック図、第２図はメモリユニッ
トの書き込み／読み出しを説明する図、 第３図は従来のメモリエラー抄出回路のテスト方法を説
明する図である。 図において、 ■はメモリユニット、 ２はチェックビット生成部、 ３はデータチェック部、 ７はデータ選択部、 １０はメモリ制御部、 ｌ】はデータ部、 １２はチェックビット部を示す。 （ａ）葛ｊ込汗 （ｂ）　客を々１スし ＷｉＺ　　図

Claims (1)

【特許請求の範囲】
1. 記憶データを格納するデータ部（１１）と、該データに
   対応するチェックデータを格納するチェックビット部（
   １２）とからなり、書き込み禁止信号によってデータ部
   （１１）に入力するデータの書き込みを禁止する手段を
   有するメモリユニット（１）と、該メモリユニット（１
   ）のデータ部（１１）に入力するデータの一部と、チェ
   ックビット生成部（２）で生成した該入力データのチェ
   ックデータを選択して前記チェックビット部（１２）に
   出力するデータ選択部（７）と、前記メモリユニット（
   １）のデータ部（１１）とチェックビット部（１２）の
   それぞれ対応するデータを読み出して、読み出した両デ
   ータのエラーの有無を検出するデータチェック部（３）
   とを備えたことを特徴とするメモリエラー検出回路テス
   ト方式。