JPH01112342A

JPH01112342A - 論理回路のシミュレーション方法

Info

Publication number: JPH01112342A
Application number: JP62269350A
Authority: JP
Inventors: Shigeru Takasaki; 高崎　茂
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-10-27
Filing date: 1987-10-27
Publication date: 1989-05-01
Anticipated expiration: 2011-03-21
Also published as: JPH0827743B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、論理回路のシミュレーション方法に関する。

〔従来の技術〕

従来、この種の論理回路のシミュレーションを実行する
論理シミュレータは、ソフトウェアあるいはハードウェ
アで実現される（ニせよ、１個の被モデルでは１個分の
シミュレーションしか実行出来なかった。（例えば、佐
々木他の１７・ミックスト・レベル・シミュレータ・フ
ォー・ラージ・ディジタル・システム・ロジック・ベル
フィケーンヨン（Ａ　Ｍｉｘｅｄ　ＬｅｖｅｌＳｉｍｕ
ｌａｔｅｒ　ｆｏｒ　Ｌａｒｇｅ　Ｄｉｇｉｔａｌ　Ｓ
ｙｓｔｅｍＬｏｇｉｃ　Ｖｅｒｉｆｉｃａｔｉｏｎ　）
”　１７ｔｈ　ＤＡ　Ｃｏｎｆ。

ｐｐ、　６２６−６３−３（１９８０））以下余日〔発明が解決しようとする問題点〕上述した従来の論理シミュレータは、シミュレータ上に
１モデル分のデータのみ格納するため、実行時には１モ
デル分のみの演算しか行なえない。そのため、故障シミ
ュレーションのように、同一回路に対して多数の故障を
シミュレーションしなければならないものＣ：対しては
。

極めて多大な時間が掛るという欠点がある。

〔問題点を解決するための手段〕

本発明による論理回路のシミュレーション方法は２回路
の素子（素子とはゲート、機能ブロック等）および素子
間の接続情報として１モデル分のデータのみ使用し、ｋ
（ｋ≧２）個の素子の演算機構により同時に最大に個の
シミュレーションを実行し、論理の伝播をに個の対応す
るモデル番号及び論理値によって行ない、イベントが起
った素子のみシミュレーションの対象とする。

又２本発明では、接続情報を含んだ被モデルをｎ個のサ
ブモデルに分割し、ｎ個のサブモデ−ルを同時（−実行
する。

更に２本発明では、素子をプライマリー入力からプライ
マリ−出力、あるいはレジスタからレジスタに向ってラ
ンク付し、ランク単位で実行する。

〔実施例〕

次に１本発明の実施例について図面を参照して説明する
。

第２図を参照すると２本発明のシミュレーション方法を
説明するために使用される論理回路は、プライマリ−入
力端子１’０　、１１　、１２及び１６とプライマリ−
出力端子５０　、５１とを有し、それらの間に論理回路
を構成する素子２０．３０及び４０が接続されている。

プライマリ−入力端子１０は信号線６０を介して素子３
０の一方の入力端子に接続され、プライマリ−入力端子
１１及び１２はそれぞれ信号線６１及び６２を介して素
子２０の第１及び第２の入力端子に接続され、プライマ
リ−入力端子１６は信号線６３を介して素子４０の一方
の入力端子に接続されている。素子２０の出力端子は信
号線６４を介して素子３０の他方の入力端子に接続され
、信号線６５％介して素子４０の他方の入力端子に接続
されている。素子３０の出力端子は信号線６６を介して
プライマリ−出力端子５０（−接続され、素子４０の出
力端子は信号線６７を介してプライマリ−出力端子５１
（＝接続されている。

第２図中の左側の■〜■で示されるパターンは、それぞ
れ本論理回路をシミュレーションする際に使用されるテ
スト・データ（パターン）であり、右側の■〜■で示さ
れるパターンは。

それぞれ本論理回路をシミュレーションした結果を示す
Ｚ結果データ（パターン）である。

又、ランクは９図示の如く、プライマリ−入力端子から
プライマリ−出力端子に向ってふられている。すなわち
、プライマリ−入力端子１０．１１．１２及び１３には
ランク１が、素子２０（二はランク２が、素子３０及び
４０にはランク３が、プライマリ−出力端子５０及び５
１にはランク４がふられている。

第１図は本発明によるシミュレーション方法を説明する
ための図である。第１図（二おいて。

素子群２１〜２３．３１〜３３及び４１〜４３は、それ
ぞれ第２図の素子２０．３０及び４０に対応している。

素子群２０〜２３．３０〜３３及び４０〜４６は、シミ
ュレーション時には素子の演算Ｃ：対応している。本例
では、素子群の個数には４個となっている（ｋ＝４）が
、この個数には２以上の任意の個数に設定できる。従っ
て２本例では、第２図に示された４つのテスト・パター
ン■〜のを、以下に詳細に述べるように、同時に輪環シ
ミュレーションすることができる。

次（−１本発明によるシミュレーション方法（第１図）
で、第２図Ｃ：示された論理回路を。

テスト・パターン■〜■で論理シミュレーションする場
合の動作について説明する。

１）まず、ランク１のプライマジー入力端子１０〜１６
にテスト・パターン■〜■が設定される。

１１）これらテスト・パターン■〜■は、信号線６０〜
６６を伝って、ランク２および６の素子の演算機構に伝
わる。テスト・パターン■〜■は、それぞれ第３図に示
されるように。

素子の演算機構２０〜２３．３０〜３３゜４０〜４３に
対応して伝わる。

１ｉｉ）　　ランク１での論理値伝播が終ると、ランク
２の素子群２０〜２５の演算が行われる。この素子群２
０〜２３の演算は、同時に行われる。ここで、素子群２
０〜２３の出力が前状態に比べて変化しているか否か、
換言すればイベントが発生しているか否かを調べる。本
例の場合、素子群２０〜２３の初期値を０″とすると、
素子２０，２２．２３が変化した形になる。従っで、素
子２０，２２．２３の出力が、それぞれ次のランク（ラ
ンク３）の素子３０，３２．３３及び４０　、４２　、
４３に伝播する。伝播時には、対応するモデル番号と論
理が伝わる。

ｉｖ）　ランク２での演算が終わると、ランク６の素子
群３０〜３３．４０〜４３の演算が同時（二行われ、そ
れらの演算結果がプライマリ−出力端子５０．５１に伝
播する。

第３図（−は、各パターンが各ランクで、どの素子演算
機構（＝対応し、論理シミュレーションされていくかの
様子が示されている。

この様に２本発明のシミュレーション方法では、同時に
複数個のテスト・パターンを論理シミュレーションする
ことができる。

第４図は第２図の素子入力に定義された０゜１−縮退故
障を示している。ｆｌ　ｒ　ｆ２は、それぞれ素子２０
の第１の入力端子（二定後された〇−縮退故障、１−縮
退故障を示しｒｆ５は素子２０の第２の入力端子（二定
後された１−縮退故障を示す。同様に＋ｆ４＋ｆ５は、
それぞれ素子６０の一方の入力端子に定義された〇−縮
退故障、１−縮退故障を示しｒｆ６は素子３０の他方（
一定義された１−縮退故障を示す。更に＋ｆ８は素子４
０の一方の入力端子に定義された〇−縮退故障を示し＋
　　ｆ７　＋　ｆ９は、それぞれ素子４０の他方の入力
端子（二定後された〇−縮退故障。

１−縮退故障を示す。

第５図は第４図のテスト・パターン■（二対して、ラン
ク２の素子２０の入力での故障ｆｉ＋ｆ２　ｒ　ｆ５が
シミュレーションされる例を示している。

１）ランク１の入力端子に設定されたテスト・パターン
■は、ランク２および３の素子の演算機構に伝わる。

ＩＩ）ランク２の素子２０は正論理シミュレーションに
使用され、素子２１．２２及び２３には、それぞれ〇−
縮退故＠ｆ＋、１−縮退故障ｆ２及び１−縮退故障ｆ３
が設定される。

山）故障設定されると、ランク２の素子２０〜２３は同
時にシミュレーションされる。素子２０の正論理シミュ
レーションの値と異なる素子は、素子２１のみであるか
ら、この〇−縮退故障ｆ１が次のランク（ランク３）の
素子３１．４１に伝わる。伝播時には、対応するモデル
番号と故障番号（本例では、１番目のモデルで、〇−縮
退故障ｆ１）が伝わる。

ｉｖ）次に、ランク３で、正論理シミュレーションと伝
播した〇−縮退故障ｆ１のシミュレーションが同時に実
行され、結果が比較される。

その結果、素子３１の出力のみ正論理の値と異なるので
、〇−縮退故障ｆ１は、プライマリ−出力端子５０まで
伝播し、故障検出されたことになる。

第６図（二は、同様に、第４図のテスト・パターン■に
対して、ランク３の素子６０の入力での故障ｆ４　ｒ　
ｆ５　ｔ　ｆ６をシミュレーションする例が示されてい
る。この例では、１−縮退故障ｆ６が検出される。

以上のよう（二１本発明によれば、複数の故障（一般に
は、（ｋ−１）個の故障１本例では６個の故障）を同時
（ニシミュレーションすることができる。

本実施例では、規模の小さい論理回路に適用した例を示
したが、大規模な論理回路（二対しては１回路をｎ個の
サブモデルに分割して、ランクの等しいサブモデル内の
素子を同時にシミュレーションすれば、処理速度は更に
速くなる。

この様な分割による割付は、演算機構をハードウェア化
して実行する場合、特Ｃ：有効である。

〔発明の効果〕

以上説明したように本発明は、ｋ（ｋ≧２）個の演算機
構を有することにより、論理シミュレーション時にはに
個のテスト・パターンを同時にシミュレーションでｆｉ
、　故障シミュレーション時には（ｋ−１）個の故障を
同時にシミュレーションできるという効果がある。

【図面の簡単な説明】

第１図は本発明（：よるシミュレーション方法を説明す
るための図、第２図は本発明のシミュレーション方法を
説明するために使用される論理回路を示す回路図、第３
図は第１図の回路を用いて、複数のテスト・パターンに
対する複数のモデルの演算過程を示す図、第４図は第２
図に示された論理回路の素子入力に定義された故障を示
す図、第５図は第４図の回路を用いて。テスト・パターン■に対するランク２の素子の入力での
故障ｆ１　＋　ｆ２　＋　ｆ３をシミュレーション子の
入力での故障ｆ４　、ｆ５　＋　ｆ６をシミュレーショ
ンする例を示す図である。１０〜１３・・・プライマリー入力、２０〜２３゜３０
〜３３．４０〜４３・・・素子、５０．５１・・・プラ
イマリ−出力端子、６０〜６７・・・素子間の信号線。第２図 −ランク第６図 −一ランク０１００ロコー３図

Claims

【特許請求の範囲】１、回路の素子および素子間の接続情報として１モデル
分のデータのみを使用し、ｋ（ｋ≧２）個の素子の演算
機構により同時に最大ｋ個のシミュレーションを実行し
、論理の伝播をｋ個の対応するモデル番号及び論理値に
よって行ない、イベントが起った素子のみシミュレーシ
ョンの対象とする論理回路のシミュレーション方法。２、接続情報を含んだ被モデルをｎ個のサブモデルに分
割し、ｎ個のサブモデルを同時に実行する特許請求の範
囲第１項に記載の論理回路のシミュレーション方法。３、素子をプライマリー入力からプライマリー出力、あ
るいはレジスタからレジスタに向ってランク付し、ラン
ク単位で実行する特許請求の範囲第１項又は第２項に記
載の論理回路のシミュレーション方法。