JPH03159269A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03159269A JPH03159269A JP1299948A JP29994889A JPH03159269A JP H03159269 A JPH03159269 A JP H03159269A JP 1299948 A JP1299948 A JP 1299948A JP 29994889 A JP29994889 A JP 29994889A JP H03159269 A JPH03159269 A JP H03159269A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- conductivity type
- bipolar transistor
- well
- channel mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は半導体装置に関するものであり、特にアナログ
およびディジタルが共存する半導体装置に関するもので
ある。
およびディジタルが共存する半導体装置に関するもので
ある。
〈従来の技術〉
集積回路技術の著しい進歩及びそれらを各電子機器に適
用する技術が進歩するに伴いバイポーラトランジスタと
ＭＯＳ）ランジスタの双方の特性を活用したＢ ｉ−Ｃ
ＭＯＳ集積回路が開発され、実用化されている。
用する技術が進歩するに伴いバイポーラトランジスタと
ＭＯＳ）ランジスタの双方の特性を活用したＢ ｉ−Ｃ
ＭＯＳ集積回路が開発され、実用化されている。
第２図および第３図は従来から用いられているこの種の
半導体装置の模式断面図である。第２図において、Ｐ型
半導体基板１の表面にはｎ゛埋め込み層２およびｐ＋埋
め込み層３が形成され、その埋め込み層上に被着された
ｎ−エピタキシャル層４に、ｎ−ウェル層５、ｐ−ウェ
ル層６がそれぞれ形成されている。ｎ−エピタキシャル
層４には、コレクタ拡散層７、ベース拡散層８、ｎ゛エ
ミツタ層９よりＮＰＮバイポーラトランジスタが形成さ
れ、ｎ３工ミツタ層９にはｎ型ポリシリコンよりなる電
極１０が形成されている。
半導体装置の模式断面図である。第２図において、Ｐ型
半導体基板１の表面にはｎ゛埋め込み層２およびｐ＋埋
め込み層３が形成され、その埋め込み層上に被着された
ｎ−エピタキシャル層４に、ｎ−ウェル層５、ｐ−ウェ
ル層６がそれぞれ形成されている。ｎ−エピタキシャル
層４には、コレクタ拡散層７、ベース拡散層８、ｎ゛エ
ミツタ層９よりＮＰＮバイポーラトランジスタが形成さ
れ、ｎ３工ミツタ層９にはｎ型ポリシリコンよりなる電
極１０が形成されている。
また、ｐ−ウェル層６にはｎチャンネルＭＯＳソース／
ドレイン層１１がｎ型不純物の拡Ｗｌによって形成され
、ゲート酸化膜１４上にはポリシリコンからなるゲート
電極１０を備えたｎチャンネルＭＯ３が形成され、ｎ−
ウェル層５にはｐチャンネルＭＯＳソース／ドレイン１
２がｐ型不純物の拡散によって形成され、ゲート酸化膜
１４上にはポリシリコンからなるゲート電極１０を備え
たｐチャンネルＭＯ３が形成されている。このように同
一半導体基板にＢ ｉ −ＣＭＯ３が構成されている。
ドレイン層１１がｎ型不純物の拡Ｗｌによって形成され
、ゲート酸化膜１４上にはポリシリコンからなるゲート
電極１０を備えたｎチャンネルＭＯ３が形成され、ｎ−
ウェル層５にはｐチャンネルＭＯＳソース／ドレイン１
２がｐ型不純物の拡散によって形成され、ゲート酸化膜
１４上にはポリシリコンからなるゲート電極１０を備え
たｐチャンネルＭＯ３が形成されている。このように同
一半導体基板にＢ ｉ −ＣＭＯ３が構成されている。
第３図において、Ｐ型半導体基板１の表面にはｎ゛埋め
込み層２およびｐ°埋め込み層３が形成され、その埋め
込み層上に被着されたｎ−エピタキシャル層４に、ｎ−
ウェル層５、ｐ−ウェル層６がそれぞれ形成されている
。
込み層２およびｐ°埋め込み層３が形成され、その埋め
込み層上に被着されたｎ−エピタキシャル層４に、ｎ−
ウェル層５、ｐ−ウェル層６がそれぞれ形成されている
。
ｎ−ウェル層５には、コレクタ拡散層７、ベース拡散層
８、ｎ“エミツタ層９によりＮＰＮバイポーラトランジ
スタが形成され、ｎ゛エミツタ層９はｎ型ポリシリコン
よりなる電極１０が形成されている。
８、ｎ“エミツタ層９によりＮＰＮバイポーラトランジ
スタが形成され、ｎ゛エミツタ層９はｎ型ポリシリコン
よりなる電極１０が形成されている。
また、Ｐ−ウェル層６にはｎチャンネルＭＯＳソース７
１１４７層１１がｎ型不純物の拡散によって形成され、
ゲート酸化膜１４上にはポリシリコンからなるゲート電
極１０を備えたｎチャンネルＭＯ３が形成されている。
１１４７層１１がｎ型不純物の拡散によって形成され、
ゲート酸化膜１４上にはポリシリコンからなるゲート電
極１０を備えたｎチャンネルＭＯ３が形成されている。
上記ＮＰＮ ）ランジスタが形成されている以外のｎ−
ウェル層５にはｐチャンネルＭＯＳソース／ドレイン１
２がｐ型不純物の拡散によって形成され、ゲート酸化膜
１４上にはポリシリコンからなるゲート電極１０を備え
たｐチャンネルＭＯ３が形成されている。このように同
一半導体基板にＢｉ−ＣＭＯ３が構成されている。
ウェル層５にはｐチャンネルＭＯＳソース／ドレイン１
２がｐ型不純物の拡散によって形成され、ゲート酸化膜
１４上にはポリシリコンからなるゲート電極１０を備え
たｐチャンネルＭＯ３が形成されている。このように同
一半導体基板にＢｉ−ＣＭＯ３が構成されている。
〈発明が解決しようとする課題〉
従来、アナログとディジタルの二つ以上の集積回路を使
用していたシステムがこのようなりｉＣＭＯ３Ｈ半導体
の実現によって１チツプ化が可能となってきている。
用していたシステムがこのようなりｉＣＭＯ３Ｈ半導体
の実現によって１チツプ化が可能となってきている。
上記第２図に示した従来構造のＢｉ−ＣＭＯ３半導体装
置のバイポーラトランジスタのコレクタにはｎ−エピタ
キシャル層を用いており、アナログ特性を重視した構造
である。エピタキシャル層の濃度や厚さを制御すること
によりアナログ回路部の保証耐圧を制御することができ
る。従って、この構造を採用することによりアナログ回
路部は、従来システムに使用されていた多くのアナログ
回路の性能（保証耐圧＞１２Ｖ）を満足する。しかし、
この構造のバイポーラトランジスタはコレクタ濃度が低
いため、ベース拡散の深さを浅くすることができず、ま
た遮断周波数を高くすることができないため、Ｂ１−Ｃ
ＭＯＳディジタル回路は高速化できず、従って、ディジ
タル回路部の性能向上は望めない。
置のバイポーラトランジスタのコレクタにはｎ−エピタ
キシャル層を用いており、アナログ特性を重視した構造
である。エピタキシャル層の濃度や厚さを制御すること
によりアナログ回路部の保証耐圧を制御することができ
る。従って、この構造を採用することによりアナログ回
路部は、従来システムに使用されていた多くのアナログ
回路の性能（保証耐圧＞１２Ｖ）を満足する。しかし、
この構造のバイポーラトランジスタはコレクタ濃度が低
いため、ベース拡散の深さを浅くすることができず、ま
た遮断周波数を高くすることができないため、Ｂ１−Ｃ
ＭＯＳディジタル回路は高速化できず、従って、ディジ
タル回路部の性能向上は望めない。
一方、第３図に示した従来構造のＢ ｉ −ＣＭＯ３半
導体装置のバイポーラトランジスタのコレクタにはｐチ
ャンネルＭＯ３を形成するｎ−ウェルと同一のｎ−ウェ
ルが使用され、濃度は約１〜５Ｅ１６である。この濃度
を高くするにしたがって、後工程におけるベースの拡散
の深さを浅くすることができ、高速Ｂ１−ＣＭＯＳディ
ジタル回路の性能向上に必要な高い遮断周波数をもった
バイポーラトランジスタが実現できるため、ディジタル
回路部の性能向上を図ることができる。しかし、この場
合保証できる耐圧はコレクタ濃度が高くなるにしたがっ
て、低下するため、アナログ回路部は従来システムに使
用されていたアナログ回路の性能に比べ低下する。
導体装置のバイポーラトランジスタのコレクタにはｐチ
ャンネルＭＯ３を形成するｎ−ウェルと同一のｎ−ウェ
ルが使用され、濃度は約１〜５Ｅ１６である。この濃度
を高くするにしたがって、後工程におけるベースの拡散
の深さを浅くすることができ、高速Ｂ１−ＣＭＯＳディ
ジタル回路の性能向上に必要な高い遮断周波数をもった
バイポーラトランジスタが実現できるため、ディジタル
回路部の性能向上を図ることができる。しかし、この場
合保証できる耐圧はコレクタ濃度が高くなるにしたがっ
て、低下するため、アナログ回路部は従来システムに使
用されていたアナログ回路の性能に比べ低下する。
このようにバイポーラトランジスタのデバイスの形状の
違いにより、その特性が異なる。従って従来のＢ ｉ−
ＣＭＯ３技術では用いる回路がアナログ回路あるいはデ
ィジタル回路のどちらを重視するかによりその半導体装
置の構造を変えなければならないという欠点があった０
本発明はこのような点を解決する。
違いにより、その特性が異なる。従って従来のＢ ｉ−
ＣＭＯ３技術では用いる回路がアナログ回路あるいはデ
ィジタル回路のどちらを重視するかによりその半導体装
置の構造を変えなければならないという欠点があった０
本発明はこのような点を解決する。
く課題を解決するための手段〉
本発明の半導体装置は、第１導電型半導体基板上に形成
された第２導電型エピタキシャル層内に第１導電型ウェ
ルと第２導電型ウェルが形成され、第２導電型チャネル
ＭＯＳトランジスタが上記第１導電型ウェル内に、第１
導電型チャネルＭＯＳトランジスタが上記第２導電型ウ
ェル内にそれぞれ形成された半導体装置において、バイ
ポーラトランジスタが上記第２導電型エピタキシャル層
内と上記第２導電型ウェルとは別の第２導電型つ工ル内
との双方に形成されていることを特徴としている。
された第２導電型エピタキシャル層内に第１導電型ウェ
ルと第２導電型ウェルが形成され、第２導電型チャネル
ＭＯＳトランジスタが上記第１導電型ウェル内に、第１
導電型チャネルＭＯＳトランジスタが上記第２導電型ウ
ェル内にそれぞれ形成された半導体装置において、バイ
ポーラトランジスタが上記第２導電型エピタキシャル層
内と上記第２導電型ウェルとは別の第２導電型つ工ル内
との双方に形成されていることを特徴としている。
ここで第１とはｐ型あるいはｎ型、第２とはｎ型あるい
はｐ型を示す。
はｐ型を示す。
〈作用〉
本発明の半導体装置には、コレクタにエピタキシャル層
を用いたバイポーラトランジスタとｎ−ウェルを用いた
バイポーラトランジスタが同一半導体基板上に形成され
ているので、アナログ回路及びディジタル回路のそれぞ
れの機能に適したバイポーラトランジスタを形成するこ
とができる。
を用いたバイポーラトランジスタとｎ−ウェルを用いた
バイポーラトランジスタが同一半導体基板上に形成され
ているので、アナログ回路及びディジタル回路のそれぞ
れの機能に適したバイポーラトランジスタを形成するこ
とができる。
〈実施例〉
第１図は本発明による一実施例による半導体装置の模式
断面図である。Ｐ型半導体基板１上にバイポーラトラン
ジスタ及びＰチャンネルＭＯＳトランジスタの形成され
る領域にアンチモン、砒素等のｎ型不純物が高濃度に拡
散されることにより、ｎ゛埋め込み層２が形成され、ま
たｎチャンネルＭＯＳトランジスタの形成される領域に
ボロン等のｐ型不純物が高濃度に拡散されることにより
、ｐ゛埋め込み層３が形成される。上記のように形成さ
れたｎ゛埋め込み層２およびｐ゛埋め込み層３上にｎ−
エピタキシャル層４を成長させる。次に上記エピタキシ
ャル層４の表面にホトレジストを塗布され、そのホトレ
ジスト膜にｐチャンネルＭＯＳトランジスタ及びディジ
タル回路用バイポーラトランジスタが形成されるべき領
域に窓開は孔が形成され、その後ｎ型不純物拡散が行わ
れｎウェル領域５が形成される。次に同様なホトレジス
ト工程によりｎチャンネルＭＯＳトランジスタが形成さ
れるべき領域にｐ−ウェル領域６が形成される。この時
、アナログ回路用バイポーラトランジスタが形成される
べき領域には拡散は行われず、ｎ型エピタキシャル層４
はそのまま残される。
断面図である。Ｐ型半導体基板１上にバイポーラトラン
ジスタ及びＰチャンネルＭＯＳトランジスタの形成され
る領域にアンチモン、砒素等のｎ型不純物が高濃度に拡
散されることにより、ｎ゛埋め込み層２が形成され、ま
たｎチャンネルＭＯＳトランジスタの形成される領域に
ボロン等のｐ型不純物が高濃度に拡散されることにより
、ｐ゛埋め込み層３が形成される。上記のように形成さ
れたｎ゛埋め込み層２およびｐ゛埋め込み層３上にｎ−
エピタキシャル層４を成長させる。次に上記エピタキシ
ャル層４の表面にホトレジストを塗布され、そのホトレ
ジスト膜にｐチャンネルＭＯＳトランジスタ及びディジ
タル回路用バイポーラトランジスタが形成されるべき領
域に窓開は孔が形成され、その後ｎ型不純物拡散が行わ
れｎウェル領域５が形成される。次に同様なホトレジス
ト工程によりｎチャンネルＭＯＳトランジスタが形成さ
れるべき領域にｐ−ウェル領域６が形成される。この時
、アナログ回路用バイポーラトランジスタが形成される
べき領域には拡散は行われず、ｎ型エピタキシャル層４
はそのまま残される。
この後、バイポーラトランジスタにおけるコレクタ拡散
層７、ベース拡散層８が形成され、ゲート酸化膜１４が
形成された後、ポリシリコンからなる電極１０が形成さ
れる。これらのバイポーラトランジスタが形成されるた
めの工程は、バイポーラトランジスタの種類のいかんに
かかわらず同一工程で行われる。
層７、ベース拡散層８が形成され、ゲート酸化膜１４が
形成された後、ポリシリコンからなる電極１０が形成さ
れる。これらのバイポーラトランジスタが形成されるた
めの工程は、バイポーラトランジスタの種類のいかんに
かかわらず同一工程で行われる。
次いで、ｎチャンネルＭＯＳソース／ドレイン１１、ｐ
チャンネルＭＯＳソース／ドレイン１２が形成される。
チャンネルＭＯＳソース／ドレイン１２が形成される。
〈発明の効果〉
以上説明したように、本発明によればＢｉ−ＣＭＯ３構
造からなる半導体装置において、コレクタの違う二種類
のバイポーラトランジスタを同一装置内に形成すること
より、より性能のよいＩＣの設計が可能になり、また半
導体装置の利用範囲を著しく拡大することができる。
造からなる半導体装置において、コレクタの違う二種類
のバイポーラトランジスタを同一装置内に形成すること
より、より性能のよいＩＣの設計が可能になり、また半
導体装置の利用範囲を著しく拡大することができる。
第１図は本発明による一実施例における半導体装置の模
式断面図、第２図、第３図は従来の半導体装置の模式断
面図である。 ５ ・ ６ ・ ７ ・ ８ ・ ９ ・ １０ ・ １１ ・ １２ ・ １３ ・ １４ ・ ｎ−ウェル層 ｐ−ウェル層 コレクタ拡散層 ベース層拡散層 エミツタ層 ゲートおよびエミッタ電極 ｎチャンネルＭＯＳソース／ドレイン ｐチャンネルＭＯＳソース／ドレイン 電極 ゲート酸化膜 １・・・Ｐ型半導体基板 ２・・・ｎ゛埋め込み層 ３・・・ｐ゛埋め込み層 ４・・・ｎ−エピタキシャル層
式断面図、第２図、第３図は従来の半導体装置の模式断
面図である。 ５ ・ ６ ・ ７ ・ ８ ・ ９ ・ １０ ・ １１ ・ １２ ・ １３ ・ １４ ・ ｎ−ウェル層 ｐ−ウェル層 コレクタ拡散層 ベース層拡散層 エミツタ層 ゲートおよびエミッタ電極 ｎチャンネルＭＯＳソース／ドレイン ｐチャンネルＭＯＳソース／ドレイン 電極 ゲート酸化膜 １・・・Ｐ型半導体基板 ２・・・ｎ゛埋め込み層 ３・・・ｐ゛埋め込み層 ４・・・ｎ−エピタキシャル層
Claims (1)
- 第１導電型半導体基板上に形成された第２導電型エピタ
キシャル層内に第１導電型ウェルと第２導電型ウェルが
形成され、第２導電型チャネルＭＯＳトランジスタが上
記第１導電型ウェル内に、第１導電型チャネルＭＯＳト
ランジスタが上記第２導電型ウェル内にそれぞれ形成さ
れた半導体装置において、バイポーラトランジスタが上
記第２導電型エピタキシャル層内と、上記第２導電型ウ
ェルとは別の第２導電型ウェル内との、双方に形成され
ていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1299948A JPH03159269A (ja) | 1989-11-17 | 1989-11-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1299948A JPH03159269A (ja) | 1989-11-17 | 1989-11-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03159269A true JPH03159269A (ja) | 1991-07-09 |
Family
ID=17878891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1299948A Pending JPH03159269A (ja) | 1989-11-17 | 1989-11-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03159269A (ja) |
-
1989
- 1989-11-17 JP JP1299948A patent/JPH03159269A/ja active Pending
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