JPH01116471A - 磁気抵抗素子アセンブリー - Google Patents
磁気抵抗素子アセンブリーInfo
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- JPH01116471A JPH01116471A JP62273586A JP27358687A JPH01116471A JP H01116471 A JPH01116471 A JP H01116471A JP 62273586 A JP62273586 A JP 62273586A JP 27358687 A JP27358687 A JP 27358687A JP H01116471 A JPH01116471 A JP H01116471A
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- magnetoresistance element
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- magnetoresistive
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- Transmission And Conversion Of Sensor Element Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、主としてファクシミリ、電話機等の電話線ラ
イン入力電流検出用素子、各種電子回路の電流検出用素
子、あるいは位置検出素子などに使用される強磁性体薄
膜素子による磁気抵抗素子アセンブリーに関する。
イン入力電流検出用素子、各種電子回路の電流検出用素
子、あるいは位置検出素子などに使用される強磁性体薄
膜素子による磁気抵抗素子アセンブリーに関する。
第９図は従来の磁気抵抗素子の外観斜視図であり、第１
０図はそのファインパターンの構成図。
０図はそのファインパターンの構成図。
第１１図はその等価回路図である。１１は磁気抵抗素子
全体を示し、その構造は基板７１（シリコンあるいはア
ルミナ基板）の上にファインパターン部分１１２が蒸着
あるいはス一ぐツタ−などにより形成されておシ、基板
７１がモールド樹脂２１によりモールドされ、外部端子
３１，３２．３３゜３４が出ており、３４．３２より出
力電圧がとシ出されるようになっている。又一方磁気抵
抗素子口の裏側には、バイアス用マグネット８１が接着
されている。
全体を示し、その構造は基板７１（シリコンあるいはア
ルミナ基板）の上にファインパターン部分１１２が蒸着
あるいはス一ぐツタ−などにより形成されておシ、基板
７１がモールド樹脂２１によりモールドされ、外部端子
３１，３２．３３゜３４が出ており、３４．３２より出
力電圧がとシ出されるようになっている。又一方磁気抵
抗素子口の裏側には、バイアス用マグネット８１が接着
されている。
ファインパターン１１２の構成は第１０図に示すごとく
、折り返しの磁気抵抗素子エレメント１０２．１０３が
互に接近されて配置され、その外側に薄膜ヨーク１０５
．１０６が配置され、−方エレメント１０１，１０４が
互にはなされて。
、折り返しの磁気抵抗素子エレメント１０２．１０３が
互に接近されて配置され、その外側に薄膜ヨーク１０５
．１０６が配置され、−方エレメント１０１，１０４が
互にはなされて。
しかも、１０２．１０３と段差をつけて配置されている
。エレメント１０２，１０３及び１０１゜１０４は第１
１図の等価回路に示すごとく、ブリッジ回路構成での互
に対抗する辺の組合せと対応している。
。エレメント１０２，１０３及び１０１゜１０４は第１
１図の等価回路に示すごとく、ブリッジ回路構成での互
に対抗する辺の組合せと対応している。
第１２図に電流検出用としての従来の応用例を示す。９
はヘッド（・母−マロイ材）であり、そのエアギャッｆ
部分はファインパターンのニレメン）１０２，１０３を
はさみ込むように配置されている。
はヘッド（・母−マロイ材）であり、そのエアギャッｆ
部分はファインパターンのニレメン）１０２，１０３を
はさみ込むように配置されている。
第１３図は、■、■端子間に電源電圧全印加し。
０．０間の出力電圧Ｖ■■（■端子側を十とする。）を
測定した場合の出力電圧Ｖ（ホ）対−次電流Ｉの特性例
である。室温２５℃中の特性に着目するとバイアスＭｇ
８１の磁場がエレメント１０２，１０３の長て方向と直
角に加わシ、従りてバイアス磁界の効果によりて電流の
負方向、正方向にまたがってほぼ直線的な特性が得られ
る。
測定した場合の出力電圧Ｖ（ホ）対−次電流Ｉの特性例
である。室温２５℃中の特性に着目するとバイアスＭｇ
８１の磁場がエレメント１０２，１０３の長て方向と直
角に加わシ、従りてバイアス磁界の効果によりて電流の
負方向、正方向にまたがってほぼ直線的な特性が得られ
る。
ここで検出すべき電流に対応して例えば閾値電圧ｖＡ及
びＶＢヲ設定すると（後段の処理回路にて設定する。）
これと対応してマイナス側電流−１１゜及びプラス側電
流十１１を検出できる。
びＶＢヲ設定すると（後段の処理回路にて設定する。）
これと対応してマイナス側電流−１１゜及びプラス側電
流十１１を検出できる。
ここで従来の問題点は、第１３図にて第１にオフセット
電圧Ｖ。ｆｆ自体がロット内でパラツク事であシ第２に
オフセット電圧Ｖ。ｆｆ自体が温度特性をもつ事で、第
１３図の例では０℃、２５°Ｃ１６０６Ｃと温度が上昇
するのに対して特性全体が上側へ移行する傾向が出る。
電圧Ｖ。ｆｆ自体がロット内でパラツク事であシ第２に
オフセット電圧Ｖ。ｆｆ自体が温度特性をもつ事で、第
１３図の例では０℃、２５°Ｃ１６０６Ｃと温度が上昇
するのに対して特性全体が上側へ移行する傾向が出る。
従って、あらかじめ設定された閾値電圧に対してロフト
内及び温度変動によって検出電流値が大巾に変動すると
いう問題点がある。
内及び温度変動によって検出電流値が大巾に変動すると
いう問題点がある。
上記オフセット電圧のバラツキ及び温度変動の原因は、
第１０図会エレメント１０１，１０２゜１０３．１０４
自体のバラツキ及び熱的ひずみの不均一性圧よるブリッ
ジ回路の抵抗バランスのくずれが主要因と考えられ、第
１４図のごとく温度上昇に対してオフセット電圧が上昇
傾向を示す口２トあるいは、ロフトによりては点線のご
とく下降傾向を示すものもある。
第１０図会エレメント１０１，１０２゜１０３．１０４
自体のバラツキ及び熱的ひずみの不均一性圧よるブリッ
ジ回路の抵抗バランスのくずれが主要因と考えられ、第
１４図のごとく温度上昇に対してオフセット電圧が上昇
傾向を示す口２トあるいは、ロフトによりては点線のご
とく下降傾向を示すものもある。
従来、これらオフセット電圧の温度変動の補正方法とし
ては第１５図に示す如く後段の増幅回路に、 ＮＴＣサ
ーミスタ等の素子を追加して後段増幅回路によって補正
を行なう等の方法がとられているが、実際の磁気抵抗素
子と増幅回路とは１例えば１体型のケースに入っていて
も両者間には若干の温度差が生じこの影響によりて正確
なオフセット電圧の温特補正が出来ず、又、磁気抵抗素
子と増幅回路とが互に離されて設置される場合には大巾
な温度差の影響が生じ、従って電流値測定の温特による
誤差を完全に補正できないという問題点が生じていた。
ては第１５図に示す如く後段の増幅回路に、 ＮＴＣサ
ーミスタ等の素子を追加して後段増幅回路によって補正
を行なう等の方法がとられているが、実際の磁気抵抗素
子と増幅回路とは１例えば１体型のケースに入っていて
も両者間には若干の温度差が生じこの影響によりて正確
なオフセット電圧の温特補正が出来ず、又、磁気抵抗素
子と増幅回路とが互に離されて設置される場合には大巾
な温度差の影響が生じ、従って電流値測定の温特による
誤差を完全に補正できないという問題点が生じていた。
本発明の目的は、増幅回路以前のセンサ一部分の範囲に
てオフセット電圧の温特補正を行い、しかも従来の方法
よりもより補正の精度を改善できる磁気抵抗素子アセン
ブリーを提供することにある。
てオフセット電圧の温特補正を行い、しかも従来の方法
よりもより補正の精度を改善できる磁気抵抗素子アセン
ブリーを提供することにある。
本発明は強磁性体薄膜素子よりなる磁気抵抗素子エレメ
ントと薄膜ヨークにて構成され樹脂モールドされた磁気
抵抗素子が、厚膜抵抗素子を印刷した外づけ基板上に電
気的に接続され、前記磁気抵抗素子のノＪ？ターン構成
は互にブリッジ接続された４個の磁気抵抗素子エレメン
トが、その一方の対抗する２個のエレメントが互に近接
されていて。
ントと薄膜ヨークにて構成され樹脂モールドされた磁気
抵抗素子が、厚膜抵抗素子を印刷した外づけ基板上に電
気的に接続され、前記磁気抵抗素子のノＪ？ターン構成
は互にブリッジ接続された４個の磁気抵抗素子エレメン
トが、その一方の対抗する２個のエレメントが互に近接
されていて。
その両側には薄膜ヨークが配置され、−万能の対抗する
２個のエレメントは上記薄膜の両側まで離されているこ
とを特徴とする磁気抵抗素子アセンブリーである。
２個のエレメントは上記薄膜の両側まで離されているこ
とを特徴とする磁気抵抗素子アセンブリーである。
また、前記外づけ基板上に印刷された厚膜抵抗素子は前
記磁気抵抗素子のＡ’ターン中の少くとも互に離された
磁気抵抗ニレメントラ並列回路に含さらに前記厚膜抵抗
素子は抵抗値の温度係数が負のＮＴＣサーミスタまたは
抵抗値の温度係数が正のＰＴＣサーミスタとすることも
できる。
記磁気抵抗素子のＡ’ターン中の少くとも互に離された
磁気抵抗ニレメントラ並列回路に含さらに前記厚膜抵抗
素子は抵抗値の温度係数が負のＮＴＣサーミスタまたは
抵抗値の温度係数が正のＰＴＣサーミスタとすることも
できる。
第１図に本発明による磁気抵抗素子アセンブリーの外観
図を示す。磁気抵抗素子１はその下側にバイアス用マグ
ネット８が接着されて、配線・やターンが印刷された基
板５に電気的に接続されている。
図を示す。磁気抵抗素子１はその下側にバイアス用マグ
ネット８が接着されて、配線・やターンが印刷された基
板５に電気的に接続されている。
磁気抵抗素子１のファインパターン部分の構成は第１０
図と同様であり、互にブリッジ接続された磁気抵抗素子
エレメント１０１．１０２，１０３゜１０４がそれぞれ
ブリッジの辺の相対抗する組合せ１０２と１０３は互に
近接し、−万能の組合せ１０１．１０４は離されている
。ヨーク１０５゜１０６は磁気抵抗素子ニレメン）１０
２，１０３の両側にあシ、印加磁場をニレメン）１０２
゜１０３へ効率良く作用させる働きをもつ。
図と同様であり、互にブリッジ接続された磁気抵抗素子
エレメント１０１．１０２，１０３゜１０４がそれぞれ
ブリッジの辺の相対抗する組合せ１０２と１０３は互に
近接し、−万能の組合せ１０１．１０４は離されている
。ヨーク１０５゜１０６は磁気抵抗素子ニレメン）１０
２，１０３の両側にあシ、印加磁場をニレメン）１０２
゜１０３へ効率良く作用させる働きをもつ。
ここで１０２，１０３は外部磁界を受ける役目を持ち、
一方１０１．１０４は外部磁界は受けずにブリッジ回路
の対抗する固定抵抗としての作用をもつ。第３図に磁気
抵抗素子１０等価回路を示す。ファインパターンは基板
７の上に形成され。
一方１０１．１０４は外部磁界は受けずにブリッジ回路
の対抗する固定抵抗としての作用をもつ。第３図に磁気
抵抗素子１０等価回路を示す。ファインパターンは基板
７の上に形成され。
外部端子３ヘゼンデイングワイヤー３１１を介して電気
的に接続されている。端子■、■は電源入力端子、端子
■、■が出力端子であシ、第３図の等価回路にてＲ２と
Ｒ３が抵抗値が少となる方向に変化した場合、出力電圧
〃（■端子を＋側とする）が正方向へ変化する傾向を示
す。
的に接続されている。端子■、■は電源入力端子、端子
■、■が出力端子であシ、第３図の等価回路にてＲ２と
Ｒ３が抵抗値が少となる方向に変化した場合、出力電圧
〃（■端子を＋側とする）が正方向へ変化する傾向を示
す。
基板４上には配線パターン及び厚膜抵抗素子５（抵抗値
の初期値Ｒ５ｏ）が印刷されておシ第１図の例では磁気
抵抗素子１の■、■端子に厚膜抵抗素子５が並列に挿入
されておシ、第２図の磁気抵抗素子アセンブリーの等価
回路に示すごとく、磁気抵抗素子りのパターン上の固定
抵抗Ｒ４に並列に接続されている。
の初期値Ｒ５ｏ）が印刷されておシ第１図の例では磁気
抵抗素子１の■、■端子に厚膜抵抗素子５が並列に挿入
されておシ、第２図の磁気抵抗素子アセンブリーの等価
回路に示すごとく、磁気抵抗素子りのパターン上の固定
抵抗Ｒ４に並列に接続されている。
基板４には外部への接続端子６１，６２．６３゜６４が
もうけられている。
もうけられている。
第４図は、厚膜抵抗素子５を付加した場合の■′と固′
間（端子６４と６３間）の電圧Ｖ（４）’ＩＩＩ’の変
化の傾向を示した図である。
間（端子６４と６３間）の電圧Ｖ（４）’ＩＩＩ’の変
化の傾向を示した図である。
抵抗比Ｒｓｏ／Ｒ４が５以下ではＲ５０の変化に対して
急激にＶ４ ／ ｓ ｔが低下しておシオフセット調整
用としての使用目的としては不適当であシ、一般にＲ５
ｏ／Ｒ４が５以上の範囲にてＲ５０を設定してオフセッ
ト電圧を しない前の電圧）の間隔がＶ４ ｔ ５ ｔの変動幅Δ
Ｖであり一方Ｖ２１５／ （端子６１．６２間の電圧）
は固定されているので、オフセット電圧Ｖ。ｆｆ４’２
’の変動幅ΔＶｏｆ ｆは上記の変動ΔＶと等しくΔ■
ｏｆｆ ＝ΔＶの関係となる。
急激にＶ４ ／ ｓ ｔが低下しておシオフセット調整
用としての使用目的としては不適当であシ、一般にＲ５
ｏ／Ｒ４が５以上の範囲にてＲ５０を設定してオフセッ
ト電圧を しない前の電圧）の間隔がＶ４ ｔ ５ ｔの変動幅Δ
Ｖであり一方Ｖ２１５／ （端子６１．６２間の電圧）
は固定されているので、オフセット電圧Ｖ。ｆｆ４’２
’の変動幅ΔＶｏｆ ｆは上記の変動ΔＶと等しくΔ■
ｏｆｆ ＝ΔＶの関係となる。
第５図は、厚膜抵抗５にオフセット電圧■。ｆｆ４’２
’をモニターしなからレーザトリミング、あるいはサン
ドブラストによりカット部分５１を加えて所定のオフセ
ット電圧値Ｖ。となるまで抵抗値を調整する例を示した
。
’をモニターしなからレーザトリミング、あるいはサン
ドブラストによりカット部分５１を加えて所定のオフセ
ット電圧値Ｖ。となるまで抵抗値を調整する例を示した
。
前記第５図に示した方法により常温中でのオフセント電
圧の規格値への調整が可能となシ、従来問題となってい
た磁気抵抗素子自体のオフセット電圧のバラツキの改善
対策となる。
圧の規格値への調整が可能となシ、従来問題となってい
た磁気抵抗素子自体のオフセット電圧のバラツキの改善
対策となる。
第６図は本発明による他の実施例であシ調整用の厚膜抵
抗に負の抵抗温度係数をもつＮＴＣサーミスタ５“（第
６図（ｂ）参考）を用いた場合の例である。
抗に負の抵抗温度係数をもつＮＴＣサーミスタ５“（第
６図（ｂ）参考）を用いた場合の例である。
この場合、もとの磁気抵抗素子１のオフセット電圧が正
の温度係数をもつ場合について、そのオフセット電圧の
温特補正に対して有効である。
の温度係数をもつ場合について、そのオフセット電圧の
温特補正に対して有効である。
第６図（Ｃ）に示すごとく、温度係数はぼ零なる調整用
抵抗５′の場合に比べて、オフセット電圧の温度特性を
平坦におさえる事が可能である。
抵抗５′の場合に比べて、オフセット電圧の温度特性を
平坦におさえる事が可能である。
又、もとの磁気抵抗素子１のオフセット電圧が負の温度
係数をもつ場合については、補正抵抗５“としては抵抗
温度傾数が正であるＰＴＣサーミスタの材質をもつ厚膜
抵抗素子とすればよい。
係数をもつ場合については、補正抵抗５“としては抵抗
温度傾数が正であるＰＴＣサーミスタの材質をもつ厚膜
抵抗素子とすればよい。
第７図は９本発明の更に他の実施例であシ、第、８図に
その等価回路を示す。磁気抵抗素子１のニレメン）１０
１ 、（抵抗値Ｒ１）に並列に調整用厚膜抵抗素子５″
を入れたものである。
その等価回路を示す。磁気抵抗素子１のニレメン）１０
１ 、（抵抗値Ｒ１）に並列に調整用厚膜抵抗素子５″
を入れたものである。
前記第１図の実施例と、はぼ同一の効果が得られる。但
し、厚膜抵抗５″の抵抗値変化の方向とオフセット電圧
Ｖ。ｆｆ４”２”の変化の方向とは第１図。
し、厚膜抵抗５″の抵抗値変化の方向とオフセット電圧
Ｖ。ｆｆ４”２”の変化の方向とは第１図。
第５図、第７図の場合と丁度逆方向の効果となるが、実
用上の使用については全く問題とならない。
用上の使用については全く問題とならない。
以上本発明によれば従来の磁気抵抗素子のオフセット電
圧のバラツキ及び、オフセット電圧の温特を処理増幅回
路の前段にて改善可能となシ、検出精度の高い磁気抵抗
素子アセンブリーを提供することができる。
圧のバラツキ及び、オフセット電圧の温特を処理増幅回
路の前段にて改善可能となシ、検出精度の高い磁気抵抗
素子アセンブリーを提供することができる。
第１図は本発明による１実施例を示す斜視図。
第２図はその等価回路、第３図は磁気抵抗素子単体の等
価回路図、第４図は動作説明図、第５図。 第６図、第７図はそれぞれ本発明による他の実施例であ
り、第８図は第７図の等価回路、第９図は従来の磁気抵
抗素子単体の説明図、第１０図はそのファインパターン
図、第１１図はその等価回路。 第１２図は従来の応用例、第１３図、第１４図は従来の
特性図、第１５図は従来の対策例を示す。 １、と」・・・磁気抵抗素子、 １２ 、１１２−・・
ファインパターン部分、２．２１・・・樹脂モールド。 ３１．３２，３３．３４・・・端子、３１１・・・ポン
ディングクリヤー、４・・・回路基板＄ ５ ＃ ５’
ｌ ５’ｊ ５”・・・厚膜抵抗体、５１．５２．５３
．５４・・・抵抗値調整用カット部分、６１，６２，６
３．６４・・・リード端子、８，８１・・・バイアス−
，７，７１・・・磁気抵抗素子内基板、９・・・ヘッド
。 鎮１図 −（入力電圧） 第４図 党５図 （α）（ｂ） 第６図 地７図 第１５図 鶴１４図 温度（”Ｃ）
価回路図、第４図は動作説明図、第５図。 第６図、第７図はそれぞれ本発明による他の実施例であ
り、第８図は第７図の等価回路、第９図は従来の磁気抵
抗素子単体の説明図、第１０図はそのファインパターン
図、第１１図はその等価回路。 第１２図は従来の応用例、第１３図、第１４図は従来の
特性図、第１５図は従来の対策例を示す。 １、と」・・・磁気抵抗素子、 １２ 、１１２−・・
ファインパターン部分、２．２１・・・樹脂モールド。 ３１．３２，３３．３４・・・端子、３１１・・・ポン
ディングクリヤー、４・・・回路基板＄ ５ ＃ ５’
ｌ ５’ｊ ５”・・・厚膜抵抗体、５１．５２．５３
．５４・・・抵抗値調整用カット部分、６１，６２，６
３．６４・・・リード端子、８，８１・・・バイアス−
，７，７１・・・磁気抵抗素子内基板、９・・・ヘッド
。 鎮１図 −（入力電圧） 第４図 党５図 （α）（ｂ） 第６図 地７図 第１５図 鶴１４図 温度（”Ｃ）
Claims (3)
- １．強磁性体薄膜素子よりなる磁気抵抗素子エレメン
トと薄膜ヨークにて構成され樹脂モールドされた磁気抵
抗素子が，厚膜抵抗素子を印刷した外づけ基板上に電気
的に接続され，前記磁気抵抗素子のパターン構成は互に
ブリッジ接続された４個の磁気抵抗素子エレメントが，
その一方の対抗する２個のエレメントが互に近接されて
いて，その両側には薄膜ヨークが配置され，一方他の対
抗する２個のエレメントは上記薄膜の両側まで離されて
いることを特徴とする磁気抵抗素子アセンブリー - ２．前記外づけ基板上に印刷された厚膜抵抗素子は前
記磁気抵抗素子のパターン中の少くとも互に離された磁
気抵抗エレメントを並列回路に含むように電気的に配置
されていて外部よりトリーミングにより抵抗値の調整が
できる特許請求の範囲第１項記載の磁気抵抗素子アセン
ブリー - ３．前記厚膜抵抗素子は抵抗値の温度係数が負のＮＴ
Ｃサーミスタまたは抵抗値の温度係数が正のＰＴＣサー
ミスタである特許請求の範囲第１項記載の磁気抵抗素子
アセンブリー
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62273586A JP2627279B2 (ja) | 1987-10-30 | 1987-10-30 | 磁気抵抗素子アセンブリー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62273586A JP2627279B2 (ja) | 1987-10-30 | 1987-10-30 | 磁気抵抗素子アセンブリー |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01116471A true JPH01116471A (ja) | 1989-05-09 |
| JP2627279B2 JP2627279B2 (ja) | 1997-07-02 |
Family
ID=17529858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62273586A Expired - Fee Related JP2627279B2 (ja) | 1987-10-30 | 1987-10-30 | 磁気抵抗素子アセンブリー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2627279B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012150084A (ja) * | 2011-01-21 | 2012-08-09 | Panasonic Corp | 電力計測装置 |
-
1987
- 1987-10-30 JP JP62273586A patent/JP2627279B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012150084A (ja) * | 2011-01-21 | 2012-08-09 | Panasonic Corp | 電力計測装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2627279B2 (ja) | 1997-07-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |