JPH01117345A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関するものである。

特に、本発明はバーズビークをほとんど生じさせずに良
好な平坦度を有する素子間分離領域を形成できる半導体
装置の製造方法に関するものである。

（発明の概要） 本発明は、素子間分離領域を有する半導体装置の製造方
法において、基板上に形成された耐酸化膜及び酸化薄膜
の素子領域以外の領域を除去して基板を露出し、該耐酸
化膜を覆って全面に多結晶半導体層を形成した後、該多
結晶半導体層を異方性エツチングすることにより基板上
及び耐酸化膜上に第１のサイドウオールを形成する。次
いで、該第１のサイドウオール及び基板を選択的に酸化
して酸化膜を形成するとともに耐酸化膜及び酸化薄膜の
側壁に第２のサイドウオールを形成する。

そして、該酸化膜を除去した後、該第２のサイドウオー
ル及び基板を選択的に酸化して素子分離酸化膜を形成す
ることにより、バーズビークをほとんど生じさせずに良
好な平坦度を有する素子間分離領域を得られるようにし
たものである。

〔発明の背景〕

ＬＳＩの高集積化に伴い、近年マスクパターンに対して
変換差の生じない素子分離方法が必要とされている。そ
の手段として酸化薄膜の露出部分をポリＳｉからなるサ
イドウオールで覆う方法がある。

この方法の利点としては、 ■耐酸化膜及び酸化薄膜の側壁に形成したサイドウオー
ルが完全に酸化されるまで耐酸化膜下の酸化薄膜への酸
素の侵入を防ぐことができる。

■サイドウオールが完全に酸化される際に必要な酸化膜
厚（例えばサイドウオール幅）を決めておけばバーズビ
ークを除去でき、かつバーズビークをおさえる事による
ストレスの増大をおさえ、結晶欠陥を入りにくくするこ
とができる。

等がある。しかし従来法においては種々の問題があり、
特にサイドウオール幅を厚くして素子分離酸化膜の埋め
込み量を多くし、かつ素子間分離領域の平坦化を同時に
行うことが困難であり、これについて以下に図面を用い
て具体的に説明する。

第３図（ａ）〜（ｃ）は、従来の半導体装置の製造方法
の一例を説明するための図である。

これらの図において、１１は例えばＳｉからなる基板、
１２はパッド酸化膜としての例えば５ｉＯｚからなる酸
化薄膜、１３は例えばＳｉ３Ｎ４からなる耐酸化膜、１
４は例えばポリＳｔからなる多結晶半導体層、１４ａは
例えばポリＳｔからなるサイドウオール、１５は例えば
Ｓｉｎ、からなる素子分離酸化膜である。

次にその製造工程について簡単に説明する。

まず、第３図（ａ）に示すように、基板ｌｌ上に酸化薄
膜１２及び耐酸化膜１３を順次形成した後、耐酸化膜１
３及び酸化薄膜１２の素子領域以外の領域を除去して基
板１１を露出させる０次いで、例えばＣＶＤ法により耐
酸化膜１３を覆うようにポリＳｉを全面に堆積して多結
晶半導体層１４を形成する。

次に、第３図（ｂ）に示すように、多結晶半導体層１４
を選択的に異方性エツチング（ここでは垂直方向にエツ
チングが進行するもの）して基板１１を露出させる。こ
の時、耐酸化膜１３及び酸化薄膜１２の側壁にエツチン
グされずに残ったポリＳｉからなるサイドウオール１４
ａが形成する。

そして、第３図（Ｃ）に示すように、耐酸化膜１３をマ
スクとしてサイドウオール１４ａ及び基板１１の一部の
選択酸化により素子分離酸化膜１５が形成する。

このような従来方法では理想的なサイドウオール形状が
得られないうえ、選択酸化時にバー、ズヘッドによる激
しい段差（第３図（Ｃ））が生じＪ素子間分離領域の平
坦化を困難にしているという問題がある。

次に、このバーズヘッドによる段差を克服し、素子間分
離領域の平坦化を可能にする方法としては次に掲げる方
法が考えられるが、この方法ではサイドウオール幅を充
分厚くし、かつ素子分離酸化膜の埋め込み量を充分厚く
することを同時に達成できないという問題がある。以下
に具体的に説、明する。

第４図（ａ）〜（ｃ）は、第３図の半導体装置の製造方
法の改良方法の工程を説明するための図、第５図（ａ）
〜（ｃ）はサイドウオール幅と基板への埋め込み量との
関係を説明するための図である。

これらの図において、第３図（ａ）〜（Ｃ）と同一符号
は同一または相当部分を示し、１６は例えばＳｔｏ、か
らなる酸化膜である。

次にその製造工程について簡単に説明する。

まず、第４図（ａ）を参照する０図の如く基板ｌｌ上に
酸化薄膜１２及び耐酸化膜１３を順次形成した後、耐酸
化膜１３及び酸化薄膜１２の素子領域以外の領域を除去
して基板１１を露出させ、次いで、例えばＣＶＤ法によ
りポリＳｉを全面に堆積して多結晶半導体層１４を形成
し、第４図（ａ）の状態にする。

次に、第４図（ｂ）に示すように、多結晶半導体層１４
と、基板１１の一部分とを選択的に酸化して酸化膜１６
を形成する。この時、酸化される多結晶半導体層１４は
、その膜厚が、第４図（ａ）に示すｈの如く他の部分の
厚みｈ′より大きいため、この部分が一部酸化されずに
残ってサイドウオール１４ａとなる。

次に、第４図（ｃ）に示すように、例えばフッ酸溶液を
用いたウェットエツチングにより酸化膜１６を除去する
。その後、耐酸化膜１３をマスクとしてす、イドウオー
ル１４ａ及び基板１１の一部の選択酸化により、素子分
離酸化膜（図示せず）を形成する。

この方法では、バーズヘッドによる段差を解消して平坦
化を可能にするうえ、基板１１を酸化することで基板１
１への素子分離酸化膜の埋め込みも可能にするという利
点がある。しかし、サイドウオール１４ａの形成と基板
１１への埋め込みとを同時に行っているため第５図（ａ
）、（ｂ）に示すように基板１１の酸化の分（埋め込み
の分）サイドウオール幅が第５図（ａ）に示す幅ｉから
第５図（ｂ）°に示す幅１に減少してしまうという問題
がある。

この時、バーズビークもその分おさえにくくなる。

これに対して、第５図（Ｃ）に示すように、サイドウオ
ール１４ａ幅を増すために予め多結晶半導体層１４の膜
厚Ｘを大きくとってから酸化を行う方法が考えられるが
、その分酸化量（横方向への酸化量を含む）が増し、必
要酸化膜厚ｙが増すので特にサイドウオール幅を厚くす
ることにおいて十分な効果が得られない、即ち、基板１
１への埋め込み景（ここでは第５図（ｃ）に示す埋め込
み深さＸ′で示す）を多くすると第５図（ｂ）に示すよ
うにサイドウオール幅ピが小さくなりバーズビークが増
大してしまうという問題を伴うに対し、第５図（ａ）に
示すようにサイドウオール幅ｉを大きくしたサイドウオ
ール１４ａを形成し、バーズビークを減少させると逆に
第５図（ｃ）に示す埋め込み量Ｘ′を充分にとれなくな
ってしまうという問題が伴い、つまり埋め込み量とサイ
ドウオール幅を個別に適宜制御できないという問題を有
する。

〔発明の目的〕

本発明は、かかる問題点を解決するためになされたもの
で、サイドウオール幅と素子分離酸化膜の埋め込み量と
を個別に制御でき、かつバーズビークをほとんど生じさ
せずに、良好な平坦化を可能にする半導体装置の製造方
法を得ることを目的とする。

〔問題点を解決するための手段〕

本発明に係る半導体装置の製造方法は、基板上に少なく
とも酸化薄膜及び耐酸化膜を形成する工程と、少なくと
も前記耐酸化膜及び前記酸化薄膜の素子領域以外の領域
を除去して前記基板を露出させる工程と、前記耐酸化膜
を覆って全面に多結晶半導体層を形成する工程と、少な
くとも前記多結晶半導体層を異方性エツチングすること
により前記基板上及び前記耐酸化膜上に第１のサイドウ
オールを形成する工程と、前記第１のサイドウオール及
び前記基板を選択的に酸化して酸化膜を形成するととも
に前記耐酸化膜及び前記酸化薄膜の側壁に第２のサイド
ウオールを形成する工程と、前記酸化膜を選択的にエツ
チングする工程と、前記第２のサイドウオール及び前記
基板を選択的に酸化して素子分離酸化膜を形成する工程
とを備えたものである。

本発明の構成について、後記詳述する本発明の一実施例
を用いて説明すると次のとおりである。

本発明においては、まず第１図（ａ）〜（ｆ）に例示す
るように、基板ｌ上に形成された酸化薄膜２及び耐酸化
膜３の素子領域以外の領域の除去により基板１を露出し
く第１図（ａ））、第１図（ｂ）に示すように、耐酸化
膜３を覆って全面に多結晶半導体層４を形成した後、第
１図（ｃ）に示すように多結晶半導体層４を異方性エツ
チングにより選択的に除去して基板１上及び耐酸化膜３
上に第１のサイドウオール４ａを形成する。次いで、第
１図（ｄ）に示すように第１のサイドウオール４ａ及び
基板１を選択的に酸化して酸化膜５を形成するとともに
耐酸化膜３及び酸化薄膜２の側壁に第２のサイドウオー
ル４ｂを形成し、第１図（ｅ）に示すように酸化１ｌＷ
５を除去した後、第１図（ｆ）に示すように第２のサイ
ドウオール４ｂ及び基板ｌを選択的に酸化して素子分離
酸化膜７を形成する。

本発明に係る少なくとも多結晶半導体層を異方性エツチ
ングすることにより基板上及び耐酸化膜上に第１のサイ
ドウオールを形成する工程とは、該多結晶半導体層を異
方性エツチングして基板上及び耐酸化膜上に多結晶半導
体層を残したものを第１のサイドウオールとする場合の
工程と、該多結晶半導体層を異方性エツチングして耐酸
化膜及び基板を露出させ耐酸化膜及び酸化薄膜の側壁に
多結晶半導体層を残した後、更に全面に多結晶半導体層
を形成したもの（該側壁に形成した多結晶半導体層を含
む）を第１のサイドウオールとする場合の工程とを含む
ものである。

〔作用〕

本発明においては、第１図′（Ｃ）に示すように多結晶
半導体層を異方性エツチングして第１のサイドウオール
を形成しているため、サイドウオールを決定する幅が第
４図の従来法のように多結晶半導体層を堆積したのみで
決定する場合に較べて第１図（ｃ）に示すようにｎだけ
サイドウオール幅が厚くなってその後の第１図（ｄ）に
示す酸化工程で第２のサイドウオールが決定する。そし
て、第１図（ｅ）に示すように酸化膜の除去をした後、
第１図（ｆ）に示すように、基板への素子分離酸化膜の
埋め込みを行う。

このため、サイドウオール幅を適宜厚く形成できるうえ
、適宜厚く形成したサイドウオールにより素子分離酸化
膜の埋め込み量を適宜制御できる。

即ち、サイドウオール幅と素子分離酸化膜の埋め込み量
とを適宜個別に制御でき、バーズビークをほとんど生じ
させずに素子間分離領域の良好な平坦化が行えるように
なる。

〔実施例〕

以下第１図を参照して、本発明の一実施例を説明する。

なお当然のことであるが、本発明は以下に述べる実施例
により限定されるものではない。

第１図（ａ）〜（ｈ）は本発明の半導体装置の製造方法
の一実施例を説明するための図である。

なお、ここではＬＳＩ高集積化の際に行われる素子分離
方法に適用して説明する。

これらの図において、ｌは例えばＳｉからなる基板、２
はパッド酸化膜としての例えばＳｉｎｇからなる酸化薄
膜、３は例えば５ｉｓＮａからなる耐酸化膜、４は例え
ばポリＳｉからなる多結晶半導体層、４ａは第１のサイ
ドウオールで、多結晶半導体層４の不要な部分が除去さ
れて残った部分である。４ｂは第２のサイドウオールで
、第１のサイドウオール４ａの不要な部分が酸化されて
残った部分である。５は例えばＳｉｎｇからなる酸化膜
、６はチャネルストップ領域で、例えばイオン注入によ
り形成する。７は例えばＳｉｎ、からなる素子分離酸化
膜である。

次にその製造工程について説明する。

まず、第１図（ａ）に示すように、熱酸化法により基板
１上に膜厚３００人の酸化薄膜２を形成した後、例えば
ＣＶＤ法により酸化薄膜２上に膜厚１０００人の耐酸化
膜３を形成する。これが本発明の酸化薄膜及び耐酸化膜
を形成する工程に該当する。

そして、例えばＲＩＥ法により耐酸化膜３及び酸化薄膜
２の素子領域以外の領域を除去して基板１を露出させる
。基板１を露出させた状態を示すのが第１図（ａ）であ
る。これが本発明の、基板を露出させる工程に該当する
。

次に、第１図（ｂ）に示すように、例えばＣＶＤ法によ
り耐酸化膜３を覆うようにポリＳｉを全面に堆積して膜
厚２０００人の多結晶半導体層４を形成する。これが本
発明の、多結晶半導体層を形成する工程に該当する。

次に、第１図（ｃ）に示すように、基板１をエツチング
しないように少なくとも多結晶半導体層４を異方性エツ
チング（ここでは垂直方向にエツチングが進行するもの
）して不要な部分を除去し、基板１上及び耐酸化膜３上
に第１のサイドウオール４ａを形成する。これが本発明
の、第１のサイドウオールを形成する工程に該当する。

この時、基板１上及び耐酸化膜３上で膜厚１０００人程
度０多結晶半導体層４のエツチングされない部分が残さ
れる。第１のサイドウオール４ａは、第１図（ｂ）に示
すｌの如く他の部分の厚みＩｌ＋　（２０００人）より
大きいため、この部分でエツチングされない部分が多く
残ってサイドウオールになっている。

なお、ここでの異方性エツチングによってサイドウオー
ルを決定する幅が第４図で説明した従来法のように全面
にポリＳｉを堆積して形成したものに較べてその幅がｎ
だけ厚くなっている。

次に、第１図（ｄ）に示すように、第１のサイドウオー
ル４ａ及び基板１を選択的に酸化して酸化膜５を形成す
るとともに耐酸化膜３及び酸化菌１ｌ１２の壁側に第２
のサイドウオール４ｂを形成する。これが本発明の、酸
化膜及び第２のサイドウオールを形成する工程に該当す
る。この時、酸化される第１のサイドウオール４ａは、
その膜厚が第１図（ｃ）に示すｍの如く他の部分の厚み
ｍ′より大きいためこの部分が一部酸化されずに残って
第２のサイドウオール４ｂとなる。

次に、第１図（ｅ）に示すように、例えばフン酸溶液を
用いたウェットエツチング法により酸化膜５を除去する
。これが本発明の、酸化膜をエツチングする工程に該当
する。その後、例えばイオン注入法等により不純物の打
ち込みを行ってチャネルストップ領域６を形成する。こ
の時、実質的に基板１は２０００人の厚みで一部分が除
去されたことになり、第２のサイドウオール４ｂが酸化
薄膜２及び耐酸化膜３の側壁部分に形成してる。

次に、第１図（ｆ）に示すように、耐酸化膜３゛をマス
クとして第２のサイドウオール４ｂ及び基板１の選択酸
化により膜厚５０００人の素子分離酸化膜７を形成する
。これが本発明の、素子分離酸化膜を形成する工程に該
当する。

次に、第１図（ｇ）に示すように、例えばフッ酸溶液を
用いたウェットエツチング法により、酸化薄膜２の側壁
部分が露出しないように素子分離酸化膜７の一部分を除
去する。この時、耐酸化膜７の側壁のバーズビークが後
退する。

次に、第１図（ｈ）に示すように、例えばリン酸溶液を
用いたウェットエツチングにより耐酸化膜３を除去した
後、例えばフッ酸溶液を用いたウェットエツチングによ
りパッド酸化膜２及び素子分離酸化膜７の一部分を除去
することにより基板１を露出させる。

即ち、上記実施例では異方性エツチングによって従来の
ものより厚み（横方向の幅）のある第１のサイドウオー
ル４ａ形成の後、酸化を行って第２のサイドウオール４
ｂを形成しているため、最終的なサイドウオール幅を適
宜厚く形成できる。

その後の別工程で素子分離酸化ＨＩＴを埋め込んでいる
ため適宜形成したサイドウオール幅により適宜埋め込み
量を制御できる。

従って、サイドウオール幅と基板１への素子分離酸化膜
７の埋め込み量とが適宜個別に制御できるようになった
ため、バーズビークをほとんど生じさせずに素子間分離
領域の理想的な平坦化を行えるようになる。

なお、上記実施例では異方性エツチング工程のみで第１
のサイドウオール４ａを形成した場合について説明した
が、本発明はこれに限定されるものではなく、第２図に
示したように多結晶半導体層４（図示せず）の異方性エ
ツチングによって耐酸化膜３及び酸化薄膜゛２の側壁に
第３のサイドウオール４Ｃを形成した後、例えばＣＶＤ
法によりポリＳｉを堆積して多結晶半導体層を形成した
ものを第４のサイドウオール４ｄ（第３のサイドウオー
ル４Ｃを含む）とした場合も実質的に第１のサイドウオ
ールと等しいものとすることができる。

このため、第１図（ａ）、（ｂ）、（ｄ）〜（ｈ）の工
程を同様に用いれば実質的に等しいサイドウオール幅と
素子分離酸化膜７の埋め込み量を適宜個別に制御できる
ようになり、特にサイドウオールの制御性が良くなる。

〔発明の効果〕

上述の如く本発明によれば、サイドウオール幅と素子分
離酸化膜の埋め込み量とが適宜個別に制御できるように
なり、バーズビークがほとんど生じないうえ、良好な平
坦化を行えるという効果がある。

【図面の簡単な説明】

第１図は本発明の半導体装置の製造方法の一実施例を説
明するための図、第２図は本発明の半導体装置の製造方
法の他の実施例を説明するための図、第３図は従来の半
導体装置の製造方法の一例を説明するための図、第４図
は第３図の半導体装置の製造方法の改良方法を説明する
ための図、第５図はサイドウオール幅と基板への埋め込
み量との関係を説明するための図である。 ｌ・・・・・・基板、２・・・・・・酸化薄膜、３・・
・・・・耐酸化膜、４・・・・・・多結晶半導体層、４
ａ・・・・・・第１のサイドウオール、４ｂ・・・・・
・第２のサイドウオール、５・・・・・・酸化膜、７・
・・・・・素子分離酸化膜。 １１１！ 契ｐＩ！ｉｉｑ＾工硅圓 杷＾隻働＃’ｌ　ｃＡ二ｑ囚 第２１１

Claims (1)

1. 【特許請求の範囲】 １、素子間分離領域を有する半導体装置の製造方法にお
   いて、 基板上に少なくとも酸化薄膜及び耐酸化膜を形成する工
   程と、 少なくとも前記耐酸化膜及び前記酸化薄膜の素子領域以
   外の領域を除去して前記基板を露出させる工程と、 前記耐酸化膜を覆って全面に多結晶半導体層を形成する
   工程と、 少なくとも前記多結晶半導体層を異方性エッチングする
   ことにより前記基板上及び前記耐酸化膜上に第１のサイ
   ドウォールを形成する工程と、前記第１のサイドウォー
   ル及び前記基板を選択的に酸化して酸化膜を形成すると
   ともに前記耐酸化膜及び前記酸化薄膜の側壁に第２のサ
   イドウォールを形成する工程と、 前記酸化膜を選択的にエッチングする工程と、前記第２
   のサイドウォール及び前記基板を選択的に酸化して素子
   分離酸化膜を形成する工程とを備えたことを特徴とする
   半導体装置の製造方法。