JPH01120064A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、多層Ｐ−ト電極を有するＭＯＳ型の半導体
装置の製造方法に関する。

（従来の技術） 従来、多層Ｐ−１電極を有するＭＯ８型半導体装置にお
いて、ゲート電極の形成方法としては、特公昭５７−２
９８４２号公報に開示されるものが一般的であり、その
方法を２層ポリシリコンゲート電極を例にとり以下に説
明する。

まずζＰまたはＮ型半導体基板上に、従来より知られて
いるＬＯＣＯ８法によりフィールド領域およびアクティ
ブ領域を形成し、その後、第１ｆ−ト酸化膜および不純
物を含んだ第１ポリシリコン膜を熱酸化法およびＣＶＤ
法により形成する。次に、ホトリングラフィおよびエツ
チングによシ第１ポリシリコン膜をパターニングし、第
１ゲート電極を形成し、さらにこの第１ゲート電極部以
外の第１ゲート酸化膜を除去する。続いて、第２ゲート
酸化膜および不純物を含んだ第２ポリシリコン膜を形成
し、この第２ポリシリコンＭを、第１ポリシリコン膜と
同様の方法でノ々ターニングし、第２ゲート電極を形成
する。

この一連の多層ゲート電極形成方法において、フィール
ド領域部での様子を示したのが第２図（ａ）〜（ｃ）の
断面図である。

図を説明すると、まず第２図（ａ）は、Ｐ型またはＮ型
半導体基板１上にフィールド酸化膜２および第１　ｆ　
−ト酸化膜３を熱酸化法により形成した後、不純物を含
んだ第１ポリシリコン膜のＣＶＤ法による形成と、ホト
リソグラフィおよびエツチングによる該ポリシリコン膜
のパターニングにより第ｉ　ｙ　−上電極４を形成した
ところである。

次に、第２図（ｂ）は、第１　＋′−上電極４ｔ−マス
クとして希弗酸などによ？）第１ゲート酸化膜３をエツ
チングしたところでおる。この時、フィールド酸化膜２
の一部もエツチングされ、かつ第１ゲート電極４のエッ
ソ部下にもエツチングが進み、第１　Ｐ−上電極４のエ
ッソ部下には、膜減りＡ、えぐれ分Ｂのえぐれ部５が発
生する。

次に、第２図（ｃ）は、第２ゲート酸化膜６を熱酸化法
で形成した後、第１　ｆ　−）電極４と同様に第２ゲー
ト電極７を不純物を含んだ第２ポリシリコン膜で形成し
たところである。この時、第１ｆ−上電極４のエッソ部
下えぐれ部５には、第２ポリシリコン膜のエツチング残
り８が生じる。

（発明が解決しようとする問題点） 以上のように、従来技術においては、第１ｒ−上電極４
をマスクとして第１　ゲート酸化膜３ｔエツチングした
時、フィールド領域においては第１ｆ−１電極４のエッ
ソ部下にえぐれ部５が発生し、このえぐれ部５に、第２
ｒ−４電極形成用ポリシリコン膜のエツチング残り８が
発生する問題点があった。そして、このエツチング残υ
８は、電極間のショートおよびえぐれ部５での絶縁不良
の原因となっていた。

この発明は、以上述べたフィールド領域における第１Ｐ
−ト電極エッソ部下えぐれ部の発生をなくシ、該えぐれ
部に電極形成材料°のエツチング残りが生じることによ
る電極間ショートや絶縁不良を防止できる半導体装置の
製造方法を提供すること全目的とする。

（問題点を等決するための手段） この発明は、多層ゲート電極ＭＯ８型半導体装置のゲー
ト電極形成方法において、第１ゲート電極をマスクとし
て同一パターンに第１ゲート絶縁膜をエツチングする際
、フィールド領域は全体をマスク層で覆い、それにより
アクティブ領域のみ第１ゲート電極をマスクとして同一
・臂ターンに第１　？　−ト絶縁膜をエツチングするよ
うにしたものである。

（作用） 上記のような方法においては、フィールド領域において
はエツチングが行われないので、勿論第１　ゲート電極
エッソ部下にえぐれ部は発生しない。

そして、えぐれ部の発生がなくなるから、第２ゲート電
極形成材料のエツチング残りも生じない。

（実施例） 以下この発明の一笑施例をＭ１図（ａ）　、　（ｂ）を
参照して説明する。ただし、第１図はフィールド領域部
の様子を示す断面図でおる。

まず第１図（ａ）　Ｋ示すように、Ｐ型またはＮ型のシ
リコン半導体基板１１の表面部に選択的にフィールド酸
化膜１２を形成することにより、該基板１１上にアクテ
ィブ領域とフィールド領域を形成する。次に、基板ｌｌ
上の全面に同第１図（ａ）に示すように第１　ｆ−ト酸
化膜１３を形成し、さらにその上に不純物を含む第１ポ
リシリコン膜を形成する。そして、この第１ポリシリコ
ン膜をホトリソグラフィとエツチングでパターニングす
ることにより、アクティブ領域とフィールド領域の両方
に跨って第１図（−に示すように第１ｒ−上電極１４を
形成する。その後、フィールド領域の全面を覆うように
耐エツチングマスク層としてのホトソノスト層１５ｔ−
第１図（ａ）に示すように形成する。

その後、ホトレノスト層１５とアクティブ領域Ｏ第１ｆ
−ト電極１４ｔ−？スフとして、希弗酸で、アクティブ
領域の第１　ｆ　−ト酸化膜１３のみを第１ゲート電極
１４と同一／ｆターンにエツチングする。

その後、ホトレノスト層１５を除去した後、第ｌ　ゲー
ト電極１４の表面や第１　Ｐ　−）酸化膜１３の表面お
よび前記エツチングにより露出した基板１１表面の全面
に第１図（ｂ）に示すように第２ｆ−ト酸化膜１６を形
成する。さらにその上に、不純物を含んだ第２ポリシリ
コン膜の形成と、そのポリシリコン膜のホトリソグラフ
ィとエツチングによるパターニングにより、第１図（ｂ
）に示すように第２ゲート電極１７を形成する。

なお、以上の一実施例は、ポリシリコンでゲート電極を
形成する場合であるが、ｙ−計電極は、タングステン、
チタン、モリブデンなどの金属、あるいは金属とポリシ
リコンの組み合わせで形成することもできる。また、Ｐ
−ト絶縁膜に関しても、上記一実施例は酸化膜のみで形
成しているが、酸化膜以外、あるいは酸化膜と窒化膜の
組み合わせなどで形成することができる。また、上記一
実施例は２層ｆｆ−）電極の場合であるが、３層以上の
多層ｒ−１電極構造にもこの発明を適用できる。

（発明の効果） 以上詳述したように、この発明の製造方法によれば、第
ｉ　ｙ　−計電極をマスクとして同一パターンに第１　
Ｐ−ト絶縁膜をエツチングする際に、フィールド領域の
全体をマスク層で覆うことによシ、アクティブ領域のみ
第ｔ　ｙ−計電極と同一／ぐターンに第１　Ｐ　−ト絶
縁膜をエツチングするようにしたから、フィールド領域
における第１　Ｐ−ト電極エッソ部下のえぐり部の発生
を防止できる。そして、えぐシ部の発生を防止できるこ
とにより、第２ゲート電極形成時にエツチング残りを無
くせるカラ、該エツチング残りによる電極間ショートお
よび絶縁不良を防止できる。

【図面の簡単な説明】

第１図はこの発明の半導体装置の製造方法の一５Ａ施例
を示す工程断面図、第２図は従来の製造方法における工
程順の断面図である。 １１・・・半導体基板、１２・・・フィールド酸化膜、
１３・・・第１ゲート酸化膜、１４・・・第１ゲート電
極、１５・・・ホトレノスト層、１６・・・第２Ｐ−ト
酸化膜、１７・・・第２ゲート電極。 Ｉ４　第１ゲート電極 本発明一実施例の工程断面図 第１図 従来方法の工程順の断面図 第２図

Claims (1)

1. 【特許請求の範囲】 （ａ）半導体基板上に、フィールド絶縁膜の選択形成に
   よりフィールド領域とアクテイブ領域を形成した後、全
   面に第１ゲート絶縁膜、さらには第１ゲート電極形成材
   料層を形成する工程と、 （ｂ）その第１ゲート電極形成材料層をパターニングし
   て第１ゲート電極を形成する工程と、 （ｃ）その後、フィールド領域の全体をマスク層で覆う
   工程と、 （ｄ）そのマスク層と第１ゲート電極をマスクとしてア
   クテイブ領域のみ第１ゲート絶縁膜を第１ゲート電極と
   同一パターンにエッチングする工程と、（ｅ）その後、
   マスク層を除去した後、全面に第２ゲート絶縁膜を形成
   し、その上に第２ゲート電極を形成する工程とを具備す
   ることを特徴とする半導体装置の製造方法。